KR101679375B1 - 에이징을 감시하는 반도체 집적회로 및 그 방법 - Google Patents

Abstract

본 발명은 반도체 집적회로의 에이징을 감시하는 기술에 관한 것이다.
본 발명은 코어; 및 정상 동작 중인 상기 코어로 인가되는 클락의 듀티 사이클을 조정하여 상기 코어로부터 에이징 감시 데이터를 획득하고, 획득한 상기 에이징 감시 데이터를 토대로 상기 코어의 에이징 여부를 판단하는 에이징 감시 회로를 포함하여 SoC 등의 반도체 집적회로에 대해 반도체 집적회로의 정상 동작 중 반도체 집적회로의 에이징을 실시간으로 감시할 수 있다.

Description

에이징을 감시하는 반도체 집적회로 및 그 방법 {SEMICONDUCTOR IC MONITORING AGING AND METHOD THEREOF}

본 발명은 에이징을 감시하는 반도체 집적회로 및 그 방법에 관한 것이다.

네거티브/포지티브 바이어스 온도 불안정성(NBTI/PBTI), 핫 캐리어 주입(HCI) 및 시간 의존성 절연 브레이크다운(TDDB)과 같은 오류 구조에 의해 트랜지스터 성능은 시간에 따라 감소(열화)한다.

가장 최근의 CMOS 처리 기술에 있어서, 가장 지배적인 오류 구조는 늦은 지연 오류를 야기하는 NBTI인데 결과적으로는 트랜지스터 또는 트랜지스터를 포함한 반도체 집적회로의 오동작을 발생시킨다.

의료기기, 위성, 비행기나 발전소 등과 같은 높은 필드 신뢰성을 요기하는 응용처에 있어서, 반도체 집적회로의 성능 열화나 오동작은 생명을 위협하는 재난을 야기할 수 있다. 따라서 이러한 재난을 방지하기 위한 에이징 감시 기술이 개발되고 있다.

이러한 에이징 감시 기술의 한 방법으로서 시스템의 비휘발성 메모리에 미리 저장된 테스트 패턴을 사용하여 온라인 테스트를 수행하는 자가 테스트 기술이 있다. 이 기술은 코어의 유휴 시간 또는 전원의 온/오프 시간을 테스트 모드로 활용하고, 코어의 동작을 위한 기능 클락보다 더 빠른 클락으로 스캔 기반 테스트를 수행한다. SoC(system on chip)가 중지(전원 오프)없이 계속적으로 작업을 수행해야 하는 경우, 모든 코어를 테스트 모드에 두게 할 수는 없기 때문에 테스트할 코어를 선택하는 코어 테스트 스케쥴링 방법이 필요하다.

이러한 코어 테스트 스케쥴링 방법 중 간단한 방법으로는 스케쥴러가 단순히 다음 코어가 아이들 상태가 될 때까지 대기하는 방법이 있는데, 이는 코어에 많은 수의 테스트 기회를 줄 수 없는 문제가 있다.

이를 해소하기 위한 방법으로는, 코어의 불가용성을 고려하여 응용처의 성능에 대한 영향을 최소화하면서도 각 코어에 대해 가능한 한 자주 테스트를 시도하는 방법과, 에이징 정도를 기반으로 한 가중치 적용 테스트 스케쥴링 방식이 있다.

가중치 적용 테스트 스케쥴링 방식은 더 많이 에이징된 코어를 더 자주 테스트함으로써 시스템 오류를 누락할 가능성을 줄일 수 있다. 그러나, 이 방식에서는 스케쥴러가 정상 동작과 테스트 동작 및 프로세서 또는 OS와의 인터페이스를 동시에 스케쥴링하고 코어들을 테스트 모드에 진입시키고 회복시켜야만 하기 때문에 성능 손실이 불가피하다. 또한 전원 온/오프 시간이 충분히 길지 않다면 프로세서 코어와 같은 일부 코어들은 정상 동작시 유휴 상태에 있지 않으며 심지어 전원 온/오프 시간동안에도 테스트를 수행할 수가 없다.

이러한 배경에서, 본 발명은 SoC 등의 반도체 집적회로에 대해 반도체 집적회로의 정상 동작 중 반도체 집적회로의 에이징을 실시간으로 감시할 수 있는 반도체 집적회로 및 에이징 감시 방법을 제공하는 것을 목적으로 한다.

발명의 실시예에 따른 에이징을 감시하는 반도체 집적회로는 코어; 및 정상 동작 중인 상기 코어로 인가되는 클락의 듀티 사이클을 조정하여 상기 코어로부터 에이징 감시 데이터를 획득하고, 획득한 상기 에이징 감시 데이터를 토대로 상기 코어의 에이징 여부를 판단하는 에이징 감시 회로를 포함한다.

발명의 실시예에 따른 반도체 집적회로의 에이징 감시 방법은 정상 동작 중인 상기 코어로 인가되는 클락의 상승 엣지에서 제1 데이터를 획득하는 단계; 상기 클락의 하강 엣지에서 제2 데이터를 획득하는 단계; 및 상기 제1 데이터 및 제2 데이터를 비교하여 상기 코어의 에이징을 판단하는 단계를 포함한다.

이상에서 설명한 바와 같이 본 발명에 의하면, 반도체 집적회로가 동작하는 동안 동작 성능에 영향을 주지 않고도 에이징 감시를 수행할 수 있다. 또한, 실시간으로 에이징 감시가 이루어지므로 보다 신속하게 에이징 여부를 판단할 수 있다.

도1은 본 발명의 일실시예에 따른 반도체 집적회로의 구성을 간략하게 도시한 도이다.
도2는 본 발명의 일실시예에 따른 반도체 집적회로의 클락을 설명하기 위한 도이다.
도3은 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 코어의 구성을 간략하게 도시한 도이다.
도4는 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 스캔 셀의 내부 구성을 간략하게 도시한 도이다.
도5는 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 코어에서의 타이밍이 도시된 도이다.
도6은 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 에이징 감시 제어부의 구성이 도시된 도이다.
도7은 본 발명의 일실시예에 따른 반도체 집적회로의 에이징 감시 방법이 도시된 순서도이다.
도8은 본 발명의 일실시예에 따른 반도체 집적회로의 에이징 감시 방법에 대해 시뮬레이션을 수행한 결과가 도시된 예시도이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 하며, 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

본 명세서에서 반도체 집적회로는 SoC(System On Chip)인 것을 예로 하여 설명한다. SoC는 기존에 설계되어 검증이 끝난 코어를 ROM이나 RAM과 같이 하나의 매크로 셀(macro cell)로 칩 내부에 내장하고, 다른 추가의 로직을 부가하여 하나의 칩을 시스템화하여 설계한 것을 의미한다.

도1은 본 발명의 일실시예에 따른 반도체 집적회로의 구성을 간략하게 도시한 도이다.

도1을 참조하면, 본 발명의 일실시예에 따른 반도체 집적회로는, 크게 코어(10)와, 에이징 감시 회로(100)를 포함한다. 코어(10)는 복수의 스캔 셀(SC)이 연속하여 연결되는 스캔 체인을 포함하며, 코어(10)의 동작에 따라 데이터를 입력 및 출력한다.

에이징 감시 회로(100)는, 코어(10)의 동작을 위해 인가되는 클락(clock)을 생성하여 상기 코어(10)로 인가하고, 상기 코어(10)에서 출력되는 에이징 감시 데이터(SO)를 토대로 상기 코어(10)의 에이징 여부를 판단한다.

이를 위해, 상기 에이징 감시 회로(100)는 코어(10)가 정상적으로 동작을 수행하면서 에이징 감시가 이루어지도록 상기 클락을 생성하는 클락 생성기(110)와, 상기 코어(10)로부터 입력된 상기 에이징 감시 데이터에 따라 알람을 생성하여 출력하는 에이징 감시 제어부(120)를 포함할 수 있다.

상기 에이징 감시 회로(100)는 주기적으로 상기 코어(10)의 에이징을 확인하며, 에이징이 감지되면 알람으로서 알람신호를 생성하여 송출한다.

상기 알람신호는 에이징이 검출되면, 관리자 또는 사용자가 즉각적인 행동을 취할 수 있도록 한다. 관리자 또는 사용자는 예를 들어 자가 복구 매커니즘을 구동시키거나 감시를 강화하는 등을 수행하여 알람신호에 대해 대처할 수 있다.

에이징 감시 회로(100)는 외부로부터 입력된 에이징 감시 제어정보를 토대로 에이징 감시 동작을 수행할 수 있다. 에이징 감시 제어정보는 본 발명의 실시예에 따른 반도체 집적회로가 출시되기 전에 설정되거나 집적회로가 설치되는 곳의 시스템에서 온 보드(on-board) 상태로 리셋될 수 있다.

본 발명의 실시예에 따른 상기 코어(10)는 코어의 동작을 중지시키지 않고 정상 동작하는 동안 에이징 감시가 이루어질 수 있도록 하기 위하여, 도3에 도시된 바와 같이 연속하는 복수의 스캔 셀(SC)을 포함하며 각각 서로 다른 시점에서 데이터를 획득하는 두 개의 스캔 체인을 포함하고, 서로 다른 시점에서 각 스캔 체인으로부터 획득한 데이터를 비교하여 에이징 여부를 판단한다.

즉, 어느 하나의 스캔 체인에서 코어(10)의 정상 동작 속도에 따라 데이터를 획득하는 경우, 다른 스캔 체인에서는 그보다 이전 시점에서 데이터를 획득한다.

코어(10)가 정상 동작 속도를 유지하면서도 그 이전 시점에서 데이터를 획득하기 위한 방법으로서 코어(10)의 기능 클락(코어가 정상 동작을 수행할 수 있도록 코어에 인가되는 클락)과 다른 별도의 클락을 사용할 수 있다. 그러나, 기능 클락보다 빠른 클락은 기능 클락과 스캔 제어신호 간의 스큐(skew) 문제를 발생시킬 수 있기 때문에 물리적인 구현이 훨씬 더 어렵다.

이러한 점을 감안하여, 본 발명에서는, 코어(10)가 엣지 트리거로 동작하는 것을 가정하고, 클락 주파수의 가드 밴드를 이용하여 기능 클락의 듀티 사이클을 조정함으로써 상술한 동작을 구현할 수 있다.

도2는 본 발명의 일실시에에 따른 반도체 집적회로의 클락을 설명하기 위한 도로서, 도2(a)는 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 정상 동작을 위해 생성되는 기능 클락 파형을 나타낸 도이며, 도2(b)는 정상 동작과 함께 에이징 감시를 수행하기 위해 듀티 사이클이 조정된 클락의 파형을 나타낸 도이다.

두 개의 스캔 체인 각각으로부터 서로 다른 시점에서 데이터를 획득하기 위하여, 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 상기 클락 생성기(110)는 클락의 듀티 사이클을 조정할 수 있는 클락 생성기인 것이 바람직하다.

상기 듀티 사이클을 조정할 수 있는 클락 생성기(110)는 상기 코어(10)의 기능 클락의 듀티 사이클을 조정하는데, 기능 클락의 주파수 가드 밴드(guard band, w) 내에 기능 클락 펄스의 하강 엣지가 발생하도록 듀티 사이클이 조정된 클락을 생성한다.

가드 밴드는 장치 수명이상으로 기대 성능 손실을 설명하기 위해 주어지는 것으로, 통상 10-20%의 주파수 보호 대역이 사용된다. 예를 들어 에이징 테스트 동안 3GHz로 동작하는 장치들은 실제 2.7GHz에서 동작하는 것으로 상용화될 수 있다.

이때 가드 밴드(w)의 범위와 조정된 클락의 듀티 사이클은 반도체 집적회로의 제조 공정과 전압 및 온도와 같은 환경 조건의 변화에서 사용되는 에이징 예측 모델을 고려하여 결정될 수 있다.

도3은 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 코어의 구성을 간략하게 도시한 도이며, 도4는 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 스캔 셀의 내부 구성을 간략하게 도시한 도이다.

도3에 도시된 바와 같이, 코어(10)는 두 개의 스캔 체인, 즉 제1 스캔 체인(20a)과 제2 스캔 체인(20b)을 포함한다. 각 스캔 체인(20a, 20b)은 복수의 스캔 셀(SC#1 내지 SC#n)이 연속하여 연결된다. 제1 스캔 체인(20a)에서는 제1 데이터를 획득하고, 제2 스캔 체인(20b)에서는 제2 데이터를 획득하는데, 제1 데이터는 코어(10)의 기능 클락에 따라 출력되는 데이터(SO1)에 대응할 수 있으며, 제2 데이터는 에이징 감시를 위해 제1 데이터의 출력 시점보다 이른 시점에 출력된다.

도4에 도시된 바와 같이, 제1 스캔 체인의 각 스캔 셀은, 하나의 MUX와 D 플립플랍(이하, 설명이 필요한 경우 제1 D 플립플랍이라 함)을 포함한다. MUX는 외부 또는 앞 단의 셀로부터 출력된 데이터(SI)를 입력받아 셀렉트 신호(SE)에 따라 출력하며, MUX로부터 출력된 데이터는 D 플립플랍(DFF)으로 입력되고, 듀티 사이클이 조정된 클락(CLK)에 따라 제1 데이터(SO)가 출력된다.

또한, 제2 스캔 체인의 각 스캔 셀은, 두 개의 MUX와 하나의 D 플립플랍(ECFF, 이하, 설명이 필요한 경우 제2 D 플립플랍이라 함) 및 XOR 게이트를 포함한다. 두 개의 MUX는 제2 D 플립플랍(ECFF)을 중심으로 제2 D 플립플랍(ECFF)의 입력단 측과 출력단 측에 각각 배치된다. 제2 D 플립플랍(ECFF)의 입력 측에 위치한 MUX(이하, 제1 MUX라 함)는 외부 또는 앞 단의 셀로부터 출력된 데이터(ECSI)를 입력받아 셀렉트 신호(ECSE1)에 따라 제2 D 플립플랍(ECFF)의 입력단으로 출력한다.

듀티 사이클이 조정된 클락(CLK)에 따라 제2 D 플립플랍(ECFF)으로부터 출력된 데이터는 XOR 게이트로 입력된다. XOR 게이트는 제1 D 플립플랍(DFF)에서 획득한 제1 데이터와 제2 D 플립플랍(ECFF)에서 획득한 제2 데이터를 비교하기 위해 적용된 논리집적회로로서, XOR 게이트는 제1 데이터의 값과 제2 데이터의 값이 서로 다른 경우에 '1'을 출력하고, 값이 서로 동일한 경우에는 '0'을 출력한다.

즉, 코어(10)로 입력되는 데이터는 시점만 다르게 하여 제1 스캔 체인(20a) 및 제2 스캔 체인(20b)에서 각각 획득되므로, 코어(10) 내부에 에이징이 발생하지 않은 경우에는 제1 스캔 체인(20a) 및 제2 스캔 체인(20b)에서 출력되는 데이터가 동일하며, 에이징이 발생한 경우에는 다른 값의 데이터가 출력될 수 있다.

본 명세서에서는 편의에 따라 상기 제1 데이터 및 제2 데이터를 비교하기 위한 논리집적회로로서 XOR 게이트가 적용되었으나 이에 한정되는 것은 아니다.

XOR 게이트로부터 출력된 데이터는 MUX(이하, 제2 MUX라 함)를 통해 후 단의 스캔 셀로 출력(ECSO)될 수 있으며, 상기 스캔 셀이 제2 스캔 체인의 마지막 셀인 경우에는 에이징 감시 데이터로서 에이징 감시 제어부(120)로 입력될 수 있다. 에이징 감시 제어부(120)는 입력된 데이터의 값을 관찰하여 '1'이 감지되면 에이징이 발생한 것으로 판단하여 알람 신호를 발생시킨다.

이러한 방식을 통해 본 발명의 실시예에 따른 반도체 집적회로에서는 코어의 동작을 멈추지 않고 에이징 감시 동작을 수행하여 신속하고 정확하게 에이징 발생 여부를 판단할 수 있다. 또한, 코어로 입력되는 데이터에 대해 시간을 지연시켜 에이징을 판단하는 것이 아니라 기능 클락에 의해 데이터를 획득하는 시간보다 이른 시간에 획득한 데이터를 토대로 에이징을 판단하므로 보다 신속하게 에이징 여부를 판단할 수 있다.

도5는 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 코어에서의 타이밍이 도시된 도로서, 도5(a)는 듀티 사이클이 조정된 클락 파형이 도시된 도이며, 도5(b)는 제2 스캔 체인의 각 셀에서 제1 MUX의 셀렉트 신호의 파형이 도시된 도이고, 도5(c)는 제2 스캔 체인의 각 셀에서 제2 MUX의 셀렉트 신호의 파형이 도시된 도이다.

도5를 참조하면, 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 듀티 사이클이 조정된 클락의 펄스(편의상, 1차 펄스라 함)가 하강 엣지(T1)일 때 제2 D 플립플랍(ECFF)에서 제2 데이터가 획득된다. 또한, 그 다음의 펄스(편의상, 2차 펄스라 함)가 상승 엣지(T2)일 때 제1 D 플립플랍(DFF)에서 제1 데이터가 획득되고, 제1 MUX의 셀렉트 신호(ECSE1)가 '1'이 된다. 또한, 2차 펄스의 하강 엣지(T3)에서 제1 데이터와 제2 데이터의 비교 결과 값이 제2 D 플립플랍(ECFF)에서 획득되고, 그 다음의 펄스(편의상, 3차 펄스라 함)의 상승 엣지(T4)에서 제2 MUX의 셀렉트 신호(ECSE2)가 '1'이 되면, 제2 D 플립플랍(ECFF)에서 획득된 비교 결과값이 한자리씩 쉬프트되어 에이징 감시 제어부(120)로 입력된다.

도6은 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 에이징 감시 제어부의 구성이 도시된 도이다.

에이징 감시 제어부(120)는, 제2 스캔 체인(20b)에서의 동작을 제어하는 스캔 체인 제어기(ECS Controller)와, 코어(10)로부터 수신된 에이징 감시 데이터를 토대로 알람 신호를 발생시키는 알람 생성기(Alarm Generator)를 포함할 수 있다. 스캔 체인 제어기(ECS Controller)는 상기 제2 스캔 체인(20b)에서의 제1 MUX의 셀렉트 신호(ECSE1)와 제2 MUX의 셀렉트 신호(ECSE2)를 출력할 수 있다.

에이징 감시 제어부(120)는, 제2 스캔 체인(20b)에서 비교 결과 값에 대한 쉬프트 동작을 제어하기 위한 쉬프트 카운터(ECS Shift Counter)를 포함할 수 있으며, 리셋 발생기(Reset Gen.)를 포함하여, 에이징 감시 동작을 리셋할 수 있다.

보다 구체적으로 설명하면, 우선 에이징 감시가 시작되면, 제2 스캔 체인(20b)을 제어하여 제1 스캔 체인(20a)에서보다 일찍 데이터를 획득하고, 비교 결과를 관찰한다.

데이터의 획득, 스캔, 쉬프트 동작이 완료되면 관찰이 끝나며, 에이징 감시 세션이 완료된다. 별도로 구비된 액세스 포트를 통해 외부로부터 에이징 감시 세션 간 시간 간격이 설정된다. Programmable Interval Timer (PIT)가 프로그램된 간격 시간에 도달하면, 스캔 체인 제어기(ECS Controller) 및 알람 생성기(Alarm Generator)가 활성화된다.(AgMon_En = 1 for one clock cycle) 그 다음, 스캔 체인 제어기(ECS Controller)가 셀렉트 신호를 생성하는데, 데이터를 획득한 상태에서는 제1 MUX의 셀렉트 신호(ECSE1)를 출력하고, 쉬프트 상태에서 제2 MUX의 셀렉트 신호(ECSE2)를 출력한다. 스캔 체인 제어기(ECS Controller)는 쉬프트 카운터(ECS Shift Counter)를 활성화시키고, 카운터가 끝날 때까지(Shift_Done = 1) 에이징 감시 데이터를 통해 에러(상술한 설명에서는 Scan_Out = 1)이 발생하였는지 관찰한다. 쉬프트 동작 내내 에러가 관찰되지 않으면, 알람 생성기(Alarm Generator)는 알람신호를 출력하지 않으며, 유휴 상태에서 다음 세션을 대기한다. 그러나, 쉬프트 동작 중 에러가 관찰되면, 에이징을 경고하기 위한 알람신호(Aging_Alarm = 1)가 생성된다.

도7은 본 발명의 일실시예에 따른 반도체 집적회로의 에이징 감시 방법이 도시된 순서도이다.

본 발명의 일실시예에 따른 반도체 집적회로의 에이징 감시 방법은, 우선, 기능 클락의 듀티 사이클을 조정하고, 듀티 사이클이 조정된 클락을 코어에 인가한다.(S10)

정상 동작 중인 코어로 데이터가 입력되면, 제2 스캔 체인에서는 코어로 인가된 조정된 클락의 하강 엣지에서, 제2 데이터를 획득한다.(S20)

다음, 제1 스캔 체인에서는 코어로 인가된 조정된 클락의 상승 엣지에서 제 1 데이터를 획득한다.(S30)

제2 스캔 체인에서는 획득한 상기 제1 데이터 및 제2 데이터를 비교하고, 비교 결과를 차례로 쉬프트하면서 에러가 발생하는지 확인한다.(S40, S50)

쉬프트 동작에서 에러가 발생한 것으로 판단된 경우 상기 코어 내부에서 에이징이 발생한 것으로 판단하고 이를 경고하기 위한 알람을 발생하여 출력한다.(S60)

도8은 본 발명의 일실시예에 따른 반도체 집적회로의 에이징 감시 방법에 대해 시뮬레이션을 수행한 결과가 도시된 예시도이다.

시뮬레이션을 수행하기 위하여, 8비트의 제1 스캔 체인과 제2 스캔 체인을 설계하고, 스캔 체인으로 입력될 8비트 데이터를 생성하였다. 본 발명의 일실시예에 따른 반도체 집적회로는 에이징 테스트 과정에서는 2GHz로 동작하고, 20%의 주파수 가드 밴드를 사용하는 것을 가정하였다. 따라서 기능 클락의 주파수는 1.6GHz가 된다.

도7을 참조하면, 본 발명의 일실시예에 따른 반도체 집적회로에 있어서, 에이징 기능을 검증하기 위해 데이터 경로에 에이징이 발생한 것처럼 도 7의 첫번째(맨 왼쪽) 데이터 입력 신호에 지연을 부가하였다. 왼쪽 점선 사각형을 통해 나타난 바와 같이 첫 번째 비트가 가드 밴드 간격동안 '11001110'에서 '01001110'로 전이되었다.

'11001110'는 조정된 클락의 하강 엣지에서 제2 스캔 체인에서 획득된다. 그리고 '01001110'는 조정된 클락의 상승 엣지에서 제1 스캔 체인(DO)에서 획득된다. 제1 MUX의 셀렉트 신호와 제2 MUX의 셀렉트 신호가 모두 1이면, 비교결과는 제2 스캔 체인의 그 다음 스캔 셀(ECFF)에서 획득되어 쉬프트된다. 그러므로 오른쪽 점선 박스에서 처음 8비트는 01000000이 되며, 이는 에이징이 첫 번째 데이터 입력 신호에서 검출된다는 것을 의미한다. 그 결과 1이 쉬프트 되어 에이징을 알리는 알람신호가 출력된다.

이상에서, 제2 스캔 체인의 각 셀은 모두 기본적으로 플립플랍과 XOR 게이트를 포함한다. 플립플랍 대신 래치(latch)가 포함될 수도 있다. 본 발명의 실시예에 따른 반도체 집적회로에 있어서 제2 스캔 체인의 각 셀은 2개의 MUX를 가지고 듀티 사이클 적응가능한 클락을 사용함에도 불구하고 데이터/클락 지연 회로나 부가적인 클락 트리를 필요로 하지 않기 때문에 큰 설계에서 오버헤드를 상대적으로 낮출 수 있다.

또한, 본 발명의 실시예에 따른 반도체 집적회로에 있어서 제2 스캔 체인의 각 셀은, 그 이전 클락의 엣지에서 동작하고, 조합되는 로직에서의 부가적인 스위칭 활동을 생성하지 않기 때문에 지연 요소나 부가적인 클락 트리를 사용하는 기존의 방법에서보다 전력을 덜 소비할 수 있다.

스캔 체인의 크기는 스캔 셀의 수에 따라 달라지므로 스캔 셀의 수가 증감함에 따라 전체 면적과 전력 소비가 달라지는 것은 자명하다. 그러나 본 발명의 실시예에 따른 에이징 감시 방법은 전자적인 수명을 지지(support)하는 시스템 또는 상대적으로 크고 고사양(하이엔드)인 시스템을 대상으로 하고 있으며, 그러한 시스템에서, 칩 사이즈와 전력 소비에서의 약간의 증가는 시스템의 신뢰성과 안정성이 보장된다면 받아들여질 수 있는 정도이다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이며, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.

10: 코어
20a: 제1 스캔 체인
20b: 제2 스캔 체인
100: 에이징 감시 회로
110: 클락 생성기
120: 에이징 감시 제어부

Claims (8)

1. 코어; 및
   정상 동작 중인 상기 코어로 인가되는 클락의 듀티 사이클을 조정하여 상기 코어로부터 에이징 감시 데이터를 획득하고, 획득한 상기 에이징 감시 데이터를 토대로 상기 코어의 에이징 여부를 판단하는 에이징 감시 회로를 포함하며,
   상기 코어는,
   연속하는 복수의 스캔 셀을 포함하며, 듀티 사이클이 조정된 상기 클락의 상승 엣지에서 제1 데이터를 획득하는 제1 스캔 체인; 및
   연속하는 복수의 스캔 셀을 포함하며, 듀티 사이클이 조정된 상기 클락의 하강 엣지에서 제2 데이터를 획득하는 제2 스캔 체인
   을 포함하며,
   상기 제1 스캔 체인은 하나의 MUX와 제1 플립플랍을 포함하고, 제2 스캔 체인은 2개의 MUX와 제2 플립플랍을 포함하는 반도체 집적회로.
2. 제1항에 있어서,
   상기 에이징 감시 회로는,
   상기 코어로부터 입력된 상기 에이징 감시 데이터에 따라 알람을 생성하여 출력하는 에이징 감시 제어부
   를 포함하는 반도체 집적회로.
3. 제1항에 있어서,
   상기 에이징 감시 회로는,
   상기 클락의 하강 엣지가 상기 코어에 설정된 상기 클락의 주파수 가드 밴드 내에 있도록 상기 클락을 생성하여 상기 코어로 인가하는 클락 생성기
   를 포함하는 반도체 집적회로.
4. 삭제
5. 제1항에 있어서,
   상기 제1 데이터는 상기 제2 데이터가 획득되는 상기 클락의 하강 엣지 이후의 상승 엣지에서 획득되는 것을 특징으로 하는 반도체 집적회로.
6. 삭제
7. 연속하는 복수의 스캔 셀을 포함하며, 듀티 사이클이 조정된 클락의 상승 엣지에서 제1 데이터를 획득하는 제1 스캔 체인이 정상 동작 중인 코어로 인가되는 클락의 상승 엣지에서 제1 데이터를 획득하는 단계;
   연속하는 복수의 스캔 셀을 포함하며, 듀티 사이클이 조정된 상기 클락의 하강 엣지에서 제2 데이터를 획득하는 제2 스캔 체인이 상기 클락의 하강 엣지에서 제2 데이터를 획득하는 단계; 및
   상기 제1 데이터 및 제2 데이터를 비교하여 상기 코어의 에이징을 판단하는 단계를 포함하며,
   상기 제1 스캔 체인은 하나의 MUX와 제1 플립플랍을 포함하고, 제2 스캔 체인은 2개의 MUX와 제2 플립플랍을 포함하는 반도체 집적회로의 에이징 감시 방법.
8. 제7항에 있어서,
   상기 제2 데이터를 획득한 상기 하강 엣지 이후의 상승 엣지에서 상기 제1 데이터를 획득하며,
   상기 상승 엣지를 갖는 펄스의 하강 엣지에서 상기 제1 데이터 및 제2 데이터의 비교 결과를 획득하는 반도체 집적회로의 에이징 감시 방법.

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