JP3198999B2 - スキャンパス回路のクロックツリー形成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスキャンパス回路の
クロックツリー形成方法に関し、詳しくはＬＳＩのテス
トおよびレイアウトに関する。

【０００２】

【従来の技術】従来、スキャンパスを用いるテスト手法
においては、スキャンパスフリップフロップ（以下「ス
キャンフリップフロップ」とも言う）をシフトレジスタ
として動作させる場合に、クロック分配にともなうクロ
ックスキューの問題で、ホールド時間が満たされず、シ
フトレジスタの動作が保証されない場合があるという問
題があった。この問題は、ＬＳＩの微細化にともない、
大きくなってきている。最近では、クロックスキューを
レイアウト時に小さく抑える手法も使用されてきている
が、回路全体のスキャンパスフリップフロップがシフト
動作を保証可能な程度に、クロックスキューを小さくす
ることは、困難であった。

【０００３】また、さらに、一般的に使用されている手
法として、シフトレジスタ動作時のホールドタイムが満
たされない部分に対し、フリップフロップのデータ出力
にバッファ等の遅延素子を挿入する方法があるが、大き
な面積オーバーヘッドをともなっていた。

【０００４】スキャンパスのシフトレジスタ動作を確実
に行わせるための手法として、特開平４−２６９９８号
公報に開示された技術がある。

【０００５】図６は、この特開平４−２６９９８号公報
に開示された技術を説明するブロック図である。

【０００６】６０１、６０２、６０３、６０６はクロッ
クツリーを形成するバッファ、６０４、６０５はＡＮＤ
ゲート、６０７はスキャンデータ入力端子、６０８〜６
１３はフリップフロップ、６１４はスキャンデータ出力
端子を示している。

【０００７】スキャンパスのデータのシフト動作は、ス
キャンデータ出力端子６１４に近い側のフリップフロッ
プから順に変化すれば問題がないため、この手法では、
スキャンデータ出力端子６１４に近いフリップフロップ
に入るクロック信号を順次、スキャンデータ入力端子６
０７に近い側のクロックの制御信号としてＡＮＤゲート
を介して入力していき、スキャンデータ出力端子６１４
に近い側のクロックが論理値１に変化した後でなけれ
ば、スキャンデータ入力端子６０７に近い側のフリップ
フロップのクロックに論理値１が入らない構成としてい
る。

【０００８】しかしながら、この手法では、スキャンフ
リップフロップごとあるいは、スキャンフリップフロッ
プのグループごとにＡＮＤゲートが必要となり、また、
外部スキャンデータ出力端子に近い側から遠い側へクロ
ック信号のネットを余分に接続していく必要があり、Ｌ
ＳＩの面積のオーバーヘッドは大きいものとなる。

【０００９】

【発明が解決しようとする課題】従来、スキャンパスを
用いるテスト手法においては、スキャンパスフリップフ
ロップをシフトレジスタとして動作させる場合に、クロ
ック分配にともなうクロックスキューの問題で、ホール
ドタイムが満たされず、シフトレジスタの動作が保証さ
れない場合があるという問題があった。

【００１０】この問題は、ＬＳＩの微細化にともない、
大きくなってきている。最近ではクロックスキューをレ
イアウト時に小さく抑えるクロックツリー形成手法も使
用されてきているが、回路全体のスキャンパスフリップ
フロップのシフト動作を保証可能な程度に、クロックス
キューを小さくすることは、困難であるという問題点を
有している。

【００１１】また、特にＣＭＯＳ系の大規模ＬＳＩに、
クロックスキューを低減するクロックツリー形成手法を
使用した場合には、短時間に同時に多数のフリップフロ
ップの動作が起こり、電源とグランドとの間に流れる電
流が増加し、電流密度が増加する。このため、エレクト
ロマイグレーションの問題が大きくなる。または、電源
やグランドの電位が変動し、ノイズを生じる可能性があ
るという問題も有している。

【００１２】また、フリップフロップの出力にバッファ
等の遅延素子を挿入する手法は広く用いられているが、
この手法では、大きな面積オーバーヘッドをともなうと
いう問題を有している。

【００１３】スキャンパスのシフト動作を確実に行わせ
るための手法として、特開平４−２６９９８号公報があ
るが、これも大きな面積オーバーヘッドをともなうとい
う問題を有している。

【００１４】

【課題を解決するための手段】本発明は、スキャンパス
テスト手法を用いる回路において、スキャンパスフリッ
プフロップを、スキャンテスト時のシフトレジスタ接続
のホールド時間が、クロックツリー形成により保証可能
な範囲から成る３つ以上のグループに分割し、各グルー
プは該グループ内で閉じて、スキャンフリップフロップ
のシフトレジスタ接続を構成し、さらにそのグループ間
を結合して回路全体のシフトレジスタを形成し、各グル
ープへのクロック供給は、クロック分配経路上で互いに
直列に接続された複数の遅延素子の接続部分から行い、
このとき、スキャンデータ入力端子に近いグループへの
クロックは、スキャンデータ出力端子に近いグループよ
りも多くの前記遅延素子を経由していることを特徴とす
る。

【００１５】

【発明の実施の形態】以下本発明を図面に基づいて説明
する。

【００１６】図１は本発明の処理を説明するフローチャ
ートである。

【００１７】ステップ１０１は処理の開始を示す。ステ
ップ１０２はグループ条件決定処理であり、使用するク
ロックツリー形成方法によって、スキャンパスフリップ
フロップをシフトレジスタ動作させる場合にホールド時
間が満たされるようなクロックスキューに抑えられる範
囲を定める処理である。

【００１８】この範囲とは、面積制限やフリップフロッ
プ数制限を意味する。たとえば、各スキャンフリップフ
ロップにおいて、クロックのアクティブエッジの入力か
ら出力変化までの遅延が１ｎｓで、配線遅延は最悪の場
合０ｎｓを仮定する必要があり、各スキャンフリップフ
ロップのホールド時間が０．２ｎｓであった場合、許容
クロックスキュー値を０．８ｎｓと求め、この許容スキ
ュー値が使用するクロックツリー形成方法で保証するた
めには、４平方ミリメートル以内にならねばならないと
いう条件があれば、この４平方ミリメートルというグル
ープの面積制限を求める処理である。

【００１９】ステップ１０３はＬＳＩ内領域の分割処理
であり、ステップ１０２により求められた制限に従うよ
うに、ＬＳＩ内をグループに分割する処理である。

【００２０】ステップ１０４はグループ内クロックツリ
ー形成処理である。ここでグループ内のクロックツリー
を形成する。

【００２１】ステップ１０５はグループ間のスキャン順
の決定処理である。ここで、スキャン順とは、スキャン
パスフリップフロップがシフトレジスタ構成となるとき
の接続の順序である。グループ内でのシフトレジスタと
しての接続は閉じて行われるものとする。つまり、他の
グループとの接続は、唯一の１入力を介し、唯一の出力
を介して行われるものとする。ここでは、このグループ
間の接続順序を決定する。グループ内のスキャンフリッ
プフロップの接続順序は、グループ間の接続順序が決定
する前で行ってもよいし、後で行ってもよい。

【００２２】ステップ１０６はグループ間のクロック接
続処理であり、グループ別に形成されたクロックツリー
を接続していく処理である。ここでは、ステップ１０５
で決定された接続順序に従い、スキャンデータ出力端子
からスキャンデータ入力端子側に近づくに従って、小さ
な遅延から大きな遅延を順次挿入して接続していく処理
である。ステップ１０７は処理の終了を示す。

【００２３】図２は本発明の第１の実施の形態の構成を
示すブロック図である。

【００２４】２０１はクロック入力端子、２０２はスキ
ャンデータ入力端子、２２２はスキャンデータ出力端子
であり、２０５、２０６、２１４、２１５はクロックツ
リーを形成するためのバッファであり、２０３、２０
４、２１３は遅延を挿入するためのバッファである。

【００２５】２０９〜２１２および２１８〜２２１はス
キャンフリップフロップである。各スキャンフリップフ
ロップにおいて、ＳＩＮはスキャンデータ入力、Ｃはク
ロック入力、ＳＯＴはスキャンデータ出力を表してい
る。ただし、ＳＯＴは通常データ出力と兼用してもよ
い。各スキャンフリップフロップのその他の入力および
出力は図示を省略している。

【００２６】２０７、２０８、２１６、２１７はクロッ
クツリー形成上のグループ領域を示しており、クロック
ツリー形成においてスキャンフリップフロップのシフト
レジスタ動作が保証できる範囲にクロックスキューを抑
えることが可能な領域を示している。本実施の形態で
は、面積上あるいはスキャンフリップフロップの数上、
４つの領域に分割する必要があり、領域２０７にはスキ
ャンフリップフロップ２０９と２１０とが属し、領域２
０８にはスキャンフリップフロップ２１１と２１２とが
属し、領域２１６にはスキャンフリップフロップ２１８
と２１９とが属し、領域２１７にはスキャンフリップフ
ロップ２２０と２２１とが属するものとしている。ま
た、図２ではクロックの分配部とスキャンパスのシフト
レジスタ接続部以外の部分は省略している。

【００２７】本実施の形態では、スキャンパスフリップ
フロップのシフトレジスタ接続の順序は、スキャンデー
タ出力端子に近い順に、２１８、２１９、２２０、２２
１、２０９、２１０、２１１、２１２としている。領域
としては、シフトレジスタ接続の順として、領域２１６
が最もスキャンデータ出力端子に近く、次に２１７、さ
らにその次に２０７、最もスキャンデータ入力端子に近
いのが２０８となる。

【００２８】この場合、確実にシフト動作をさせるよう
に、遅延挿入用バッファ２１３を使用し、領域２１６へ
のクロック入力よりも２１７へのクロック入力を遅らせ
る構成としている。さらに、遅延挿入用バッファ２０３
を使用して、確実にシフト動作をさせるように、領域２
１７へのクロック入力よりも２０７へのクロック入力を
遅らせる構成とし、遅延挿入用バッファ２０４を使用し
て、領域２０７へのクロック入力よりも２０８へのクロ
ック入力を遅らせる構成となっている。ここで、挿入す
る遅延挿入用バッファによる遅延は、領域間のスキャン
フリップフロップのシフトレジスタ動作が保証可能な値
とする。

【００２９】この場合、挿入する遅延の値は、たとえば
以下のように決定される。

【００３０】クロックツリー形成手法によるスキューの
保証値が、シフトレジスタ動作可能なスキューの最大値
と一致するように、分割領域を定めたと仮定し、各領域
のクロックツリー形成の始点からその領域内のスキャン
フリップフロップのスキュー値はある値以内に抑えられ
るが、その絶対値はある範囲内でばらつくというような
場合、たとえば、クロックツリー形成の始点からスキャ
ンフリップフロップのクロックまでの遅延は、スキュー
値としては０．８ｎｓ以内に抑えられるが、クロックツ
リー形成の始点からスキャンフリップフロップのクロッ
クまでの遅延の絶対値は、最低の場合で０．２ｎｓから
１．０ｎｓ、最大の場合で０．６ｎｓから１．４ｎｓま
でにばらつくという場合、クロックスキューは領域内の
スキャンフリップフロップ間は０．８ｎｓに抑えられ、
これはシフトレジスタ動作させるための、クロックスキ
ューの上限の値であり、シフトレジスタ動作させること
が可能であったとしても、領域間では最大１．２ｎｓの
スキューになる可能性があり、０．４ｎｓ分のスキュー
に対する補正を行う必要がある。このため、挿入する遅
延は０．４ｎｓ以上となる。

【００３１】つまり、図２に示した実施の形態がこの条
件に当てはまる場合は、遅延挿入用バッファ２０３、２
０４、２１３の遅延は０．４ｎｓ以上とする必要があ
る。この遅延は配線遅延を含めてもよい。

【００３２】また、他の例として、絶対値のばらつきが
ないようにクロック分配可能な場合、たとえば、最低で
も０．２ｎｓから１．０ｎｓのスキューで、最高でも
０．２ｎｓから１．０ｎｓのばらつきに制御可能で、し
かもこの値がこのクロック分配を用いる領域のスキャン
パスフリップフロップ間のシフトレジスタ動作を保証可
能であれば、挿入する遅延挿入用バッファの遅延の大き
さは考慮しなくてもよい。つまり、配線遅延を含めて０
ｎｓよりも大きければよい。

【００３３】この手法を導入することによるオーバーヘ
ッドは、最大の場合でも、各領域のクロックを結合する
ためのバッファのみであり、非常に小さい。また、各領
域相互のクロックの変化のタイミングがずれるため、特
にＣＭＯＳ系のＬＳＩでは、全体的に一度に流れる電流
が減少し、電流密度が減少する。このため、電源やグラ
ンドの電位変動にともなうノイズ発生の問題や、エレク
トロマイグレーションの問題を軽減することができる。

【００３４】図２に示した実施の形態は、通常動作時の
クロックとスキャンテスト時のクロックとが同一の場合
を示しているが、この場合はスキャンフリップフロップ
のシフトレジスタ動作を確実にするために通常動作時の
クロックの全体のスキューは増大させている。本発明を
通常動作時のクロックスキューを増大させることなく適
用するためには、何らかの形で、通常動作用のクロック
とスキャンテスト用のクロックとを独立させる必要があ
る。以下に、図３、図４で説明する実施の形態はこの例
である。

【００３５】図３は、本発明の第２の実施の形態であっ
て、スキャンフリップフロップ自体が、通常動作時のク
ロックとスキャンテスト動作時のクロックとを独立して
有する場合のブロック図である。

【００３６】３０１はスキャンクロック入力端子、３０
２は通常クロック入力端子、３０３はスキャンデータ入
力端子、３２８はスキャンデータ出力端子であり、３０
７、３０９、３１９、３２１はクロックツリーを形成す
るためのバッファであり、回路内の分割された領域内
で、スキャンクロックを分配するためのバッファであ
る。３０４、３０５、３１７は遅延を挿入するためのバ
ッファである。

【００３７】３０６、３０８、３１６、３１８、３２０
もクロックツリーを形成するためのバッファであるが、
通常クロックを分配するためのバッファであり、この実
施の形態では全体のクロックスキューを抑えるような構
成となっており、スキャンクロックの分配と同様に４つ
の領域に分割しているが、スキャンクロック分配ではこ
れらの領域の動作を確実にシフトするように故意に遅延
を挿入しているのに対し、通常クロックの分配ではバッ
ファ３１６からの分配を均一に調整し、全体のクロック
スキューを抑える形としている。

【００３８】３１２〜３１５および３２４〜３２７はス
キャンフリップフロップである。スキャンフリップフロ
ップにおいて、ＳＩＮはスキャンデータ入力、Ｃは通常
クロック入力、ＳＣはスキャンクロック入力、ＳＯＴは
スキャンデータ出力を表している。スキャンフリップフ
ロップのその他の入力および出力は図示を省略してい
る。

【００３９】３１０、３１１、３２２、３２３はクロッ
クツリー形成上のグループ領域を示しており、クロック
ツリー形成においてスキャンフリップフロップのシフト
レジスタ動作が保証できる範囲にクロックスキューが抑
えられる領域を示している。

【００４０】本実施の形態では、面積上あるいはスキャ
ンフリップフロップの数上、４つの領域に分割する必要
があり、領域３１０にはスキャンフリップフロップ３１
２と３１３とが属し、領域３１１にはスキャンフリップ
フロップ３１４と３１５とが属し、領域３２２にはスキ
ャンフリップフロップ３２４と３２５とが属し、領域３
２３にはスキャンフリップフロップ３２６と３２７とが
属するものとしている。また、図３では、クロックの分
配部とスキャンパスのシフトレジスタ接続部以外の部分
は省略している。

【００４１】ここでのスキャンクロックは基本的には、
図２と同様であり、確実にスキャンシフト可能なよう
に、スキャンデータ出力端子に近い側の領域に先にクロ
ックが入るように遅延挿入用バッファ３０４、３０５、
３１７が挿入されている。この遅延挿入用バッファの遅
延値の定め方も、図２の説明で示した例と同様に、スキ
ュー調整がシフトレジスタ接続される２つの領域間で最
悪にばらついた場合を考慮し、それを補正可能な値に設
定する。

【００４２】これにより、スキャンテスト時のシフトレ
ジスタ動作のクロックを故意に遅らせながら、通常クロ
ックのスキューを悪化させることのない構成が可能であ
る。

【００４３】図４は、本発明の第３の実施の形態であっ
て、スキャンフリップフロップ自体は１つのクロック入
力しか持たないが、通常動作時のクロックの分配経路と
スキャンテスト動作時のクロックの分配経路とを独立し
て有し、フリップフロップのクロック入力の直前の一部
の経路のみを共有する場合のブロック図である。

【００４４】４０１はスキャンクロック入力端子、４０
２は通常クロック入力端子、４０３はスキャンデータ入
力端子、４２４はスキャンデータ出力端子であり、４０
６、４０７、４１６、４１７はクロックツリーを形成す
るためのＡＮＤゲートであり、回路内の分割された領域
内で、スキャンクロックを分配するためのゲートとして
いる。この場合に適用されるクロックツリー形成方法
は、少なくともＡＮＤゲートの１つの入力を通過する経
路に関してはスキュー調整が可能な方法とする。４０
４、４０５、４１５は遅延を挿入するためのバッファで
ある。

【００４５】４１４はＡＮＤゲート４０６、４０７、４
１６、４１７とともにクロックツリーを形成するための
バッファであり、通常クロックを分配するためのバッフ
ァである。この実施の形態では、通常クロックの分配で
はバッファ４１４からの分配を均一に調整し、全体のク
ロックスキューを抑える形としている。

【００４６】４１０〜４１３および４２０〜４２３はス
キャンフリップフロップである。スキャンフリップフロ
ップにおいて、ＳＩＮはスキャンデータ入力、Ｃはクロ
ック入力、ＳＯＴはスキャンデータ出力を表している。
スキャンフリップフロップのその他の入力および出力は
図示を省略している。

【００４７】４０８、４０９、４１８、４１９はクロッ
クツリー形成上のグループ領域を示しており、クロック
ツリー形成においてスキャンフリップフロップのシフト
レジスタ動作が保証できる範囲にクロックスキューを抑
えることが可能な領域を示している。

【００４８】本実施の形態では、面積上あるいはスキャ
ンフリップフロップの数上、４つの領域に分割する必要
があり、領域４０８にはスキャンフリップフロップ４１
０と４１１とが属し、領域４０９にはスキャンフリップ
フロップ４１２と４１３とが属し、領域４１８にはスキ
ャンフリップフロップ４２０と４２１とが属し、領域４
１９にはスキャンフリップフロップ４２２と４２３とが
属するものとしている。また、図４では、クロックの分
配部とスキャンパスのシフトレジスタ接続部以外の部分
は省略している。

【００４９】ここで、通常動作時にはスキャンクロック
４０１を論理値１に固定し、スキャンテスト時には、通
常クロック４０２を論理値１に固定して使用する。スキ
ャンクロックの分配はバッファがＡＮＤゲートに置き換
わっているが、基本的には図２と同様であり、確実にス
キャンシフト可能なように、スキャンデータ出力端子に
近い側の領域に先にクロックが入るように遅延挿入用バ
ッファ４０４、４０５、４１５が挿入されている。この
遅延挿入用バッファの遅延値の定め方も、図２の説明で
示した例と同様に、スキュー調整がシフトレジスタ接続
される２つの領域間で最悪にばらついた場合を考慮し、
それを補正可能な値に設定する。

【００５０】これにより、スキャンテスト時のシフトレ
ジスタ動作のクロックを故意に遅らせながら、通常クロ
ックのスキューを悪化させることのない構成が可能であ
る。

【００５１】ここで、４０６、４０７、４１６、４１７
は基本的にクロックツリー形成で使用可能なブロックで
あればＡＮＤゲート以外でも使用可能である。たとえ
ば、ＯＲゲートに置き換え、通常動作時にはスキャンク
ロック４０１を論理値０に固定し、スキャンテスト時に
は通常クロック４０２を論理値０に固定して使用する。
このほか、ＮＡＮＤゲートやＮＯＲゲートを使用しても
クロックの論理値が反転することを考慮すれば同様に使
用可能である。さらに、４０６、４０７、４１６、４１
７を、セレクター等に置換して、これまで述べた通常ク
ロック分配経路とスキャンクロック分配経路を被選択信
号とし、それとともにそれらを選択する入力を接続し、
選択信号により、スキャンクロックあるいは通常クロッ
クを選択する方法であっても、通常クロックのクロック
ツリー形成方法がセレクターを扱えるかぎりにおいて
は、使用可能である。

【００５２】図５は、本発明の第４の実施の形態であっ
て、スキャンクロックの分配経路をゲーテドクロックの
制御信号分配経路と共用した場合のブロック図である。

【００５３】通常クロック信号に大きなスキューをつけ
ることは許容できない場合が多いが、ゲーテドクロック
の制御信号に関しては、ある程度スキューが許される場
合が多いため、有効な方法となる。

【００５４】５０１はスキャンクロック入力端子、５０
２は通常クロック入力端子、５０３は選択信号入力端子
で、５０４はゲーテドクロックの制御信号の入力端子で
あり、５０６はセレクターであり、選択信号入力端子５
０３からの信号によりスキャンクロックの経路と制御信
号入力端子５０４からの経路を選択する構成となってい
る。

【００５５】５０５はスキャンデータ入力端子、５２７
はスキャンデータ出力端子である。５０９、５１０、５
１９、５２０はゲーテドクロックの制御に使用されるＡ
ＮＤゲートであり、このＡＮＤゲートは領域内でスキャ
ンクロックを分配するためのゲートとしても使用されて
いる。この場合に適用されるクロックツリー形成方法
は、少なくともＡＮＤゲートの１つの入力を通過する経
路に関してはスキュー調整が可能な方法とする。５０
７、５０８、５１８は遅延を挿入するためのバッファで
ある。

【００５６】５１７はＡＮＤゲート５０９、５１０、５
１９、５２０とともにクロックツリーを形成するための
バッファであり、通常クロックを分配するためのバッフ
ァである。この実施の形態では全体のクロックスキュー
を抑えるような構成となっているものとする。通常クロ
ックの分配ではバッファ５１７からの分配を均一に調整
し、全体のクロックスキューを抑える形としている。

【００５７】５１３〜５１６および５２３〜５２６はス
キャンフリップフロップである。スキャンフリップフロ
ップにおいて、ＳＩＮはスキャンデータ入力、Ｃはクロ
ック入力、ＳＯＴはスキャンデータ出力を表している。
スキャンフリップフロップのその他の入力および出力は
図示を省略している。

【００５８】５１１、５１２、５２１、５２２はクロッ
クツリー形成上のグループ領域を示しており、クロック
ツリー形成においてスキャンフリップフロップのシフト
レジスタ動作が保証できる範囲にクロックスキューを抑
えることが可能な領域を示している。

【００５９】本実施の形態では、面積上あるいはスキャ
ンフリップフロップの数上、４つの領域に分割する必要
があり、領域５１１にはスキャンフリップフロップ５１
３と５１４とが属し、領域５１２にはスキャンフリップ
フロップ５１５と５１６とが属し、領域５２１にはスキ
ャンフリップフロップ５２３と５２４とが属し、領域５
２２にはスキャンフリップフロップ５２５と５２６とが
属するものとしている。また、図５では、クロックの分
配部とスキャンパスのシフトレジスタ接続部以外の部分
は省略している。

【００６０】ここでは、スキャンテスト時には、選択信
号入力端子５０３を論理値０とすることにより、スキャ
ンクロック信号の分配が、全フリップフロップに対して
可能である。この場合、領域５２２と領域５１１のクロ
ックの差として挿入する遅延の大きさは、セレクター５
０６とバッファ５０９の遅延の和で保証すればよい。

【００６１】通常動作時は、通常クロック入力５０２か
ら５１７を介してさらにＡＮＤゲート５０９、５１０、
５１９、５２０のいずれかを介してスキャンフリップフ
ロップに供給される。

【００６２】この構成では、通常動作時に、ゲーテドク
ロックの制御を２系統に分ける場合は、選択信号用端子
５０３を論理値１として使用し、ゲーテドクロックの制
御信号は、領域５２１と、５２２に対しては、スキャン
クロック信号の入力である端子５０１から供給され、領
域５１１と５１２に対しては、制御信号入力端子５０４
から供給される。

【００６３】これにより、領域５２１と５２２に含まれ
るスキャンフリップフロップと領域５１１と５１２に含
まれるフリップフロップのクロックの入力を別々に制御
することが可能となる。

【００６４】この場合、ゲーテドクロックの制御信号の
分配経路はスキャンクロックの分配経路と大部分を共用
することが可能となり、回路オーバーヘッドの削減が可
能である。

【００６５】

【発明の効果】本発明のクロックツリー形成方法は、ス
キャンパステスト手法を用いる回路において、スキャン
パスフリップフロップを、スキャンテスト時のシフトレ
ジスタ接続のホールド時間が、クロックツリー形成によ
り保証可能な範囲のグループに分割し、１つのグループ
内で閉じて、スキャンフリップフロップのシフトレジス
タ接続を構成し、さらにそのグループ間を結合し、回路
全体のシフトレジスタを形成する手法を用い、このグル
ープ間のシフトレジスタ接続の順序に従い、スキャンデ
ータ入力端子に近いグループへのクロック分配経路に、
スキャンデータ出力端子に近いグループへのクロック分
配経路よりも大きな遅延を挿入する手法を用い、クロッ
ク変化をグループごとに、順次ずらしていくことによ
り、低い面積オーバーヘッドで、確実にシフト動作を保
証可能であるという効果を有し、また、各領域相互のク
ロックの変化のタイミングをずらすことになるため、特
にＣＭＯＳ系のＬＳＩでは、全体的に一度に流れる電流
が減少し、電流密度が減少する。このため、電源やグラ
ンドの電位変動にともなうノイズ発生の問題や、エレク
トロマイグレーションの問題を軽減可能であるという効
果がある。

【図面の簡単な説明】

【図１】本発明の処理を説明するフローチャートであ
る。

【図２】本発明の第１の実施の形態の構成を示すブロッ
ク図である。

【図３】本発明の第２の実施の形態の構成を示すブロッ
ク図である。

【図４】本発明の第３の実施の形態の構成を示すブロッ
ク図である。

【図５】本発明の第４の実施の形態の構成を示すブロッ
ク図である。

【図６】特開平４−２６９９８号公報に開示された技術
を説明するブロック図である。

【符号の説明】

２０１ クロック入力端子 ２０２ スキャンデータ入力端子 ２０３、２０４、２１３ 遅延挿入用バッファ ２０５、２０６、２１４、２１５ クロックツリー形成
用バッファ ２０７、２０８、２１６、２１７ クロックツリー形成
領域 ２０９〜２１２、２１８〜２２１ スキャンフリップフ
ロップ ２２２ スキャンデータ出力端子 ３０１ スキャンクロック入力端子 ３０２ 通常クロック入力端子 ３０３ スキャンデータ入力端子 ３０４、３０５、３１７ 遅延挿入用バッファ ３０６〜３０９、３１６、３１８〜３２１ クロックツ
リー形成用バッファ ３１０、３１１、３２２、３２３ スキャンクロックの
クロックツリー形成領域 ３１２〜３１５、３２４〜３２７ スキャンフリップフ
ロップ ３２８ スキャンデータ出力端子 ４０１ スキャンクロック入力端子 ４０２ 通常クロック入力端子 ４０３ スキャンデータ入力端子 ４０４、４０５、４１５ 遅延挿入用バッファ ４０６、４０７、４１６、４１７ クロックツリー形成
用ＡＮＤゲート ４０８、４０９、４１８、４１９ スキャンクロックの
クロックツリー形成領域 ４１０〜４１３、４２０〜４２３ スキャンフリップフ
ロップ ４１４ クロックツリー形成用バッファ ４２４ スキャンデータ出力端子 ５０１ スキャンクロック入力端子 ５０２ 通常クロック入力端子 ５０３ スキャンクロック経路とゲーテドクロック制御
信号の選択信号入力端子 ５０４ ゲーテドクロック制御入力端子 ５０５ スキャンデータ入力端子 ５０６ セレクター ５０７、５０８、５１８ 遅延挿入用バッファ ５０９、５１０、５１９、５２０ クロックツリー形成
用兼ゲーテドクロック用ＡＮＤゲート ５１１、５１２、５２１、５２２ スキャンクロックの
クロックツリー形成領域 ５１３〜５１６、５２３〜５２６ スキャンフリップフ
ロップ ５１７ クロックツリー形成用バッファ ５２７ スキャンデータ出力端子 ６０１〜６０３、６０６ クロックツリーを形成するバ
ッファ ６０４、６０５ ＡＮＤゲート ６０７ スキャンデータ入力 ６０８〜６１３ スキャンフリップフロップ ６１４ スキャンデータ出力

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 スキャンパステスト手法を用いる回路に
   おいて、 スキャンパスフリップフロップを、スキャンテスト時の
   シフトレジスタ接続のホールド時間が、クロックツリー
   形成により保証可能な範囲から成る３つ以上のグループ
   に分割し、各グループは該グループ内で閉じて、スキャ
   ンフリップフロップのシフトレジスタ接続を構成し、 さらにそのグループ間を結合して回路全体のシフトレジ
   スタを形成し、 各グループへのクロック供給は、クロック分配経路上で
   互いに直列に接続された複数の遅延素子の接続部分から
   行い、 このとき、スキャンデータ入力端子に近いグループへの
   クロックは、スキャンデータ出力端子に近いグループよ
   りも多くの前記遅延素子を経由している ことを特徴とす
   るクロックツリー形成方法。
2. 【請求項２】 スキャンテスト動作時のクロックと通常
   動作時のクロックとを別系統とし、前記スキャンパスフ
   リップフロップを動作させるクロックを前記スキャンテ
   スト動作時のクロックと前記通常動作時のクロックとか
   ら選択可能とし、スキャンテスト動作時のクロックツリ
   ーを形成することを特徴とする請求項１に記載のクロッ
   クツリー形成方法。
3. 【請求項３】 通常動作時のクロックの伝播を途中に設
   けられたゲートで制御するゲーテドクロック構成におい
   て、 前記通常動作時のクロックを制御するクロック制御信号
   の分配経路とスキャンパスクロックの分配経路の少なく
   とも一部は両分配経路で兼用されることを特徴とする請
   求項２に記載のクロックツリー形成方法。
4. 【請求項４】 スキャンパステスト手法を用いるスキャ
   ンパス回路において、 スキャンパスフリップフロップを、スキャンテスト時の
   シフトレジスタ接続のホールド時間が、クロックツリー
   形成により保証可能な範囲から成る３つ以上のグループ
   に分割し、各グループは該グループ内で閉じて、スキャ
   ンフリップフロップのシフトレジスタ接続を構成し、 さらにそのグループ間を結合して回路全体のシフトレジ
   スタを形成し、 各グループへのクロック供給は、クロック分配経路上で
   互いに直列に接続された複数の遅延素子の接続部分から
   行い、 このとき、スキャンデータ入力端子に近いグループへの
   クロックは、スキャンデータ出力端子に近いグループよ
   りも多くの前記遅延素子を経由している ことを特徴とす
   るスキャンパス回路。
5. 【請求項５】 スキャンテスト動作時のクロックと通常
   動作時のクロックとを別系統とし、前記スキャンパスフ
   リップフロップを動作させるクロックを前記スキャンテ
   スト動作時のクロックと前記通常動作時のクロックとか
   ら選択可能とし、スキャンテスト動作時のクロックツリ
   ーを形成することを特徴とする請求項４に記載のスキャ
   ンパス回路。
6. 【請求項６】 通常動作時のクロックの伝播を途中に設
   けられたゲートで制御するゲーテドクロック構成におい
   て、 前記通常動作時のクロックを制御するゲーテドクロック
   制御信号の分配経路とスキャンパスクロックの分配経路
   の少なくとも一部は両分配経路で兼用されることを特徴
   とする請求項５に記載のスキャンパス回路。