JP5017058B2

JP5017058B2 - 半導体集積回路装置

Info

Publication number: JP5017058B2
Application number: JP2007278308A
Authority: JP
Inventors: 佑一伊藤; 康弘藤村; 光起堤田; 茂中原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2007-10-26
Filing date: 2007-10-26
Publication date: 2012-09-05
Anticipated expiration: 2027-10-26
Also published as: JP2009109192A; US20090113230A1; US8086889B2

Description

この発明は、半導体集積回路装置に関する。特に半導体集積回路装置のテスト時における電源降下起因によるノイズ低減に関する。

半導体集積回路のテストに関する従来技術として、特許文献１に記載されたものがある。特許文献１の手法は、クロック系統毎に構成される各スキャンチェーンに対して入力されるクロックのデューティを変更し、同時に動作させるフリップフロップ数を少なくすることで電源ノイズを低減するものである。特許文献１に記載された従来技術では、１つのクロック系統内のフリップフロップは同時に動作する構成となるため、１つのクロック系統が支配的で大多数のフリップフロップを駆動するような場合、電源ノイズの低減が充分に行えない。

また、別の従来技術として、特許文献２に記載されたものがある。特許文献２の手法は、１つのクロック信号源を複数のクロック信号に分割し、供給されるクロック信号毎にグループ化されたフリップフロップのグループに対して、リリース、もしくはキャプチャのクロック信号をずらすことで電源ノイズを低減するものである。特許文献２に記載された従来技術では、クロック系統を分割する構成となっているが、スキャンテストのリリース、もしくはキャプチャ時にチップ全体のフリップフロップを駆動するため、電源ノイズの低減が充分ではない。

特開２００３−２４０８２２号公報特開２００５−０２４３５９号公報

図２はＬＳＩにおけるある１系統の入力クロックとテストクロックの状況を示した図である。発振回路ＰＬＬ（ＰｈａｓｅＬｏｃｋＬｏｏｐ）は、通常クロックの生成を行う。クロック制御回路ＣＣ（ＣｌｏｃｋＣｏｎｔｒｏｌｌｅｒ）は、テスト回路に入力されるクロックの切換や入力のオン/オフを制御する。テストクロック生成回路ＴＧＮ（ＴｅｓｔＣｌｏｃｋＧｅｎｅｒａｔｏｒ）は、スキャンイン/アウトや静的テストの際に入力されるテストクロックを生成する。

通常１つのクロック系統には１つのテストクロックが割り当てられ、クロックツリーの大元の段階で通常クロックとテストクロックの切換を行う構成になっている。図では省略したが、クロックツリーの２ａの地点より先にもさらに細分化されたクロックツリーが存在し、クロックツリーの末端から各フリップフロップに対してクロックが入力される。なお、２ａを通過するクロックは次段以降のクロックツリーを通して、２Ａの領域内に存在するフリップフロップ全体に供給される。

図９は、図２に示したクロックツリーから分配されるクロックが入力されるスキャンチェーンの配置状況を示した図である。９１１〜９１６はスキャンチェーンを表す。スキャンチェーン上の白抜き四角は、スキャンフリップフロップ（ＳｃａｎＦｌｉｐＦｌｏｐ）である。テストパターン生成回路ＴＰＧ（ＴｅｓｔＰａｔｔｅｒｎＧｅｎｅｒａｔｏｒ）は、スキャンイン時に、スキャンチェーン上に設けられたスキャンフリップフロップに値を書き込むものである。多入力符号圧縮回路ＭＩＳＲ（ＭｕｌｔｉｐｌｅＩｎｐｕｔＳｉｇｎａｔｕｒｅＲｅｇｉｓｔｅｒ）は、スキャンアウト時に、スキャンフリップフロップから値を取り込むものである。

スキャンテストを用いたテストにおいて、チップ全体をクロックツリーの大元から分配される1つのテストクロックで駆動した場合、テストクロックによって駆動されるスキャンフリップフロップ全体にはスキャンチェーンから乱数が入力されるため、瞬間的にチップ全体の活性化率が通常の使用状態と比較して非常に高くなる。その結果、想定外の電源の電圧降下、電源ノイズが発生し、スキャンフリップフロップが誤動作を起こして正しいテスト結果を得ることが出来ない可能性がある。また、電源ノイズ低減のためスキャンテスト時のクロックを領域毎に時分割することが考えられるが、この場合は時分割されたクロック領域間をまたがるスキャンチェーンが発生する。図９の点線で示す領域でクロックを時分割しようとした場合、９ａ→９ｂと９ｂ→９ｃのように分割されたクロック間で双方向の転送が多数発生する。この動作を保証するためには分割されたクロック間転送のホールド（Ｈｏｌｄ）対策が別途必要となるが、双方向に数ｎｓのホールド対策値を持たせることは現実的には不可能である。

加えて、通常、図９に示されるような、スキャンチェーンのチェーン構成はスキャンフリップフロップの物理配置前に決定されているため、配線長や配置位置に対する考慮はなされない。このため、データ転送ディレイの大きなパスが発生し、スキャンテストの実行速度向上を阻害する要因となっている。

本発明の代表的なものの一例を示せば以下の通りである。即ち、ＬＳＩ内部において１つまたは複数生成されるクロックツリーのクロック系統毎に形成されるスキャンチェーン群に対し、スキャンチェーン群に接続されるシフトレジスタの物理位置情報に基づいて、１つのクロックツリーを複数のサブクロックツリーに分割した各サブクロックツリーのクロック分配領域をまたがず、各クロック分配領域内においてはスキャンチェーンの接続距離が最小となるよう再接続処理を施されたスキャンチェーン構造を構成する。サブクロックツリーの入力に対しては、ＰＬＬからの通常クロックとテスト用のテストクロックを選択的に切り換える機構を有し、サブクロックツリー毎に入力される各テストクロックをサブクロック相として、独立なテストクロックを入力する機構と、各分配領域へのクロック入力をオン/オフする制御機構を備え、各分配領域を独立にテストすることで電源ノイズを低減する。

スキャンテスト実行時の電源の電圧降下、電源ノイズを抑止することにより、フリップフロップの誤作動を防ぎ、高精度なスキャンテストを実施可能とする。

以下、図１、３〜４により回路構成を説明し、図５〜７によりテスト方法について説明し、図８、１０により回路の設計方法について説明する。

まず、図１、３〜４により回路構成を説明する。図１は、本発明の一実施例になるスキャンノイズ抑止ポストレイアウトリオーダ（Ｐｏｓｔ−ＬａｙｏｕｔＲｅｏｒｄｅｒ）方式の全体構成の概念を示した図である。図１の１００は半導体集積回路装置全体、１０１はスキャン対象である被検査回路部分、２００は通常クロックＣＬＫ、３００はスキャンイン/アウトや静的テストの際に入力されるテストクロックを生成するテストクロック生成回路ＴＧＮ、４００はテスト回路に入力されるクロックの切換や入力のオン/オフを制御するクロック制御回路ＣＣ、５００〜５０４は、テストパターンを生成し、スキャンイン時にスキャンフリップフロップへテストデータの入力を行うテストパターン生成回路ＴＰＧ、６００〜６０４は、スキャンアウト時にスキャンフリップフロップから結果を回収する多入力符号圧縮回路ＭＩＳＲ、７００〜７０４はスキャンチェーン、スキャンチェーン中の白抜き四角はスキャンフリップフロップ、８００は通常クロックとテストクロックの切換を行うクロック選択信号、８０１は各クロック分配領域への入力クロックのオン/オフ制御信号、９００はクロックを生成する発振回路ＰＬＬである。

２０１〜２０４はテストクロック生成回路３００で生成されるテストクロックであり、それぞれクロック制御回路４００が生成するクロック選択信号８００による通常クロックとの切換や、クロックオン/オフ制御信号８０１により制御される入力クロックのオン/オフ制御機構４０１の制御を通して、被検査回路に入力される２０５〜２０８の入力クロックとなる。１０２〜１０５は各領域内部のスキャンフリップフロップに前記２０５〜２０８の入力クロックがそれぞれ供給される被検査回路領域となる。入力クロックのクロックツリーがＨツリー構成である場合は、分割されたクロックの分配領域は重複がなく単純に分割が可能となる。なお、図１では、クロックおよび分割領域がＲｅｇｉｏｎ１０２〜１０５の４つに分割されているが、これは概念を判りやすく説明するためのものであって、分割数を限定するものではない。また、図１ではクロック系統が１種類のみ示されているが、実際にはＬＳＩ内に１つまたは複数存在するクロック系統の少なくとも１つのクロック系統に本発明は適用するものであり、適用する範囲を限定するものではない。

図３は図２のようなＨツリー構成のクロック系統に対して本発明を適用したものである。図３の９００は通常クロックを生成するＰＬＬであり、ＣＬＫ２００は前記ＰＬＬ９００で生成される通常クロックである。３００はテストクロックを生成するテストクロック生成回路ＴＧＮ、４００はテスト回路に入力されるクロックの切換や入力のオン/オフを制御するクロック制御回路ＣＣ、ＴＣＫ２０１〜２０４は前記テストクロック生成回路３００で生成される各々独立なテストクロックである。クロック制御回路４００で生成されるクロック制御信号８００により、被検査回路領域に入力されるクロックが通常クロックとテストクロックから選択される。本発明では１つのクロック系統ＣＬＫ２００に対し、複数の独立なテストクロックＴＣＫ２０１〜２０４を割り当てる。クロック制御信号８００によるクロック選択機構は図２のように通常クロックの大元ではなく、図３のように複数に分割した被検査回路領域Ｒｅｇｉｏｎ１０２〜１０５に分配される入力クロックの元の部分に挿入される。１系統の通常クロックＣＬＫ２００に対し、Ｒｅｇｉｏｎ１０２〜１０５へはそれぞれ独立なテストクロックＴＣＫ２０１〜２０４を割り当てることで、テストクロックにより動作するスキャンイン/アウトや静的テスト時にＲｅｇｉｏｎ１０２〜１０５内のスキャンフリップフロップを領域毎に独立に動作させることが可能になる。

図４は、通常クロックとテストクロックからの選択クロックを各被検査回路領域に対してオン/オフする機構の接続方法を示す図である。３００はテストクロック生成回路ＴＧＮ、４００はクロック制御回路、ＣＬＫ２００はＰＬＬから入力される通常クロック、ＴＣＫ２０１〜２０４は前記テストクロック生成回路３００で生成されるテストクロック、８００は前記クロック制御回路４００で生成される通常クロックとテストクロックの選択を行うクロック選択信号、８０１は各分配領域へのオン/オフを制御するクロックオン/オフ制御信号、４０１は前記クロックオン/オフ制御信号により制御される入力クロックオン/オフ機構である。入力クロックオン/オフ機構４０１により制御されたクロック信号ＣＬＫ２０５〜２０８が、前記Ｒｅｇｉｏｎ１０２〜１０５にそれぞれ分配される。図３では省略されているが、クロック選択信号８００で選択される入力クロックに対して、図４のクロックオン/オフ機構４０１によってＲｅｇｉｏｎ１０２〜１０５へのクロック入力が制御される。クロック選択信号８００はＲｅｇｉｏｎ１０２〜１０５へ分配されるクロックが通常クロックかテストクロックかの選択を行う。クロックオン/オフ制御信号はＲｅｇｉｏｎ１０２〜１０５に対し、独立に信号を制御し、領域毎にクロック入力のオンとオフを制御する。領域毎にクロック入力を制御することにより、通常クロックを使用したテスト時に対象領域にのみクロックを供給してテストを行うことが可能になる。この構成により、ＬＳＩの回路内において分割された各領域に独立なクロックを入力し、領域毎のテスト動作が実施可能になる。

図５は半導体集積回路装置１００のスキャンテストにおけるテストフローを示した図である。ステップ５１１でスキャンテストを開始後、ステップ５１２ではテスト対象となるテスト領域の選択を行う。テスト対象の選択では、テストデータを入力する領域と結果を回収する領域を選択する。データの入力領域と結果の回収領域が同一領域の場合を領域内転送、入力領域と回収領域が異なる場合を領域間転送とする。ステップ５１７で検査対象が残っていると判定された場合は未検査対象部分から再度テスト対象の選択を行う。テスト対象領域の選択後、ステップ５１３でテストデータを出力するテストパターン生成回路ＴＰＧからスキャンフリップフロップにスキャンチェーンを通して値を書き込むスキャンインを行う。テストパターン生成回路ＴＰＧの動作としては、外部から初期乱数を入力することで、回路内部で乱数を生成し、テストパターンとしてスキャンチェーンへの出力を行う。ステップ５１４では、ＬＳＩの論理回路にスキャンフリップフロップに書き込まれた値を入力し、論理回路の出力を接続されたスキャンフリップフロップに回収するという実際のテスト部分(以降、このフェーズをクロックアドバンスと呼ぶ)を実施する。ステップ５１４のクロックアドバンスフェーズによりスキャンフリップフロップに回収した値をステップ５１５で結果回収機構である多入力符号圧縮回路ＭＩＳＲにスキャンチェーンを通して取り込むスキャンアウトを行う。多入力符号圧縮回路ＭＩＳＲの動作としては、スキャンチェーンからの結果入力に対し、内部で情報を圧縮して保持する。ステップ５１６では前記ステップ５１５で回収/圧縮した結果の判定を行い、ＦＡＩＬした場合は、ステップ５１９のように不良品判定としてテストを終了する。ステップ５１６で結果がＰＡＳＳした場合は、ステップ５１７で検査対象が残っていないかの判定を行う。検査対象全てを検査している場合はステップ５１８として良品判定としてテストを終了し、検査対象が残っている場合には、前記ステップ５１２に戻り、再度検査対象の選択からスキャンテストを検査対象全体が終了するまで繰り返す。前記のように、１サイクルのテストではテスト対象となる領域を限定し、対象領域のみのスキャンフリップフロップを動作させることで電源電圧の降下量、電源ノイズを低減することが可能である。以降、本実施例のキーとなるステップ５１３〜５１５の動作をそれぞれのフェーズごとに図６、図７で説明する。

図６は本実施例の図５のステップ５１３であるスキャンインフェーズ開始時およびステップ５１５であるスキャンアウトフェーズ開始時のタイムチャートである。スキャンイン時はクロック選択信号により被検査回路領域Ｒｅｇｉｏｎ１０２〜１０５のスキャンフリップフロップにはテストクロックが入力される。まず、テストパターン生成回路ＴＰＧを駆動するＴＣクロックが入力（６１０）される。ＴＣクロックはチップ全体のテストパターン生成回路ＴＰＧを駆動するが、テストパターン生成回路ＴＰＧの動作により発生する電源ノイズは非常に小さいものであり、ユーザが使用する通常動作でも発生しうる範囲であるため、ＴＣクロック自体のクロック分割は行わない。テストパターン生成回路ＴＰＧは初期に入力された乱数を使用して回路内部で生成した乱数をテストパターンとしてスキャンチェーンに出力する。テストパターン生成回路ＴＰＧから出力された値は、２０５〜２０８のクロック入力（６１１〜６１４）によりスキャンチェーンで接続されたスキャンフリップフロップに取り込まれる。２０５〜２０８のクロックは図６のように異なるタイミングで入力されるため、チップ全体が同時に動作するときに比べ、クロック入力時の電源ノイズが低減される。以降、ＴＣクロックの入力とタイミングをずらした各テストクロックを順次入力（６１５〜６１９）していくことで、スキャンチェーンに接続されたスキャンフリップフロップ全体にテストデータを渡していく。スキャンフリップフロップに供給される２０５〜２０８のクロックについては、入力タイミングを入れ替えても問題ない。テストクロック間のタイミング制約についても考慮不要である。また、各分配領域に供給されるテストクロックのうち１系統のみクロック入力を行うことで、１分配領域のみにテストデータを設定することも可能である。

また、図５のステップ５１５であるスキャンアウト時には、多入力符号圧縮回路ＭＩＳＲにテストパターン生成回路ＴＰＧと同じＴＣクロックが入力（６１０）される。多入力符号圧縮回路ＭＩＳＲはスキャンチェーンから出力された結果を内部回路で圧縮し保持する。その後、２０５〜２０８のクロック入力（６１１〜６１４）によって各スキャンチェーン上のスキャンフリップフロップの値がシフトされる。以降、ＴＣクロックおよびＣＬＫ２０５〜２０８に６１５〜６１９のように順次クロック入力を行い、多入力符号圧縮回路ＭＩＳＲでの結果回収/圧縮と各スキャンチェーンのシフト動作を繰り返し、スキャンチェーン上の全ての結果を回収/圧縮することでスキャンアウト動作を完了する。スキャンアウト時についても前記スキャンイン時と同様スキャンフリップフロップへの入力クロックの入力順序、タイミングに制約はない。テスト対象となっている１分配領域のみのテスト結果を回収することも可能である。

図７は本実施例のクロックアドバンスフェーズのタイムチャートである。クロックアドバンスフェーズでは、テスト種毎に被検査回路に対して通常クロックもしくはテストクロックがクロック選択機構により選択され入力される。

図７（ａ）は、図５のステップ５１４であるクロックアドバンスフェーズにおける同一領域内（被検査回路領域１０２）データ転送時のタイムチャートである。まず、スキャンインフェーズの最後のテストクロックが入力（７１０）された後、リリースクロック（７１１）、キャプチャクロック（７１２）を被検査回路領域１０２への入力クロックＣＬＫ２０５に入力する。リリースクロック７１１によりスキャンフリップフロップからテストデータを論理回路部へ出力し、キャプチャクロック７１２で論理回路を通したテストデータをスキャンフリップフロップへ取得することで、１回のクロックアドバンスフェーズを完了する。リリースクロック/キャプチャクロックともＣＬＫ２０５により被検査回路領域１０２にのみ入力されるため、テスト対象となるのは被検査回路領域１０２内のスキャンフリップフロップ→論理回路→被検査回路領域１０２内のスキャンフリップフロップ間の転送に限定される。動的テストの場合、リリースクロック/キャプチャクロックの間隔がテストクロックのクロック間隔と比較して短くなるため電源電圧降下に影響があるが、本発明ではリリースクロック、キャプチャクロックはクロック制御回路のクロック入力オン/オフ機構により、分割された被検査回路領域の１つの領域（１０２）へ選択的に入力されるため、電源電圧降下を低減することが可能である。クロックアドバンスフェーズ完了後は、前記スキャンアウトフェーズを行うが、図７（ａ）では、７１３、７１４・・・のようにキャプチャクロックを入力した被検査回路領域１０２の入力クロックＣＬＫ２０５と多入力符号圧縮回路ＭＩＳＲを駆動するＴＣにのみクロック入力を行うことで、テスト対象となる被検査回路領域１０２のスキャンフリップフロップのみの値を回収するタイムチャートを示している。

図７（ｂ）は、図５のステップ５１４であるクロックアドバンスフェーズにおける領域間（分配領域１０２→分配領域１０３）データ転送時のタイムチャートである。図７（ａ）と同様、スキャンインフェーズの最後のテストクロック入力（７１５）後、被検査回路領域１０２への入力クロックＣＬＫ２０５にリリースクロック（７１６）、分配領域１０３への入力クロックＣＬＫ２０６にキャプチャクロック（７１７）を入力する。リリースクロックは被検査回路領域１０２、キャプチャクロックは被検査回路領域１０３にのみ入力されるため、テスト対象となるのは被検査回路領域１０２内のスキャンフリップフロップ→論理回路→被検査回路領域１０３内のスキャンフリップフロップ間の転送に限定される。この場合においてもリリースクロック/キャプチャクロックとも分割された１つの被検査回路領域内に限定されるため電源電圧の降下を低減することができる。

図７では、図５のステップ５１４であるクロックアドバンスフェーズにおける同一領域内データ転送と領域間データ転送のタイミングチャートを１種類ずつ示したが、他の同一領域内データ転送、領域間データ転送についても、入力されるクロックが変更されるだけであるので、ここでは詳細な説明は行わない。また、クロックアドバンス動作を行う際は、テスト対象領域外のスキャンフリップフロップの値がキャプチャ時の結果に影響するため、値をリセットもしくは外部から把握可能な一意の値に固定しておく必要がある。スキャンイン、およびクロックアドバンス終了後のスキャンフリップフロップの値（もしくは期待値）が一意に定まることを考えれば、実行順序に制約が発生するもののテスト対象が重ならないクロックアドバンス同士を１度のスキャンイン/アウトで実施することも可能であり、スキャンイン/アウトの回数を減らすことでテスト時間を短縮することができる。

また、本実施例ではスキャンテストのうちスキューロード（Ｓｋｅｗｅｄ-Ｌｏａｄ）方式についての動作説明を行ったが、本発明はスキャンテストの別手法であるブロードサイド（Ｂｒｏａｄ-Ｓｉｄｅ）方式についても適用可能である。ブロードサイド方式の動作については基本となる動作原理自体は本実施例と同様であるのでここでは詳細な説明は行わない。

図８は半導体集積回路１００の設計方法においてコンピュータが行うフローチャートである。ステップ８１１でスキャンチェーンの再接続処理開始に際して、初期のスキャンチェーン接続処理は物理配置前に決定されているが、その構成はスキャンフリップフロップの個数により決定される。通常、1本のスキャンチェーンに接続されるスキャンフリップフロップの個数が少ないほど、スキャンイン/アウト時のテスト時間を短くすることができる。ただし1本辺りに接続されるスキャンフリップフロップの個数を少なくすると、その接続のために多数のテストパターン生成回路ＴＰＧや多入力符号圧縮回路ＭＩＳＲを必要とし、その結果通常論理の配置を圧迫することになる。上記のトレードオフを考慮して適正なスキャンチェーン本数を判断し、初期のスキャンチェーンは接続される。実際の物理配置を行う際には、通常論理をはさんだ実使用部分のタイミング制約を満たすようにスキャンフリップフロップと通常論理を配置するため、スキャンチェーンの接続は考慮されない。よってチェーン長の長いデータ転送ディレイの大きなパスが発生する。ステップ８１１でスキャンチェーンの再接続処理を開始後、ステップ８１２では、初期に構成されるスキャンチェーンを分解する。その後ステップ８１３では、スキャンフリップフロップの物理配置情報を元に各テストクロックの分配領域毎に配置されているスキャンフリップフロップの個数を算出する。算出されたテストクロックの分配領域毎のスキャンフリップフロップ数からステップ８１４では、１本あたりのスキャンチェーンに接続されるスキャンフリップフロップの個数を決定し、各分配領域のスキャンチェーンの本数を決定する。スキャンチェーンに接続されるスキャンフフリップフロップの個数は、各分配領域間で過剰なばらつきが発生しないよう、かつ初期のスキャンチェーン決定時同様テスト時間とテスト用回路の配置可能面積を考慮して決定する。ステップ８１４で決定されたスキャンチェーンの本数にあわせてステップ８１５では、テストパターン生成回路ＴＰＧや多入力符号圧縮回路ＭＩＳＲを追加/削除する。追加/削除にあたってはLSI内の実装性や配線性を考慮して、ストパターン生成回路ＴＰＧや多入力符号圧縮回路ＭＩＳＲの追加/削除を行う。ステップ８１５の後、ステップ８１６でスキャンチェーンの再接続を行う。スキャンチェーンの再接続時には、テストクロックの分配領域毎にＴＰＧやＭＩＳＲ、スキャンフリップフロップの位置情報からスキャンチェーンの接続距離が短くなるようにスキャンチェーンの再接続処理を行う。

図９のスキャンチェーン構成に対して本発明を適用した例が図１０である。図１０のように、供給されるクロック毎の分配領域内でスキャンチェーンを再接続することにより、スキャンイン/アウト時に同一クロック系統に割り当てられた複数のテストクロック間のタイミングを考慮する必要がなくなるので、タイミングを自由に変更した独立なテストクロック、もしくは単一分配領域のみへのテストクロック入力によるスキャンイン/アウト動作の保証が可能になる。また、スキャンチェーンの再接続処理時に接続距離が短くなるように考慮ことにより、データ転送ディレイを短縮することが出来、１回のテストあたりの実行時間を短縮することができる。

本発明の全体構成の概念図である。一般的な通常クロックとテストクロックの構成を示す図である。本発明の一実施例の具体例を示す通常クロックとテストクロックの接続方法を示す図である。本発明の一実施例の具体例を示す通常クロックとテストクロックからの選択クロックを各分配領域に対してオン/オフする機構の接続方法を示す図である。スキャンテスト動作のテストフローを示した図である。本発明の一実施例のスキャンインフェーズにおける動作を説明するタイムチャートである。本発明の一実施例のクロックアドバンスフェーズにおける動作を説明するタイムチャートである。本発明の設計方法においてコンピュータが行うフローチャートを示した図である。一般的なスキャンチェーンの接続状況を示す図である。本発明の一実施例の具体例を示すスキャンチェーンの接続方法を示す図である。

符号の説明

１００論理集積回路
１０１スキャンフリップフロップの配置された被検査回路部分
１０２〜１０５分割された各クロックのクロック分配領域
２００通常クロック
２０１〜２０４テストクロック
２０５〜２０８各クロック分配領域への入力クロック
３００テストクロック生成回路ＴＧＮ（ＴｅｓｔｃｌｏｃｋＧｅＮｅｒａｔｏｒ）
４００クロック制御回路ＣＣ（ＣｌｏｃｋＣｏｎｔｒｏｌｌｅｒ）
４０１各クロック分配領域への入力クロックのオン/オフ機構
５００〜５０４テストパターン生成回路ＴＰＧ（ＴｅｓｔＰａｔｔｅｒｎＧｅｎｅｒａｔｏｒ）
６００〜６０４多入力符号圧縮回路ＭＩＳＲ（ＭｕｌｔｉｐｌｅＩｎｐｕｔＳｉｇｎａｔｕｒｅＲｅｇｉｓｔｅｒ）
７００〜７０４スキャンチェーン
８００通常クロック/テストクロック選択信号
８０１各クロック分配領域への入力クロックのオン/オフ制御信号
９００発振回路ＰＬＬ（ＰｈａｓｅＬｏｃｋＬｏｏｐ）
９１１〜９１６スキャンチェーン。

Claims

第１領域内に張られた第１スキャンチェーン経路上にある第１フリップフロップと、
前記第１領域とは重複しない第２領域内に張られた第２スキャンチェーン経路上に配置される第２フリップフロップと、
前記第１フリップフロップへクロックを分配する第１クロックツリーと、
前記第２フリップフロップへクロックを分配する第２クロックツリーと、
ゲート回路と、
前記ゲート回路を介し、前記第１クロックツリーと前記第２クロックツリーへ生成したテストクロックを分配するテストクロック生成回路と、
前記ゲート回路のオン・オフを制御するクロック制御回路と、
第１及び第２テストパターン生成回路と、
第１及び第2多入力符号圧縮回路と、を有し、
前記ゲート回路は、前記第１クロックツリーと前記第２クロックツリーへの前記テストクロックの入力を、独立して遮断し、
前記第１テストパターン生成回路は、スキャンイン時に、第１テストデータを生成し、前記第１スキャンチェーン経路を通して前記第１フリップフロップへ前記第１テストデータを入力し、
前記第２テストパターン生成回路は、スキャンイン時に、第２テストデータを生成し、前記第２スキャンチェーン経路を通して前記第２フリップフロップへ前記第２テストデータを入力し、
前記第１多入力符号圧縮回路は、スキャンアウト時に、前記第１スキャンチェーン経路を通して前記第１フリップフロップからデータを読み出し、
前記第２多入力符号圧縮回路は、スキャンアウト時に、前記第２スキャンチェーン経路を通して前記第２フリップフロップからデータを読み出す
ことを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路において、
前記ゲート回路は、前記第１クロックツリーへのテストクロックの入力と前記第２クロックツリーへのテストクロックの入力とを、異なるタイミングで遮断することを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路において、
セレクタと、
通常クロックを生成し、前記セレクタを介し、前記第１クロックツリーと前記第２クロックツリーへ前記通常クロックを分配する発振回路とを有し、
前記テストクロックは、前記セレクタを介し、前記第１クロックツリーと前記第２クロックツリーへ前記通常クロックを分配し、
前記セレクタは、前記通常クロックと前記テストクロックのいずれを前記第１クロックツリーと前記第２クロックツリーへの出力とするかを選択することを特徴とする半導体集積回路装置。