JP2001074811A

JP2001074811A - 半導体集積回路

Info

Publication number: JP2001074811A
Application number: JP24957299A
Authority: JP
Inventors: Toyohito Iketani; 豊人池谷; Masatoshi Kawashima; 正敏川島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-09-03
Filing date: 1999-09-03
Publication date: 2001-03-23

Abstract

(57)【要約】【課題】半導体集積回路に搭載された回路モジュール
間のテストパスを接続及び分離する回路構成の点におい
てセルフテスト用回路の規模を縮小する。【解決手段】セルフテスト回路が夫々に組み込まれた
複数個の回路モジュール（２，３，４）間にテストパス
（７，８）を設ける。テストパスの上流にパターン圧縮
回路（３２，４２）を配置し、テストパスの下流にパタ
ーン発生回路（３１，２１）を配置し、少なくともその
何れか一方は、テストパスを介する信号伝達を選択的に
阻止するゲート手段を有する。テストパスの接続及び分
離が可能であるから、回路モジュール単独のセルフテス
トを保証でき、且つ回路モジュール相互の関係を考慮し
てセルフテストを行なう事ができ、しかも、前記接続及
び分離のためだけにスキャンパスレジスタを追加しなく
てもよいから、セルフテスト用回路の規模を縮小でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＢＩＳＴ（ビルト
・イン・セルフ・テスト）回路を内蔵した半導体集積回
路、特に、回路モジュール単位でのセルフテストを保証
した半導体集積回路に関し、例えばＩＰモジュールと称
される設計データを用いて設計される半導体集積回路に
適用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路のテスト容易化技術とし
て、テスト動作時にスキャンクロックに同期してスキャ
ンパスにスキャンデータを伝達させながらテスト動作さ
せ、その結果をスキャンアウトする構成が広く採用され
ている。

【０００３】特開平３−４２８５０号公報には、半導体
集積回路の外部からテストモードを指定すると、内部で
自動的にスキャンデータを発生し、スキャンパスを通し
てバーン・イン・テストを可能にした発明が記載されて
いる。また、特開平６−２０１７８０号公報には、スキ
ャンチェーンの入力にテストパターン発生器を配置し、
スキャンチェーンの出力にテスト出力圧縮器を配置し
て、テスト時間の短縮を企図した発明が記載されてい
る。特開平５−２６４６６４号公報にはＴＡＰコントロ
ーラを用いたバウンダリスキャンに関し、ＴＡＰコント
ローラで生成した命令のデコード結果にしたがってテス
ト対象レジスタだけにクロックを供給して低消費電力を
図るという技術が記載されている。

【０００４】特開平５−２６４６６４号公報には、テス
トイネーブル信号及びテストクロック信号を、夫々セル
フテスト回路を組み込んだ複数の半導体集積回路に並列
に供給し、セルフテスト機構を同時に動作させて故障診
断を行なうことにより、テスト時間を短縮した発明に関
する記載がある。特開平８−２２０１９２号公報には、
夫々アドレス付けされたスキャン可能なフリップフロッ
プのチェーンを有する複数個の被試験ＬＳＩと共に検査
制御ＬＳＩが１つの回路基板に実装され、検査制御ＬＳ
Ｉは疑似乱数発生器と符号圧縮器を有し、スキャン・イ
ン時にフリップフロップに疑似乱数を書き込み、スキャ
ン・アウト時にフリップフロップのデータを符号圧縮器
に供給し、故障診断の容易化及び高速化を図ろうとする
発明に関する記載がある。

【０００５】

【発明が解決しようとする課題】半導体集積回路の設計
に際して、その中に設けられるべき演算機能や信号制御
機能等の機能上のまとまりは、モジュールと呼ばれる。
このモジュールには、その部分のレイアウトの設計が完
了し、そのレイアウトを形成するための複数のマスクパ
ターンを表すところのデータを部品としてチップ設計者
に提供するハードモジュールというものがある。最近で
は、そのようなハードモジュールをハードＩＰ（Intell
ectual Property：知的所有権）モジュールとも称す
る。このようなハードモジュールをチップ設計者に提供
する際には、そのハードモジュールを表すデータとし
て、ＨＤＬ(Hardware Description Language)等のコン
ピュータ言語で、そのモジュールの回路機能を記述した
データと共に、その回路のレイアウトを表すところのマ
スクパターンのデータ（例えば、マスクパターンを形成
するための描画データ）等が提供される。この様なハー
ドモジュールに対して、ソフトモジュールと呼ばれるも
のがある。ソフトモジュールでは、そのモジュールを構
成する回路の機能がＨＤＬ等の記述によって特定され、
その記述が部品としてチップ設計者に提供される。この
ようなソフトモジュールは、ハードＩＰモジュールに対
してソフトＩＰモジュールとも称される。上述のハード
ＩＰモジュールやソフトＩＰモジュールなどの回路モジ
ュールの回路規模は、ＳＲＡＭ（Static Random Access
Memory：スタティック・ランダム・アクセス・メモ
リ）、ＤＲＡＭ（Dynamic Random Access Memory：ダイ
ナミック・ランダム・アクセス・メモリ）、ＣＰＵ（Ce
ntral Processing Unit：中央処理装置）、ＤＳＰ（Dig
ital Signal Processor：ディジタル・シグナル・プロ
セッサ）等の機能単位に及ぶこともある。

【０００６】半導体集積回路に対するテスト容易化を考
慮すれば、前記ＩＰモジュールにも予めＢＩＳＴ回路を
組み込んでおくことが得策である。本発明者の検討によ
れば、ＩＰモジュールに基づいて実現される回路モジュ
ールはその他のＩＰモジュールによる回路やユーザ設計
による論理ブロックに接続されて、１つの半導体集積回
路を構成する場合もあるから、ＩＰモジュールとして提
供された回路モジュール単独でのセルフテストは勿論の
こと、他のＩＰモジュールや論理ブロックとの関係を考
慮したセルフテストも行なえるようにすることが必要で
ある。そのためには、複数個の回路モジュールをテスト
パスで接続しておけばよいが、その場合にも、回路モジ
ュール単位でのセルフテストを保証できるように、当該
テストパスを選択的に分離可能にしておかなければなら
ない。そのような分離の為に、回路モジュール間のテス
トパスの両端にスキャンパスレジスタを構成するスキャ
ンラッチを接続する。前記スキャンパスレジスタは、直
列方向へデータを移動させるシフトレジスタ動作が可能
にされ、また、スキャンパスレジスタにデータを並列的
にラッチする並列ラッチ動作が可能にされる。シフトレ
ジスタ動作が選択されているとき、モジュール間での並
列ラッチ動作は行なわれず、モジュール毎のセルフテス
トが可能になる。並列ラッチ動作が選択されているとき
は、テストパスに接続された上流側のスキャンパスレジ
スタの並列出力は、当該テストパスを介してその下流側
の回路モジュールのスキャンパスレジスタに並列的にラ
ッチされる。

【０００７】しかしながら、回路モジュール間のテスト
パスの接続及び分離の為にもスキャンパスレジスタを採
用すると、セルフテストの為だけに半導体集積回路に搭
載すべきスキャンパスレジスタ構成用のフリップフロッ
プ（スキャンラッチ）の数が増え、テスト回路の論理的
・物理的規模を増大させることが本発明者によって見出
された。

【０００８】また、一の回路モジュールのテストの途中
結果を順次圧縮して最終結果を得るとき、その最終結果
を前記テストパスを介して他の回路モジュールに渡すよ
うな場合、圧縮回路で圧縮された結果を更にテストパス
に接続されたスキャンパスレジスタにロードしなければ
ならない。このようなロード処理によってテスト効率が
低下する虞のあることが本発明者によって見出された。

【０００９】本発明の目的は、半導体集積回路に搭載さ
れた複数個の回路モジュール間のテストパスを接続及び
分離するための回路構成の点において、前記回路モジュ
ールのセルフテスト用回路の規模を縮小することができ
る半導体集積回路を提供することにある。

【００１０】本発明の別の目的は、搭載された複数個の
回路モジュールに対するセルフテストの能率化とテスト
回路の規模の縮小とを実現することができる半導体集積
回路を提供することにある。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、セルフテスト回路が夫々に組み
込まれた複数個の回路モジュールを有する半導体集積回
路において、複数個の回路モジュールの相互関係を考慮
したセルフテストの為に前記回路モジュール間にテスト
パスを設け、また、複数個の回路モジュールに対する並
列的な単独セルフテストを保証するために前記回路モジ
ュール間のテストパスを接続及び分離可能とするのに、
テストパスの上流にパターン圧縮回路を配置し、テスト
パスの下流にパターン発生回路を配置する。前記パター
ン発生回路は、複数のスキャンパスレジスタのシリアル
入力端子に出力端子が結合され並列的にテストパターン
を出力可能にされる。前記パターン圧縮回路は前記複数
のスキャンパスレジスタのシリアル出力を順次入力して
圧縮して行く。前記テストパスを共有する一の回路モジ
ュールは当該テストパスに接続されたパターン圧縮回路
を有し、前記テストパスを共有する他の回路モジュール
は当該テストパスに接続されたパターン発生回路を有す
る。前記テストパスに接続された前記パターン圧縮回路
又はパターン発生回路は、テストパスを介する信号伝達
を選択的に阻止するゲート手段を有する。

【００１３】上記した手段によれば、前記パターン圧縮
回路及びパターン発生回路によってテストパスの接続及
び分離を行なうから、回路モジュール単独のセルフテス
トを保証でき、且つ回路モジュール相互の関係を考慮し
てセルフテストを行なう事ができる。しかも、前記接続
及び分離のためだけにスキャンパスレジスタを追加しな
くてもよいから、セルフテスト機能を有する半導体集積
回路の論理的及び物理的な回路規模の縮小に寄与する。

【００１４】また、上記した手段によれば、テストパス
を介する信号受け渡しのために従来必要とされるところ
の、テストパスのスキャンパスレジスタに信号をロード
するような前処理を要しないので、その分、複数の回路
モジュール相互の関係を考慮したセルフテストを能率化
することが可能になる。

【００１５】前記ゲート手段は、例えば前記パターン発
生回路に含まれるセレクタで構成することができ、前記
セレクタは、前記テストパスを介して別の回路モジュー
ルから伝達されてくる情報又は前記パターン発生回路で
生成されるテストパターンを選択する回路である。

【００１６】また、前記ゲート手段は、例えば前記パタ
ーン圧縮回路のトライステートバッファで構成すること
ができ、前記トライステートバッファは前記テストパス
に出力端子が結合される。

【００１７】前記トライステートバッファを有する前記
パターン圧縮回路は、入力セレクタで選択された情報を
用いてパターン圧縮を行ない、前記入力セレクタは、そ
の入力端子が前記スキャンパスレジスタに接続される入
力端子と前記トライステートバッファの出力端子とに結
合され、何れか一方の入力を選択可能に構成される。前
記トライステートバッファの高出力インピーダンス状態
によって、パターン圧縮回路からテストパスを経由する
パターン発生回路への情報伝達が阻止される。この状態
で、前記入力セレクタが前記トライステート出力回路の
出力端子を選択すれば、パターン発生回路からテストパ
スを経由するパターン圧縮回路への情報伝達が可能にさ
れる。

【００１８】前記パターン圧縮回路は例えば順次圧縮し
たデータを累積するためのラッチを有し、また、パター
ン発生回路は発生したテストパターンを一時的に保持す
るラッチを有する。そのようなラッチにスキャンパスレ
ジスタ機能を与えれば、任意の圧縮データやテストパタ
ーンの初期値を容易にロードする事が可能である。

【００１９】

【発明の実施の形態】図２には本発明に係る半導体集積
回路の一例が示される。同図に示される半導体集積回路
１は、特に制限されないが、単結晶シリコンのような半
導体基板（半導体半導体チップ）に、回路モジュールと
して、マイクロプロセッサモジュール２、アクセラレー
タモジュール３及びシンクロナスＤＲＡＭモジュール４
が搭載されてる構成される。例えば、シンクロナスＤＲ
ＡＭモジュール４はワーク領域又はフレームバッファメ
モリとして利用される。前記アクセラレータモジュール
３は、動画像に対する動き補償、フレームバッファメモ
リに対する描画制御、そしてフレームバッファメモリの
画像データに対する表示制御を、マイクロプロセッサモ
ジュール２の代わりに実行する。

【００２０】前記回路モジュール２，３，４は、特に制
限されないが、夫々ＩＰモジュールとして提供された設
計部品データに基づいて形成されている。このとき、個
々の回路モジュール２，３，４のＩＰモジュールデータ
にはＢＩＳＴ回路の設計データも含まれている。従っ
て、半導体集積回路１のデバイステストでは個々の回路
モジュール２，３，４をそれぞれのＢＩＳＴ回路を用い
て単独にセルフテストすることができる。

【００２１】図３には代表としてアクセラレータモジュ
ール３のＢＩＳＴ回路が例示されている。同図におい
て、３０で示される領域はアクセラレータモジュール３
によるデータ処理機能を実現する回路部分である。例え
ば、領域３０には、図示を省略するが、動き補償、描画
制御、及び画像表示制御を行なう為のハードワイヤード
ロジック若しくはプログラム制御ロジック回路が実現さ
れている。ＢＩＳＴ回路として、パターン発生回路（Ｌ
ＦＳＲ）３１、パターン圧縮回路（ＭＩＳＲ）３２、及
びモジュール内診断制御回路３３、そして、前記領域３
０に形成されたスキャンパスレジスタ３４、テスト出力
ゲート３５及びテスト入力ゲート３６が設けられてい
る。

【００２２】前記スキャンパスレジスタ３４はそれぞれ
複数個のスキャンラッチＬＴＣを有している。前記スキ
ャンラッチＬＴＣは、特に制限されないが、図４に例示
されるように、直列接続されたマスタ記憶段ＭＭとスレ
ーブ記憶段ＳＭとを有し、マスタ記憶段ＭＭは２個のデ
ータ入力端子ＤＩ，ＳＩを有し、スレーブ記憶段ＳＭは
２個のデータ出力端子ＤＯ，ＳＯを有する。マスタ記憶
段ＭＭとスレーブ記憶段ＳＭとはテストクロック（スキ
ャンパスクロック）信号ＣＫＴのエッジ変化に同期して
ラッチ動作を行なう。マスタ記憶段ＭＭがラッチするデ
ータは前記端子ＤＩ又はＳＩから入力され、入力端子の
選択は制御信号ＣＮＴｉのレベルに従って行われる。ま
た、スレーブ記憶段ＳＭがラッチしたデータは前記端子
ＤＯ又はＳＯから出力され、出力端子の選択は制御信号
ＣＮＴｏのレベルに従って行われる。

【００２３】前記端子ＳＩ，ＳＯはスキャンパスレジス
タ３４のシフトレジスタ動作におけるシリアル入出力に
利用される端子である。図３においてスキャンパスレジ
スタ３４の初段スキャンラッチＬＴＣのシリアル入力端
子ＳＩにはパターン発生回路３１から信号が供給され、
スキャンパスレジスタ３４の終段スキャンラッチＬＴＣ
のシリアル出力端子ＳＩはパターン圧縮回路３１に信号
を出力する。

【００２４】前記端子ＤＩ，ＤＯは、前記領域３０に形
成された本来のアクセラレータ機能を実現する回路（実
回路）とのテスト用インタフェース端子であり、前記実
回路の所定のノードに夫々結合されている。また、前記
テスト入力ゲート３６の出力端子、前記テスト出力ゲー
ト３５の入力端子も、セルフテストに必要な情報を実回
路に供給し、また実回路からサンプリングする為に、前
記実回路の所定のノードに夫々結合されている。

【００２５】図１には半導体集積回路１の全体をＢＩＳ
Ｔ回路を中心に示してある。前記マイクロプロセッサモ
ジュール２もマイクロプロセッサ機能を実現するための
回路領域と共にＢＩＳＴ回路を有し、ＢＩＳＴ回路とし
て前記同様のパターン発生回路（ＬＦＳＲ）２１、パタ
ーン圧縮回路（ＭＩＳＲ）２２、及びモジュール内診断
制御回路２３、そして、前記領域２０に形成されたスキ
ャンパスレジスタ２４等を有している。前記シンクロナ
スＤＲＡＭモジュール４も同様であり、シンクロナスＤ
ＲＡＭ機能を実現するための回路領域４０と共にＢＩＳ
Ｔ回路を有し、ＢＩＳＴ回路として前記同様のパターン
発生回路（ＬＦＳＲ）４１、パターン圧縮回路（ＭＩＳ
Ｒ）４２、モジュール内診断制御回路４３、及びスキャ
ンパスレジスタ４４等を備えている。前記各回路モジ
ュール２，３，４の夫々のＢＩＳＴ回路は制御回路５に
よって制御される。

【００２６】前記回路モジュール２，３，４は夫々ＢＩ
ＳＴ回路を有し、個々にセルフテストを行なう事が可能
であるが、複数個の回路モジュール２，３，４の相互関
係を考慮したセルフテストのために、回路モジュール２
と3の間にはテストパス７が設けられ、回路モジュール
３と４の間にはテストパス８が設けられている。このテ
ストパス７，８を設けても、複数個の回路モジュール
２，３，４に対する並列的な単独セルフテストを保証す
る必要がある。そのため、前記回路モジュール間のテス
トパス７，８を接続及び分離可能とするのに、テストパ
ス７の上流にパターン圧縮回路３２を配置し、テストパ
ス７の下流にパターン発生回路２１を配置してある。同
様に、テストパス８の上流にパターン圧縮回路４２を配
置し、テストパス８の下流にパターン発生回路３１を配
置してある。

【００２７】図５には前記パターン発生回路２１の一例
が示されている。パターン発生回路２１は夫々複数ビッ
トのパラレル入力端子（第１のパラレル入力端子）Ｌｉ
とパラレル出力端子（第１のパラレル出力端子）Ｌｏを
有する。パラレル入力端子Ｌｉはテストパス８に接続さ
れ、パラレルパラレル出力端子Ｌｏは複数のスキャンパ
スレジスタ２４の初段スキャンラッチなどに結合され
る。

【００２８】前記パターン発生回路２１は、特に制限さ
れないが、パラレル出力端子Ｌｏのか各ビットに対応し
て２入力セレクタ（ＳＥＬ）２１０が設けられ、セレク
タ２１０の一方の入力はパラレル入力端子Ｌｉの対応端
子に、セレクタ２１０の他方の入力はＤラッチ２１１の
データ出力端子Ｑに接続されている。セレクタ２１０
は、テスト選択信号ＴＥＳＴがイネーブルレベル（例え
ばハイレベル又は論理値“１”）にされるとＤラッチ２
１１の出力を選択し、テスト選択信号ＴＥＳＴがディス
エーブルレベル（例えばローレベル又は論理値“０”）
にされるとパラレル入力端子Ｌｉからの入力信号を選択
する。前者の状態がテストパス８の接続状態を達成し、
後者の状態がテストパス８の分離状態を達成する。

【００２９】前記Ｄラッチ２１１は、前段のデータ出力
端子Ｑが後段のデータ入力端子Ｄに縦続接続され、初段
Ｄラッチ２１１のデータ入力端子Ｄには排他的論理和回
路（ＥＯＲ）２１２の出力が接続され、当該排他的論理
和回路２１２には最終段とその前段の２段のＤラッチ２
１１のデータ出力を入力とする。上記Ｄラッチ２１１の
縦続接続経路、排他的論理和回路２１２を含む帰還経路
は、ランダムパターン生成の為の演算手段を実現してい
る。図５の例では、ランダムパターンを発生する場合、
最初、リセット信号ＲＳＴによって全てのＤラッチ２１
１のラッチ状態が初期化される。但し、初期化されるビ
ットは、少なくとも１ビットは論理値“１”に固定され
なければならない。

【００３０】図６には前記パターン圧縮回路３２の一例
が示されている。パターン圧縮回路３２は夫々複数ビッ
トのパラレル入力端子（第２のパラレル入力端子）Ｍｉ
とパラレル出力端子（第２のパラレル出力端子）Ｍｏを
有する。前記パラレル入力端子Ｍｉは複数のスキャンパ
スレジスタ３４の終段スキャンラッチなどに結合され、
パラレル出力端子Ｍｏはテストパス８に接続される。前
記パターン圧縮回路３２の内部において前記パラレル入
力端子Ｍｉとパラレル出力端子Ｍｏは対応ビット毎にス
ルーで接続されている。

【００３１】特に制限されないが、前記パターン圧縮回
路３２は、パラレル入力端子Ｍｉの各ビットに対応して
Ｄラッチ３２０を有する。前段のＤラッチ３２０のデー
タ出力端子Ｑの値は排他的論理和回路３２１によってパ
ラレル入力端子Ｍｉの対応ビットの値と排他的論理和が
採られ、その排他的論理和の結果データが次段Ｄラッチ
３２０のデータ入力端子Ｄに供給される。再終段のＤラ
ッチから初段Ｄラッチの間には別の排他的論理和回路３
２２，３２３が配置されている。排他的論理和回路３２
２は、最終段とその前段の２段のＤラッチ３２０のデー
タ出力端子Ｄの値を入力し、排他的論理和回路３２３は
排他的論理和回路３２２の出力とパラレル入力端子Ｍｉ
の初段ビットとの排他的論理和を初段Ｄラッチ３２０に
与える。上記Ｄラッチ３２０を縦続接続する排他的論理
和回路３２１を含む経路、排他的論理和回路３２２，３
２３を含む帰還経路は、パターン圧縮の為の演算手段を
実現している。この演算手段を介して複数個のＤラッチ
３２０に蓄積されて圧縮されたテスト結果データは制御
回路５に供給することができるようになっている。

【００３２】前記テストパス８の両端に前記図５のパタ
ーン発生回路２１と図６のパターン圧縮回路３２とが配
置されているとき、回路モジュール２，３単独のセルフ
テストでは、セレクタ２１０がＤラッチ２１１の出力を
選択する状態にされる。これによってテストパス８は実
質的に分断され、回路モジュール２、３は夫々独立した
セルフテストが可能にされる。回路モジュール２と３の
間で情報伝達を行なってセルフテストを行なう場合には
セレクタ２１０に端子Ｌｉの情報を選択させればよい。

【００３３】図７には前記パターン発生回路２１の別の
例が示される。同図に示されるパターン発生回路２１は
図５のＤラッチ２１１に代えて図４のスキャンラッチＬ
ＴＣと同じ回路構成のスキャンラッチ２１３を採用し、
シリアル入力端子ＳＩとシリアル出力端子ＳＯを縦続接
続して、スキャンパスレジスタとして利用できるように
なっている。２１５で示されるものは図４で説明した制
御信号ＣＮＴｉ，ＣＮＴｏに相当するテスト制御信号で
ある。これにより、スキャンラッチ２１３には、制御回
路５からテストパターンの初期値等をプリセットするこ
とが可能になる。

【００３４】図８には前記パターン圧縮回路３２の別の
例が示される。同図に示されるパターン圧縮回路３２は
図６のＤラッチ３２０に代えて図４のスキャンラッチＬ
ＴＣと同じ回路構成のスキャンラッチ３２４を採用し、
そのシリアル入力端子ＳＩとシリアル出力端子ＳＯを縦
続接続して、スキャンパスレジスタとして利用できるよ
うになっている。３２５で示されるものは図４で説明し
た制御信号ＣＮＴｉ，ＣＮＴｏに相当するテスト制御信
号である。これにより、スキャンラッチ３２４には、制
御回路５から初期値パターンをプリセットすることが可
能になる。

【００３５】前記テストパス８の両端に前記図７のパタ
ーン発生回路２１と図８のパターン圧縮回路３２とを配
置している場合、回路モジュール２，３単独のセルフテ
ストでは、セレクタ２１０がスキャンラッチ２１３の端
子ＤＯの出力を選択する状態にされる。これによってテ
ストパス８は実質的に分断され、回路モジュール２、３
は夫々独立したセルフテストが可能にされる。回路モジ
ュール２と３の間で情報伝達を行なってセルフテストを
行なう場合にはセレクタ２１０に端子Ｌｉの情報を選択
させればよい。

【００３６】図９にはパターン圧縮回路３２とパターン
発生回路２１の更に別の例が各１ビットで例示されてい
る。図９に例示されるパターン発生回路２１は、図５に
比べてセレクタ２１０が廃止され、これに代えてトライ
ステート出力ゲート２１６を設け、トライステート出力
ゲート２１６の出力端子を対応する前記端子Ｌｉ，Ｌｏ
に共通接続して構成される。この構成においてパターン
発生回路２１はテストパス８の接続分離を行なう機能を
備えていない。

【００３７】図９に例示されるパターン圧縮回路３２
は、図６の構成に対して排他的論理和回路３２１，３２
３の前にセレクタ３２８を追加し、Ｄラッチ３２０の後
段にトライステート出力ゲート３２６を追加し、端子Ｍ
ｉとＭｏとをトライステートバッファ３２７で接続・分
離可能にしたものである。前記セレクタ３２８は入力端
子Ｍｉからの値又はトライステートバッファ３２７の出
力を制御信号３２９に従って選択する。前記トライステ
ート出力ゲート３２６は圧縮されたテスト結果を制御回
路５に与える。テストパス８の接続・分離はトライステ
ートバッファ３２７が行なう。

【００３８】図９において、回路モジュール単独のセル
フテストでは、トライステートバッファ３２７は高イン
ピーダンス状態にされ、セレクタ３２８は端子Ｍｉから
の入力を選択しており、これによってテストパス８を介
する信号伝達経路は実質的に分離状態にされている。こ
のとき、回路モジュール２はで示される信号経路でテ
ストパターンを回路モジュール２の流し、回路モジュー
ル３はで示される経路から供給されるテスト結果デー
タを圧縮する。

【００３９】図９において、回路モジュール２と３の間
で情報伝達を行なってセルフテストを行なう場合、トラ
イステートバッファ３２７を高インピーダンス状態と
し、セレクタ３２８に端子Ｍｏからの入力を選択させ、
これによって、で示されるように回路モジュール２か
ら出力される情報をテストパス８を介して回路モジュー
ル３が受け取ってテストに供することができる。或い
は、トライステートバッファ３２７を出力動作可能と
し、回路モジュール３からテストパス８を介して回路モ
ジュール２がテストデータを受け取ってテストに供する
ことができる。

【００４０】尚、その他のパターン圧縮回路２２，４２
も図６、図８又は図９の回路と同様に構成され、その他
のパターン発生回路４１，３１も図５、図７又は図９の
回路と同様に構成される。

【００４１】前記制御回路５と外部とのテストの為のイ
ンタフェースは、特に制限されないが、図１に示される
ＪＴＡＧコントローラ６を介して実現されている。

【００４２】前記ＪＴＡＧコントローラ６は、少なくと
も、ＩＥＥＥＥ１１４９．１の規格に準拠した信号入出
力機能を備え、更に各回路モジュールのセルフテストの
為の外部信号インタフェース機能を有する。即ち、前記
ＪＴＡＧコントローラ６は、外部と非同期でシリアルに
情報の入出力を行うための外部インタフェース端子とし
て、テストクロック端子ＴＣＫ、テストモードセレクト
端子ＴＭＳ、テストリセット端子／ＴＲＳＴ、テストデ
ータ入力端子ＴＤＩ、テストデータ出力端子ＴＤＯを有
する。

【００４３】テストデータ入力端子ＴＤＩに入力される
シリアルデータはテストクロックに同期してシフトレジ
スタにシリアル入力される。シリアル入力されたデータ
は、命令レジスタ又はデータレジスタにパラレル入力さ
れる。命令レジスタに供給された命令は制御回路５でデ
コードされ、デコード結果にしたがって、制御回路５
は、回路モジュール毎或いは回路モジュールの相関を考
慮して、セルフテスト動作を制御する。例えば制御回路
５は、前記パターン発生回路（ＬＦＳＲ）２１，３１，
４１、パターン圧縮回路（ＭＩＳＲ）２２，３２，４
２、及びモジュール内診断制御回路２３，３３，４３に
テスト動作の制御信号を与える。制御回路５は、前記パ
ターン発生回路（ＬＦＳＲ）２１，３１，４１にパター
ン発生の初期値データ或いはリセット信号を与える。セ
ルフテストに用いられるテストパターンの初期値データ
などは、前記データレジスタから制御回路５を介してパ
ターン発生回路などに供給される。制御回路５は、パタ
ーン圧縮回路（ＭＩＳＲ）２２，３２，４２の出力を受
け取る。パターン圧縮回路で得られたテスト結果は制御
回路５を経てＪＴＡＧコントローラ６のデータレジスタ
に供給され、テスト結果データはテストロックに同期し
てシフトレジスタからテストデータ出力端子ＴＤＯを経
て外部に出力される。前記ＪＴＡＧコントローラ６の動
作制御は状態遷移制御で行われる。詳しくは、テストモ
ードセレクト端子ＴＭＳの論理値が現在の論理値に対し
て“１”又は“０”の何れに変化するかによって内部制
御状態を、予め決められた状態遷移モデルに対して順次
遷移させていく。

【００４４】上記半導体集積回路１によれば、前記パタ
ーン圧縮回路３２及びパターン発生回路２１等によって
テストパス８の接続及び分離を行なうから、回路モジュ
ール２，３，４単独のセルフテストを保証でき、且つ回
路モジュール２，３，４相互の関係を考慮してセルフテ
ストを行なう事ができる。

【００４５】そして、前記接続及び分離のためだけにパ
ターン圧縮回路３２及びパターン発生回路２１等とは別
にスキャンパスレジスタを追加しなくてもよいから、セ
ルフテスト機能を有する半導体集積回路の論理的及び物
理的な回路規模を縮小することができる。図１０に例示
されるように、テストパス８の接続・分離をスキャンパ
スレジスタ７１，７２で行なう場合には、そのようなス
キャンパスレジスタ７１，７２がパターン発生回路（Ｌ
ＦＳＲ）及びパターン圧縮回路（ＭＩＳＲ）とは別に必
要になる。テストパスの信号線数は数百、数千の如くに
多いから、今まで説明した半導体集積回路１の場合に比
べ、図１０の構成は、セルフテストの為の回路規模が相
当大きくなってしまう。

【００４６】また、テストパスを介する信号受け渡しの
ために従来必要とされるところの、テストパスのスキャ
ンパスレジスタに信号をロードするような前処理を要し
ないので、複数の回路モジュール相互の関係を考慮した
セルフテストを能率的に行なうことができる。

【００４７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４８】例えば、パターン発生回路やパターン圧縮
回路を構成するラッチ回路の直列段数、パターン発生論
理、パターン圧縮論理は、上記説明に限定されず適宜変
更することができる。

【００４９】また、半導体集積回路に搭載される回路モ
ジュールの数や種類は上記の説明に限定されない。回路
モジュールはＩＰモジュールでなくてもよく、所謂マク
ロセル、或いはユーザ定義の論理回路モジュール等であ
ってもよい。また、テスト用の外部インタフェースはＪ
ＴＡＧコントローラに限定されず、適宜変更可能であ
る。

【００５０】本発明は、夫々セルフテスト回路が組み込
まれた複数個の回路モジュールを含む条件の半導体集積
回路に広く適用することができる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５２】すなわち、前記パターン圧縮回路及びパタ
ーン発生回路によってテストパスの接続及び分離を行な
うから、回路モジュール単独のセルフテストを保証で
き、且つ回路モジュール相互の関係を考慮してセルフテ
ストを行なう事ができる。

【００５３】前記接続及び分離のためだけにパターン圧
縮回路及びパターン発生回路とは別にスキャンパスレジ
スタを追加しなくてもよいから、セルフテスト機能を有
する半導体集積回路の論理的及び物理的な回路規模の縮
小に寄与することができる。

【００５４】また、テストパスを介する信号受け渡しの
ために従来必要とされるところの、テストパスのスキャ
ンパスレジスタに信号をロードするような前処理を要し
ないので、その分、複数の回路モジュール相互の関係を
考慮したセルフテストを効率化することができる。

【図面の簡単な説明】

【図１】本発明の一例に係る半導体集積回路の全体をＢ
ＩＳＴ回路を中心に示したブロック図である。

【図２】本発明に係る半導体集積回路の概略を示したブ
ロック図である。

【図３】アクセラレータモジュールのＢＩＳＴ回路を例
示するブロック図である。

【図４】スキャンラッチの一例を示すブロック図であ
る。

【図５】パターン発生回路の一例を示す論理回路図であ
る。

【図６】パターン圧縮回路の一例を示す論理回路図であ
る。

【図７】パターン発生回路の第２の例を示す論理回路図
である。

【図８】パターン圧縮回路の第２の例を示す論理回路図
である。

【図９】パターン圧縮回路とパターン発生回路の第３の
例を示す論理回路図である。

【図１０】テストパスの接続・分離をスキャンパスレジ
スタで行なった場合の比較例を示すブロック図である。

【符号の説明】

１半導体集積回路２マイクロプロセッサモジュール３アクセラレータモジュール４シンクロナスＤＲＡＭモジュール５制御回路６ＪＴＡＧコントローラ７、８テストパス２１、３１、４１パターン発生回路２２、３２、４２パターン圧縮回路２３、３３、４３ブロック内診断制御回路２４、３４、４４スキャンパスレジスタ２１０セレクタ２１１Ｄラッチ２１２排他的論理和回路２１３スキャンラッチ２１６トライステート出力ゲート３２０Ｄラッチ３２１、３２２、３２３排他的論理和回路３２４スキャンラッチ３２８セレクタ３２６トライステート出力ゲート３２７トライステートバッファＬｉ第１のパラレル入力端子Ｌｏ第１のパラレル出力端子Ｍｉ第２のパラレル入力端子Ｍｏ第２のパラレル出力端子

Claims

【特許請求の範囲】

【請求項１】セルフテスト回路が夫々に組み込まれた
複数個の回路モジュールを有する半導体集積回路であっ
て、前記回路モジュールは、前記セルフテスト回路として、
スキャンパスレジスタ、前記スキャンパスレジスタに出
力端子が結合されたパターン発生回路、及び前記スキャ
ンパスレジスタに入力端子が結合されたパターン圧縮回
路を有すると共に、テストパスを介して別の回路モジュ
ールからテストの為の信号受け渡しが可能にされ、前記テストパスを共有する一の回路モジュールは当該テ
ストパスに接続されたパターン圧縮回路を有し、前記テ
ストパスを共有する他の回路モジュールは当該テストパ
スに接続されたパターン発生回路を有し、前記テストパスに接続された前記パターン圧縮回路又は
パターン発生回路は、テストパスを介する信号伝達を選
択的に阻止するゲート手段を有して成るものであること
を特徴とする半導体集積回路。
【請求項２】前記ゲート手段は、前記パターン発生回
路に含まれるセレクタであり、前記セレクタは、前記テ
ストパスを介して別の回路モジュールから伝達されてく
る情報又は前記パターン発生回路で生成されたテストパ
ターンを選択する回路であることを特徴とする請求項１
記載の半導体集積回路。
【請求項３】前記ゲート手段は、前記パターン圧縮回
路に含まれるトライステートバッファであり、前記トラ
イステートバッファは前記テストパスに出力端子が結合
されて成るものであることを特徴とする請求項１記載の
半導体集積回路。
【請求項４】前記パターン圧縮回路は、入力セレクタ
で選択された情報を用いてパターン圧縮を行ない、前記
入力セレクタは、その入力端子が前記スキャンパスレジ
スタに接続される入力端子と前記トライステートバッフ
ァの出力端子とに結合され、何れか一方の入力を選択可
能にされて成るものであることを特徴とする請求項３記
載の半導体集積回路。
【請求項５】セルフテスト回路が夫々に組み込まれた
複数個の回路モジュールを有する半導体集積回路であっ
て、前記回路モジュールは、前記セルフテスト回路として、
複数のスキャンパスレジスタ、前記複数のスキャンパス
レジスタのシリアル入力端子に結合された第１のパラレ
ル出力端子を有するパターン発生回路、及び前記複数の
スキャンパスレジスタのシリアル出力端子に結合された
第２のパラレル入力端子を有するパターン圧縮回路を備
えると共に、テストパスを介して別の回路モジュールか
らテストの為の信号受け渡しが可能にされ、前記テストパスを共有する一の回路モジュールは当該テ
ストパスに第２のパラレル出力端子が接続されたパター
ン圧縮回路を有し、前記テストパスを共有する他の回路
モジュールは当該テストパスに第１のパラレル入力端子
が接続されたパターン発生回路を有し、前記テストパスに接続された前記パターン圧縮回路又は
パターン発生回路は、テストパスを介する信号伝達を選
択的に阻止するゲート手段を有して成るものであること
を特徴とする半導体集積回路。
【請求項６】前記パターン圧縮回路は、並列入出力動
作可能な複数個のラッチと、前記第２のパラレル入力端
子から入力される信号と前記複数個のラッチに保持され
ている値とに基づいてデータ圧縮演算を行ない該演算結
果を前記複数個のラッチに戻す演算手段と、を有して成
るものであることを特徴とする請求項５記載の半導体集
積回路。
【請求項７】前記ゲート手段は、前記パターン圧縮回
路が有するトライステートバッファであり、前記トライ
ステートバッファは前記テストパスに出力端子が結合さ
れて成るものであることを特徴とする請求項６記載の半
導体集積回路。
【請求項８】前記パターン発生回路は、第１のパラレ
ル出力端子からラッチデータを並列出力可能な複数個の
ラッチと、前記複数個のラッチに保持されている値を用
いて演算を行ない該演算結果を前記ラッチに戻す演算手
段と、を有して成るものであることを特徴とする請求項
５記載の半導体集積回路。
【請求項９】前記ゲート手段は、前記パターン発生回
路が有するセレクタであり、前記セレクタは、前記テス
トパスを介してパラレル入力端子から入力される情報又
は前記ラッチから出力される情報を選択する回路である
ことを特徴とする請求項８記載の半導体集積回路。
【請求項１０】前記複数個のラッチは前記スキャンパ
スレジスタと同様のシフトレジスタ動作が可能にされて
成るものであることを特徴とする請求項６乃至９の何れ
か１項記載の半導体集積回路。