TWI712947B - 積體電路設計方法與其非暫態電腦可讀取媒體 - Google Patents

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Abstract

一種積體電路設計方法，包含：自積體電路設計檔擷取時脈樹結構；以正反器為出發點，判斷時脈樹結構中的各時脈單元所位於之分支相對正反器的分支階層數；計算每二正反器間最接近的共同分支的共同分支階層數；自積體電路設計檔擷取掃描鏈結構；判斷每二正反器間的走線距離及時脈差異；根據每二正反器間的共同分支階層數、走線距離及時脈差異，計算成本；根據掃描鏈結構判斷正反器中的起點及終點，進一步根據成本，計算正反器由起點至終點具有最小成本的路徑；以及更新積體電路設計檔的掃描鏈結構的串接順序。

Description

積體電路設計方法與其非暫態電腦可讀取 媒體
本發明係有關於一種積體電路技術，且特別是有關於一種積體電路設計方法與其非暫態電腦可讀取媒體。
在積體電路的設計流程中，會藉由串接掃描鏈(scan chain)的方式來增加電路測試的可觀察性與可控制性。然而，當掃描鏈上的正反器(flip-flop)元件順序並不理想時，可能會導致繞線(route)無法完成，或是造成時序違反(timing violation)等問題。隨著半導體製程的演進，在片飄移(On-chip Variation；OCV)現象包含製程飄移(process variation)、電壓飄移(voltage variation)和溫度飄移(temperature variation)，對晶片上時序(timing)的影響變得不可忽略，間接造成持續時間違反(hold time violation)的問題也比以往更為棘手。在掃描鏈上的正反器排序不理想的狀況下，容易使時序收斂(timing closure)的面積(area)成本增加，收斂時間也會增加，進而影響晶片送 交製造(tape-out)的時程。
因此，如何設計一個新的積體電路設計方法與其非暫態電腦可讀取媒體，以解決上述的缺失，乃為此一業界亟待解決的問題。
發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要/關鍵元件或界定本發明的範圍。
為達上述目的，本發明內容之一技術態樣係關於一種積體電路設計方法，包含：自積體電路設計檔(design file)中，擷取包含複數個正反器及複數個時脈單元的時脈樹結構；以正反器為出發點，判斷時脈樹結構中的各時脈單元所位於之分支相對正反器的分支階層數；計算每二正反器間最接近彼此的共同分支的分支階層數，做為共同分支階層數；自積體電路設計檔中，擷取正反器的掃描鏈(scan chain)結構；根據掃描鏈結構判斷每二正反器間的走線距離以及時脈差異；根據每二正反器間的共同分支階層數、走線距離以及時脈差異，計算每二正反器間的成本；根據掃描鏈結構判斷正反器中的起點以及終點，進一步根據每二正反器間的成本，計算正反器由起點至終點具有最小成本的路徑；以及根據路徑更新積體電路設計檔的掃描鏈結構的串接順序。
本發明內容之另一技術態樣係關於一種非暫態 電腦可讀取媒體，包含複數電腦可讀取指令，其中當電腦可讀取指令由電腦系統之處理器執行時，使處理器執行積體電路設計方法，積體電路設計方法包含下列步驟。自積體電路設計檔中，擷取包含複數個正反器及複數個時脈單元的時脈樹結構；以正反器為出發點，判斷時脈樹結構中的各時脈單元所位於之分支相對正反器的分支階層數；計算每二正反器間最接近彼此的共同分支的分支階層數，做為共同分支階層數；自積體電路設計檔中，擷取正反器的掃描鏈結構；根據掃描鏈結構判斷每二正反器間的走線距離以及時脈差異；根據每二正反器間的共同分支階層數、走線距離以及時脈差異，計算每二正反器間的成本；根據掃描鏈結構判斷正反器中的起點以及終點，進一步根據每二正反器間的成本，計算正反器由起點至終點具有最小成本的路徑；以及根據路徑更新積體電路設計檔的掃描鏈結構的串接順序。
本發明的積體電路設計方法與其非暫態電腦可讀取媒體可依據時脈樹中的時脈單元架構相對的正反器的影響、正反器間的走線距離以及正反器間的時脈差異產生每二正反器間的成本，並決定在所有正反器間產生最小成本的路徑，對正反器進行更有效率的順序排列，達到降低使時序收斂的面積成本以及降低收斂時間的功效。
1‧‧‧積體電路設計裝置
100‧‧‧記憶體
101‧‧‧電腦可讀取指令
102‧‧‧處理器
103‧‧‧積體電路設計檔
104‧‧‧網路單元
106‧‧‧儲存單元
108‧‧‧輸入輸出單元
110‧‧‧匯流排
200‧‧‧積體電路設計方法
201-208‧‧‧步驟
300‧‧‧時脈樹結構
400‧‧‧掃描鏈結構
500‧‧‧圖論模型
600‧‧‧掃描鏈結構
C1-C13‧‧‧時脈單元
FF1-FF9‧‧‧正反器
L1‧‧‧第一階層
L2‧‧‧第二階層
L3‧‧‧第三階層
L4‧‧‧第四階層
L5‧‧‧第五階層
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為本發明一實施例中，一種積體電路設計裝置的 方塊圖；第2圖為本發明一實施例中，一種積體電路設計方法的流程圖；第3圖為本發明一實施例中，一種包含複數個正反器及複數個時脈單元的時脈樹結構的示意圖；第4圖為本發明一實施例中，一種包含正反器的掃描鏈結構的示意圖；第5圖為本發明一實施例中，由正反器形成的圖論模型的示意圖；以及第6圖為本發明一實施例中，一種更新後的掃描鏈結構的示意圖。
請參照第1圖。第1圖為本發明一實施例中，一種積體電路設計裝置1的方塊圖。積體電路設計裝置1包含：記憶體100、處理器102、網路單元104、儲存單元106及輸入輸出單元108。上述的元件可藉由例如，但不限於匯流排110與彼此進行通訊。
記憶體100為可用以儲存資料的任何儲存裝置，可為例如，但不限於隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read only memory；ROM)、快閃記憶體、硬碟或其他可用以儲存資料的儲存裝置。記憶體100配置以至少儲存複數電腦可讀取指令101。於一實施例中，記憶體100亦可用以儲存處理器102進行運算時產生的暫 存資料。
處理器102電性耦接於記憶體100，配置以自記憶體100存取電腦可讀取指令101，以控制積體電路設計裝置1中的元件執行積體電路設計裝置1的功能。
其中，網路單元104配置以在處理器102的控制下進行網路的存取。儲存單元106可為例如，但不限於磁碟或光碟，以在處理器102的控制下儲存資料或是指令。輸入輸出單元108為可由使用者操作以與處理器102通訊，進行資料的輸入與輸出。
請參照第2圖。第2圖為本發明一實施例中，一種積體電路設計方法200的流程圖。積體電路設計方法200可應用於第1圖所示的積體電路設計裝置1中。更詳細地說，積體電路設計裝置1可由處理器102擷取記憶體100的電腦可讀取指令101後，執行積體電路設計方法200。
積體電路設計方法200包含下列步驟(應瞭解到，在本實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行)。
於步驟201，自積體電路設計檔103中，擷取包含複數個正反器及複數個時脈單元的時脈樹結構。
於一實施例中，積體電路設計檔103可儲存於例如，但不限於記憶體100中，並由處理器102擷取。積體電路設計檔包含複數個不同的電路元件的設計資料。其中，此些電路元件中，可包含用以形成一個掃描鏈(scan chain)的正反 器及時脈單元。
請參照第3圖。第3圖為本發明一實施例中，一種包含複數個正反器FF1-FF9及複數個時脈單元C1-C13的時脈樹結構300的示意圖。
如第3圖所示，時脈樹結構300包含由時脈單元C1所形成的一個根節點(root)，自時脈單元C1分支出並包含時脈單元C2-C13的複數個分支節點，以及由正反器FF1-FF9形成的複數個葉節點(leaf)。其中，做為根節點的時脈單元C1是時脈訊號的源頭，以將時脈訊號傳送出去，經由做為分支節點的時脈單元C2-C13傳遞至做為葉節點的正反器FF1-FF9，以盡可能使正反器FF1-FF9間的延遲以及時脈差異降低。
需注意的是，第3圖所示的時脈樹結構300所包含的正反器以及時脈單元的結構與數目僅為一範例。於其他實施例中，可依積體電路的實際需求而有所不同。
針對時脈樹結構300，可以從做為葉節點的正反器FF1-FF9為出發點，判斷時脈樹結構300中的各時脈單元C1-C13所位於之分支相對正反器FF1-FF9的分支階層數。
於一實施例中，距離正反器FF1-FF9最近的時脈單元，例如時脈單元C11、C5、C9、C12及C13為第一階層(標示為L1)。第二接近的時脈單元，例如時脈單元C8、C6及C10為第二階層(標示為L2)。第三接近的時脈單元，例如時脈單元C4及C7為第三階層(標示為L3)。
往下一階層的分支中，距離正反器最近的時脈單 元，例如時脈單元C2及C3為第四階層(標示為L4)。接著，在下一階層的分支中，僅剩做為根節點的時脈單元C1，其為第五階層(標示為L5)。
於步驟202，計算每二正反器FF1-FF9間最接近彼此的共同分支的分支階層數，做為共同分支階層數。
請參照表1。表1為本發明一實施例中，每二正反器FF1-FF9間的共同分支階層數。
Figure 108119828-A0101-12-0007-1
以正反器FF1及FF2為例，其最接近彼此的共同分支，是時脈單元C1所在的分支。於一實施例中，如表1所示，可使用在此分支中最接近正反器FF1及FF2的時脈單元的階層數做為共同分支階層數。由於時脈單元C1是第五階層，因此共同分支階層數是設置為5。
以正反器FF1及FF4為例，其最接近彼此的共同 分支，是時脈單元C4、C8及C11所在的分支。當如表1所示，使用在此分支中最接近正反器FF1及FF4的時脈單元，即時脈單元C11的階層數做為共同分支階層數時，共同分支階層數是設置為1。
另一方面，再以正反器FF1及FF7為例，其最接近彼此的共同分支，是時脈單元C2所在的分支。當如表1所示，使用在此分支中最接近正反器FF1及FF7的時脈單元，即時脈單元C2的階層數做為共同分支階層數時，共同分支階層數是設置為4。
因此，根據上面的方式，步驟202可計算出表1所示的每二正反器FF1-FF9間的共同分支階層數。
需注意的是，於另一實施例中，亦可將無分支的時脈單元階層化簡，採用更少的階層系統去定義共同分支階層數。以正反器FF1及FF2為例，時脈單元C4、C8與C11可以簡化為一階層，時脈單元C7、C10與C12可簡化為一階層，此時，最接近正反器FF1及FF2的時脈單元C1所在的分支是第三階層的分支，因此共同分支階層數亦可選擇性地設置為3。本發明並不為此所限。
於步驟203，自積體電路設計檔103中，擷取正反器FF1-FF9及時脈單元C1-C13的掃描鏈(scan chain)結構。
請參照第4圖。第4圖為本發明一實施例中，一種包含正反器FF1-FF9的掃描鏈結構400的示意圖。
如第4圖所示，正反器FF1-FF9是依照正反器FF1、正反器FF2、...、正反器FF8至正反器FF9的順序排列。 因此，正反器FF1為起點，正反器FF9為終點。其中，於本實施例中，正反器FF5及正反器FF6間的順序為固定而不可重新排序，並在第4圖中以虛線繪示兩者之間的連接關係。
於步驟204，根據掃描鏈結構400判斷每二正反器FF1-FF9間的走線距離以及時脈差異。
於一實施例中，由於走線僅能以相互垂直的第一方向及第二方向排列，因此每二正反器FF1-FF9間的走線距離為曼哈頓距離。而時脈差異則可能因任二正反器間的距離長度、耦合效應等而有所不同。
於步驟205，根據每二正反器FF1-FF9間的共同分支階層數、走線距離以及時脈差異，計算每二正反器FF1-FF9間的成本。
於一實施例中，用以計算成本的成本函式(cost function)是由上述共同分支階層數、走線距離以及時脈差異等三個參數相加，並以總和做為成本。
於另一實施例中，可設定複數個權重，分別對應於共同分支階層數、走線距離以及時脈差異，以對每二正反器FF1-FF9間的共同分支階層數、走線距離以及時脈差異計算加權總和，以計算每二正反器FF1-FF9間的成本。
因此，當正反器FFi-FFj的成本為COST(i,j)，共同分支階層數為C(i,j)，走線距離為D(i,j)，時脈差異為S(i,j)，且對應共同分支階層數、走線距離以及時脈差異的權重分別為W1、W2及W3時，成本函式將可以下式表示：COST(i,j)=W1×C(i,j)+W2×D(i,j)+W3×S(i,j)
於步驟206，根據掃描鏈結構400，使順序固定的二正反器相對其他正反器的成本為無限大。
於前述的實施例中，由於正反器FF5以及正反器FF6間的順序是固定的，因此正反器FF5以及正反器FF6分別相對正反器FF1-FF4以及FF7-FF9的成本，都是設定為無限大。
於步驟207，根據掃描鏈結構400判斷正反器FF1-FF9中的起點以及終點，進一步根據每二正反器FF1-FF9間的成本，計算正反器FF1-FF9由起點至終點具有最小成本的路徑。
請參照第5圖。第5圖為本發明一實施例中，由正反器FF1-FF9形成的圖論模型500的示意圖。
於一實施例中，各個正反器FF1-FF9是設置為圖論模型500上的其中一個節點，每二正反器FF1-FF9間的成本則設置為每二節點間的邊線。接著，根據圖論模型500，將可計算出正反器FF1-FF9由起點至終點，例如從正反器FF1至正反器FF9，在圖論模型上具有最小成本的路徑。
於一實施例中，最小成本的路徑是依據例如，但不限於旅行推銷員問題(travelling salesman problem；TSP)演算法進行計算。
於步驟208，根據路徑更新積體電路設計檔103的掃描鏈結構的串接順序。
請參照第6圖。第6圖為本發明一實施例中，一種更新後的掃描鏈結構600的示意圖。在一實施例中，當第5圖 的圖論模型500所計算出的最小成本是以粗黑線繪示的路徑時，將排列為如第6圖所示的掃描鏈結構600，以正反器FF1、正反器FF4、正反器FF5、正反器FF6、正反器FF7、正反器FF3、正反器FF2、正反器FF8及正反器FF9的順序排列。
進一步地，積體電路可根據更新的積體電路設計檔103進行製造。
於一實施例中，積體電路的製造，可由相關的製造設備，根據積體電路設計檔103進行。於一實施例中，根據積體電路設計檔103所製造的積體電路，將包含以第6圖所示形式排列的正反器FF1-FF9。
因此，本發明的積體電路設計方法與其非暫態電腦可讀取媒體可依據時脈樹中的時脈單元架構相對的正反器的影響、正反器間的走線距離以及正反器間的時脈差異產生每二正反器間的成本，並決定在所有正反器間產生最小成本的路徑，對正反器進行更有效率的順序排列，達到降低使時序收斂的面積成本以及降低收斂時間的功效。
雖然上文實施方式中揭露了本發明的具體實施例，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不悖離本發明之原理與精神的情形下，當可對其進行各種更動與修飾，因此本發明之保護範圍當以附隨申請專利範圍所界定者為準。
200‧‧‧積體電路設計方法
201-208‧‧‧步驟

Claims (10)

  1. 一種積體電路設計方法，包含：自一積體電路設計檔(design file)中，擷取包含複數個正反器及複數個時脈單元的一時脈樹結構；以該等正反器為出發點，判斷該時脈樹結構中的各該等時脈單元所位於之一分支相對該等正反器的一分支階層數；計算每二該等正反器間最接近彼此的一共同分支的該分支階層數，做為一共同分支階層數；自該積體電路設計檔中，擷取該等正反器的一掃描鏈(scan chain)結構；根據該掃描鏈結構判斷每二該等正反器間的一走線距離以及一時脈差異；根據每二該等正反器間的該共同分支階層數、該走線距離以及該時脈差異，計算每二該等正反器間的一成本；根據該掃描鏈結構判斷該等正反器中的一起點以及一終點，進一步根據每二該等正反器間的該成本，計算該等正反器由該起點至該終點具有一最小成本的一路徑；以及根據該路徑更新該積體電路設計檔的該掃描鏈結構的一串接順序。
  2. 如請求項1所述之積體電路設計方法，其中計算該等正反器具有該最小成本的該路徑之步驟更包含：使各該等正反器設置為一圖論模型上的複數節點其中之一，將每二該等正反器間的該成本設置為每二該等節點間的 一邊線；以及計算該等正反器由該起點至該終點，在該圖論模型上具有該最小成本的該路徑。
  3. 如請求項2所述之積體電路設計方法，其中該最小成本的該路徑是依據一旅行推銷員問題(travelling salesman problem；TSP)演算法進行計算。
  4. 如請求項1所述之積體電路設計方法，更包含：根據該掃描鏈結構判斷二順序固定的該等正反器；以及使該二順序固定的正反器相對其他該等正反器的該成本為無限大。
  5. 如請求項1所述之積體電路設計方法，其中每二該等正反器間的該走線距離為一曼哈頓距離。
  6. 如請求項1所述之積體電路設計方法，更包含：設定複數個權重，分別對應於該共同分支階層數、該走線距離以及該時脈差異；以及對每二該等正反器間的該共同分支階層數、該走線距離以及該時脈差異計算一加權總和，以計算每二該等正反器間的該成本。
  7. 一種非暫態電腦可讀取媒體，包含複數電腦可讀取指令，其中當該等電腦可讀取指令由一電腦系統之一處理器執行時，使該處理器執行一積體電路設計方法，該積體電路設計方法包含下列步驟：自一積體電路設計檔中，擷取包含複數個正反器及複數個時脈單元的一時脈樹結構；以該等正反器為出發點，判斷該時脈樹結構中的各該等時脈單元所位於之一分支相對該等正反器的一分支階層數；計算每二該等正反器間最接近彼此的一共同分支的該分支階層數，做為一共同分支階層數；自該積體電路設計檔中，擷取該等正反器的一掃描鏈結構；根據該掃描鏈結構判斷每二該等正反器間的一走線距離以及一時脈差異；根據每二該等正反器間的該共同分支階層數、該走線距離以及該時脈差異，計算每二該等正反器間的一成本；根據該掃描鏈結構判斷該等正反器中的一起點以及一終點，進一步根據每二該等正反器間的該成本，計算該等正反器由該起點至該終點具有一最小成本的一路徑；以及根據該路徑更新該積體電路設計檔的該掃描鏈結構的一串接順序。
  8. 如請求項7所述之非暫態電腦可讀取媒 體，其中計算該等正反器具有該最小成本的該路徑之步驟更包含：使各該等正反器設置為一圖論模型上的複數節點其中之一，將每二該等正反器間的該成本設置為每二該等節點間的一邊線；以及計算該等正反器由該起點至該終點，在該圖論模型上具有該最小成本的該路徑。
  9. 如請求項7所述之非暫態電腦可讀取媒體，其中該積體電路設計方法更包含：根據該掃描鏈結構判斷二順序固定的該等正反器；以及使該二順序固定的正反器相對其他該等正反器的該成本為無限大。
  10. 如請求項7所述之非暫態電腦可讀取媒體，其中該積體電路設計方法更包含：設定複數個權重，分別對應於該共同分支階層數、該走線距離以及該時脈差異；以及對每二該等正反器間的該共同分支階層數、該走線距離以及該時脈差異計算一加權總和，以計算每二該等正反器間的該成本。
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