JP2005309867A - マルチコア・プロセサ試験方法 - Google Patents
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Abstract
【課題】
マルチコアを有するＣＭＰ等のプロセサにおけるＬＳＩテストにおける完全良品ＬＳＩ／部分良品ＬＳＩ／不良品ＬＳＩの判定を効率良く行うこと。
【解決手段】
本発明は、マルチコアを有するＣＭＰ等のプロセサにおいてＬＳＩテストにおける完全良品ＬＳＩ／部分良品ＬＳＩ／不良品ＬＳＩの判定を効率良く行うため、プロセサに実装されたロジックＢＩＳＴ回路を構成するＬＦＳＲ(Linear Feedback Shift Register)によるテストパターン発生回路及びＭＩＳＲ(Multiple Input Signature Register)によるテストパターン圧縮回路のうち、ＬＳＩテストのテストパターン圧縮を行うＭＩＳＲテストパターン圧縮回路をそれぞれのコア部、ＣＭＰ共有部ごとに独立して具備することにより完全良品ＬＳＩだけではなく、部分良品ＬＳＩの判定の容易化・高速化を図り、半導体製造時の部分コア良品ＬＳＩの救済による歩留まりの向上およびコストダウンを実現した。
【選択図】図４
マルチコアを有するＣＭＰ等のプロセサにおけるＬＳＩテストにおける完全良品ＬＳＩ／部分良品ＬＳＩ／不良品ＬＳＩの判定を効率良く行うこと。
【解決手段】
本発明は、マルチコアを有するＣＭＰ等のプロセサにおいてＬＳＩテストにおける完全良品ＬＳＩ／部分良品ＬＳＩ／不良品ＬＳＩの判定を効率良く行うため、プロセサに実装されたロジックＢＩＳＴ回路を構成するＬＦＳＲ(Linear Feedback Shift Register)によるテストパターン発生回路及びＭＩＳＲ(Multiple Input Signature Register)によるテストパターン圧縮回路のうち、ＬＳＩテストのテストパターン圧縮を行うＭＩＳＲテストパターン圧縮回路をそれぞれのコア部、ＣＭＰ共有部ごとに独立して具備することにより完全良品ＬＳＩだけではなく、部分良品ＬＳＩの判定の容易化・高速化を図り、半導体製造時の部分コア良品ＬＳＩの救済による歩留まりの向上およびコストダウンを実現した。
【選択図】図４
Description
本発明は、複数の実行処理部(以下、単に「コア」若しくは「ＣＯＲＥ」という)を有するＣＰＵ(Central Processing Unit:中央演算処理装置)、ＭＰＵ(Micro Processing Unit:マイクロプロセサ)、ＤＳＰ(Digital Signal Processor:デジタル信号プロセサ)、ＧＰＵ(Graphics Processing Unit:グラフィクスプロセサ、若しくは、画像処理ＬＳＩ、若しくは、ジオメトリ・エンジン)等のプロセサ及び当該プロセッサの試験方法に関するものである。
従来、企業の基幹業務処理など特に高い処理能力を要求されるサーバ等のコンピュータシステムは、クラスタ構成による疎結合、または、ＳＭＰ(Symmetrical Multi-Processor:対称型マルチプロセサ)構成による密結合などの構成をとることにより、複数のプロセサを接続して処理能力の向上を図っていた。
しかし、クラスタ構成による疎結合においては、サーバノード間の通信オーバヘッドが問題となり、ＳＭＰによる蜜結合ではサーバハードウェアの複雑さが問題となり、いずれの場合においても、従来のアーキテクチャでは単一コンピュータシステムにおける性能向上に限界があった。
そこで、ハイエンドプロセサの分野では、１つのプロセサ内に複数のコア部を実装するマルチコア構成を採用することにより、性能向上を図ることが可能なＣＭＰ(Chip Multi-Processor:チップマルチプロセサ)等のマルチコア・プロセサが現在主流になりつつある。
しかし、ＣＭＰ等のマルチコア構成の場合、コア数増加による処理性能の向上と引き換えに、複数のコアを実装することによる制御の複雑化、ダイサイズの増大による半導体製造時の歩留まり低下等の問題が発生していた。特にダイサイズの増大による半導体製造時の歩留まり低下は、マルチコアを有するＣＭＰ等のマルチコア・プロセサにとって重要問題である。
図１に従来のシングルコア・プロセサの基本ハードウェア構成を示す。
プロセサ１０１は、ローカルインタコネクト・インタフェース１１１、２次共有キャッシュ１１１から構成される２次共有キャッシュ部１０２と、１次命令キャッシュ１１２、１次データキャッシュ１１３、命令分岐ユニット１１４、命令発行ユニット１１５、ロードストアユニット１１６、汎用レジスタファイル１１７、整数演算ユニット１１８、整数演算用ユニット１１９、浮動小数点レジスタファイル１２０、浮動小数点演算ユニット１２１、浮動小数点演算完了ユニット１２２から構成されるコア部１０３とから構成される。プロセサ１０１はローカルインタコネクト・インタフェース１１０により、他のプロセサおよびメインメモリと接続され、メインメモリからインストラクションおよびデータが供給される。
ローカルインタコネクト・インタフェース１１０から供給されたインストラクションは、２次共有キャッシュ１１１、１次命令キャッシュ１１２、命令分岐ユニット１１４を介して汎用レジスタファイル１１７若しくは浮動小数点レジスタファイル１２０に供給され、整数演算ユニット１１８若しくは浮動小数点演算ユニット１２０にインストラクションを与える。
ローカルインタコネクト・インタフェース１１０から供給されたデータは、２次共有キャッシュ１１１、１次データキャッシュ１１３、ロードストアユニット１１６を介して、汎用レジスタファイル１１７若しくは浮動小数点レジスタファイル１２０に供給されされることにより、整数演算ユニット１１８若しくは浮動小数点演算ユニット１２１にデータを与える。
前記整数演算ユニット１１８における演算の対象となるデータおよび整数演算ユニット１１８における演算結果は、整数演算完了ユニット１１９により、汎用レジスタファイル１１７に書き戻され、保持される。浮動小数点演算ユニット１２０における演算の対象となるデータおよび浮動小数点演算ユニット１２０における演算結果は、浮動小数点演算完了ユニット１２２により、浮動小数点レジスタファイル１２１に書き戻され、保持される。
したがって、サーバ等のコンピュータシステムの処理性能を向上させるためには、コンピュータシステム内に含まれる実行処理部の数を増やす方法がある。
また、図２に従来の対称型マルチプロセサを使用したサーバ構成を示す。プロセサ２０１は、単一のＣＯＲＥブロック２１１及び２次キャッシュブロック２１０から構成される。また、サーバシステムは、プロセサ・ローカルインタコネクトにより接続される前記複数のプロセサ２０１、プロセサ・ローカルインタコネクト・アービタ２０２及びＩＥＥＥ１１４９．１で規定されるＪＴＡＧインタフェースにより接続されるサービスプロセサ２０３、さらに、システムバックプレーン・クロスバにより接続されるシステムバックプレーン・クロスバ・コントローラ２０６により構成される。プロセサ・ローカルインタコネクト・アービタ２０２は、プロセサ・ローカルインタコネクトに接続される各プロセサ間の調停制御を行う。また、システムバックプレーン・クロスバ・コントローラ２０６は、システムバックプレーン・クロスバに接続される各システムボード間のインタフェース制御を行う。
前記複数のプロセサ２０１内のＣＯＲＥブロック２１１に対しては、サービスプロセサ・プログラム２０４及びサービスプロセサ・ターミナル２０５により、サービスプロセサ２０３を制御することにより、ＪＴＡＧインタフェースを介してスキャンを行うことにより、各ＣＰＵ内部のレジスタやスキャンＦＦ等の設定がなされる。
次に、図３にマルチコア・プロセサの適用の一例として、コア部を２つ有する２ＣＭＰのマルチコア・プロセサを使用したサーバシステムの構成を示す。プロセサ３０１は、ＣＯＲＥ−０ブロック３１１、ＣＯＲＥ−１ブロック３１２、ＣＭＰ共有ブロック３１０から構成される。また、サーバシステムは、プロセサ・ローカルインタコネクトにより接続される前記複数のプロセサ３０１及びプロセサ・ローカルインタコネクト・アービタ２０２並びにＪＴＡＧインタフェースにより接続されるサービスプロセサ２０３、さらに、システムバックプレーン・クロスバにより接続されるシステムバックプレーン・クロスバ・コントローラ２０６により構成される。前記複数のプロセサ３０１内のＣＯＲＥ−０ブロック３１１及びＣＯＲＥ−１ブロック３１２に対しては、サービスプロセサ・プログラム２０４及びサービスプロセサ・ターミナル２０５により、サービスプロセサ２０３を制御することにより、ＪＴＡＧインタフェースを介してスキャンを行うことにより、各ＣＰＵ内部のレジスタやスキャンＦＦ等の設定がなされる。
以上、サーバ等のコンピュータシステムにプロセサを搭載した場合において、ＪＴＡＧインタフェースを含めたシステム構成を説明したが、ＪＴＡＧインタフェースの重要な機能として、さらに、半導体製造時におけるＬＳＩ単体試験がある。従来はＬＳＩ単体試験において、テストパターンをＬＳＩテスタから試験対象であるＬＳＩに入力し、ＬＳＩ内部回路を試験した後の出力をＬＳＩテスタに戻して、あらかじめ用意した期待値データと比較することにより、ＬＳＩの良品判定を行っていた。しかし、近年の超微細プロセスにより高集積度に製造されたプロセサ等のＬＳＩ論理の大規模化に伴い、テストパターン量の規模も無視できなくなってきている。テストパターン量の大規模化は、ＬＳＩ単体試験の長時間化を招くことにより、生産効率に影響を与えるだけでなく、それに伴い、より高機能・高性能なＬＳＩテスタが必要となるため、ＬＳＩテストのコストアップの上昇を招くことになる。
そこで、近年のプロセサをはじめとする大規模ＬＳＩにおいては、テストパターン発生回路とテスト結果判定回路とから構成されるＢＩＳＴ（Built-In Self Test）回路と呼ばれる自己診断回路をあらかじめ組み込むことにより、試験対象ＬＳＩとＬＳＩテスタ間の信号インタフェースを大幅に減少させ、ＬＳＩテストのコストアップを抑止する方法が採用されている。論理回路を対象としたＢＩＳＴ回路は、プロセサ等の大規模ＬＳＩにおいて、特に内蔵キャッシュ等のメモリを対象としたテストに使用されるＲＡＭ−ＢＩＳＴと内蔵演算器等のロジックを対象としたテストに使用されるロジックＢＩＳＴとに大きく分類される。ロジックＢＩＳＴは前述したように演算器等の論理回路のテストを対象としているため、現在主流になりつつあるマルチコア・プロセサにおいては、内蔵している複数のコアをテスト単位とするロジックＢＩＳＴ回路を実装することが考えられる。
ここで、図４にコア部を２つ有する２ＣＭＰのマルチコア・プロセサにおけるロジックＢＩＳＴ回路の従来構成例を示す。プロセサ４０１は、ロジックＢＩＳＴ回路ブロック４０２、ＣＯＲＥ−０ブロック４０３、ＣＯＲＥ−１ブロック４０４、ＣＭＰ共有ブロック４０５から構成される２ＣＭＰのマルチコア／プロセサである。また、ロジックＢＩＳＴ回路ブロック４０２は、ＴＡＰコントローラ４１１、スキャンチェーン選択制御回路４１２、ＬＦＳＲ(Linear Feedback Shift Register)テストパターン発生回路４１３、スキャンチェーン切換ＭＵＸ回路４１４及びＭＩＳＲテストパターン圧縮回路４１５を含む。
前記ＴＡＰ(Test Access Port)コントローラ４１１は、プロセサ４０１のＬＳＩ製造工程におけるウェハー製造段階やパッケージ製造段階において、内蔵ＲＡＭや内蔵演算器等の回路に対するスキャンシフトを制御する。また、前記ＴＡＰコントローラ４１１を実装したプロセサ４０１がコンピュータシステムに組み込まれた場合には、ＪＴＡＧコマンド等によりシステム制御を行う。
まず、ＴＡＰコントローラ４１１により、スキャンチェーン選択制御回路４１２が制御され、スキャンチェーン切換ＭＵＸ回路４１４によりスキャンチェーンがシステムモードからロジックＢＩＳＴモードに切り換えられる(scan chain select)。
そして、ＬＳＩテスタ（図示せず）からＴＡＰコントローラ４１１に初期テストパターンが転送される(test data-in)。次に、ＴＡＰコントローラ４１１により、ＬＦＳＲテストパターン発生回路４１３が内部に有するテストパターン保持用のシフトレジスタに対して初期テストパターンがスキャンインされ(test-pattern scan-in)、さらにシフトクロック（図示せず）が前記シフトレジスタに印加されることにより、ＬＦＳＲテストパターン発生回路４１３の出力として、擬似乱数によるテストパターンが生成される。生成されたテストパターンは、ロジックＢＩＳＴモードに切り換えられるスキャンチェーン切換ＭＵＸ回路４１４を通過し、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン４２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン４２２及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン４２３に対して、前記生成されたテストパターンが印加される。
また、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン４２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン４２２及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン４２３を通過した各テストパターンは、ＭＩＳＲテストパターン圧縮回路４１５に入力される。
さらに、ＭＩＳＲテストパターン圧縮回路４１５は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ４１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ４１１へ出力する(signature scan-out)。
前記ＭＩＳＲテストパターン圧縮回路４１５から前記ＴＡＰコントローラ４１１へ入力されたＣＯＲＥ−０ブロック４０３、ＣＯＲＥ−１ブロック４０４及びＣＭＰ共有ブロック４０５の前記シグネチャは、ＴＡＰコントローラ４１１からＬＳＩテスタ（図示せず）へ転送され(test data-out)、ＬＳＩテスタ内においてそれぞれの期待値データと比較されることにより、ＬＳＩテストの結果判定が行われる。つまり、入力された論理ブロックのシグネチャが対応する期待値データと一致する場合には、その論理ブロックのテスト判定結果は合格であり、不一致の場合には、その論理ブロックのテスト判定結果は不合格となる。
なお、ＬＦＳＲテストパターン発生回路４１３におけるテストパターン発生動作及びＭＩＳＲテストパターン圧縮回路４１５におけるテストパターン圧縮動作は、それぞれ図１１及び図１２において後述する。
本従来構成では、それぞれＣＯＲＥ−０ブロック４０３、ＣＯＲＥ−１ブロック４０４及びＣＭＰ共有ブロック４０５の内部のスキャンＦ／Ｆチェーンを通過したテストパターンが同一のＭＩＳＲテストパターン圧縮回路４１５に入力されるため、圧縮されるテストパターンはＬＳＩ全体で一つであり、また、その圧縮されたテストパターンとＬＳＩテスタ内で比較される期待値データもＬＳＩ全体で一つである。
したがって、図４で開示されている従来構成のように、当該ＬＳＩがマルチコア・プロセサをはじめとする複数の論理ブロックを含むＬＳＩである場合には、全ての論理ブロック、つまり、ＣＯＲＥ−０ブロック４０３、ＣＯＲＥ−１ブロック４０４及びＣＭＰ共有ブロック４０５を通過した全テストパターンが、同一のＭＩＳＲテストパターン圧縮回路４１５により渾然一体となって１つのシグネチャに圧縮されるため、前記１つのシグネチャと対応する期待値データとの比較検査から、ＣＯＲＥ−０ブロック４０３、ＣＯＲＥ−１ブロック４０４及びＣＭＰ共有ブロック４０５の各論理ブロックごとのテスト結果判定を行うことが困難であった。
さらに、前記１つのシグネチャから論理ブロックごとのテスト結果判定を行うことができたとしても、全ての論理ブロックの期待値データとの比較検査が完了しなければ、ＬＳＩの良品判定ができないという問題があった。つまり、複数のコアを有するマルチコア・プロセサにおいては、完全良品ＬＳＩのテスト結果判定と部分コア良品のテスト結果判定にかかる試験コストが同一であるという問題点が存在していた。
特許文献１には複数の回路モジュールを有する半導体集積回路において、回路モジュールごとにＬＦＳＲパターン発生回路及びＭＩＳＲパターン圧縮回路から構成されるＢＩＳＴ回路を内蔵することにより、回路モジュール単位でのセルフテストを実行する技術が開示されている。その特許文献１の図１、図１０に例示された複数の回路モジュールごとに実装されたＬＦＳＲパターン発生回路及びＭＩＳＲパターン圧縮回路から構成されるＢＩＳＴ回路は、回路モジュール間のテストパスを接続及び分離する回路構成の点において、ＢＩＳＴ回路の規模を縮小する。
しかし、前記特許文献１の図１に開示された構成は、各回路モジュールのＢＩＳＴ回路が直列に接続されており、また、前記特許文献１の図１０に開示された構成は、各回路モジュールのスキャンパスが分離されていないため、例えば、複数の回路モジュールのうち、部分良品ＬＳＩの判定に必要な回路モジュールのみに接続されているＭＩＳＲパターン圧縮回路の結果判定を行う場合において、結果判定の対象である回路モジュール以外の回路モジュールが全て良品ではない場合には、ＬＳＩ全体のスキャンパスが正常に動作しないことにより、ＭＩＳＲパターン圧縮回路も正常に動作しないので、そもそも部分良品ＬＳＩの判定を実現することはできない。
特開２００１−７４８１１号公報
以上で述べたように従来の技術では、ＣＭＰ等によるマルチコア構成のプロセサにおいては、ダイサイズの増大による歩留まり低下が問題となっていた。そこで、マルチコア構成のプロセサが、複数のコア部および1つのＣＭＰ共有部とから構成されることに注目し、複数のコア部のうち、任意の1つ以上のコア部およびＣＭＰ共有部が正常に動作する場合には、部分良品ＬＳＩとして救済するという方法が考えられる。この方法によれば、完全良品ではないＬＳＩでも、プロセサとして動作可能な構成の部分良品ＬＳＩとして救済することにより、エントリモデル向けのシングルコア・プロセサなどの用途に商品化が可能であるということを意味する。つまり、従来は不良品として廃棄対象となっていた部分良品ＬＳＩの製品化を実現することにより、同じプロセサ・アーキテクチャを持つラインナップの中で性能面・コスト面における差別化を図ることが可能となる。しかし、従来は製造時において部分良品ＬＳＩを判定するためには、完全良品ＬＳＩと同様に全スキャンポイントのスキャンデータを採取し解析する必要がある等、判定が複雑でありＬＳＩテストにコストや時間を要した。
本発明は、マルチコアを有するＣＭＰ等のプロセサにおいて、ＬＳＩテストにおける完全良品ＬＳＩ／部分良品ＬＳＩ／不良品ＬＳＩの判定を効率良く行うため、プロセサに実装されたロジックＢＩＳＴ回路を構成するＬＦＳＲ(Linear Feedback Shift Register)によるテストパターン発生回路及びＭＩＳＲ(Multiple Input Signature Register)によるテストパターン圧縮回路のうち、ＬＳＩテストのテストパターン圧縮を行うＭＩＳＲテストパターン圧縮回路をそれぞれのコア部、ＣＭＰ共有部ごとに独立して具備することにより完全良品ＬＳＩだけではなく、部分良品ＬＳＩの判定の容易化・高速化を図り、半導体製造時の部分コア良品ＬＳＩの救済による歩留まりの向上およびコストダウンを実現することを目的とする。
本発明は、複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１のプロセサコア手段及び第２のプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサにおいて、
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段とを、
前記各論理ブロック毎に有することを特徴とするプロセサであることを特徴とする。
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段とを、
前記各論理ブロック毎に有することを特徴とするプロセサであることを特徴とする。
本発明はさらに、複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１乃至第ｎのプロセサコア手段と、並びに内部にスキャンチェーンを有し前記第１乃至第ｎのプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサにおいて、
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段を前記各論理ブロック毎に有することを特徴とするプロセサであることを特徴とする。
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段を前記各論理ブロック毎に有することを特徴とするプロセサであることを特徴とする。
本発明はさらに、前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン生成手段は、シフトレジスタ手段を有し、
前記ＴＡＰコントローラ手段が前記シフトレジスタ手段に初期値を設定してからシフトクロックを印加することにより、前記各論理ブロック手段を試験する前記テストパターンを前記シフトレジスタ手段に生成し、前記生成されたテストパターンを前記各論理ブロック手段のスキャンチェーンに入力することを特徴とする請求項１又は請求項２記載のプロセサであることを特徴とする。
前記パターン生成手段は、シフトレジスタ手段を有し、
前記ＴＡＰコントローラ手段が前記シフトレジスタ手段に初期値を設定してからシフトクロックを印加することにより、前記各論理ブロック手段を試験する前記テストパターンを前記シフトレジスタ手段に生成し、前記生成されたテストパターンを前記各論理ブロック手段のスキャンチェーンに入力することを特徴とする請求項１又は請求項２記載のプロセサであることを特徴とする。
本発明はさらに、前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン圧縮手段は、シフトレジスタ手段を有し、
前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力とし、前記ＴＡＰコントローラ手段がシフトクロックを印加することにより、前記シフトレジスタ手段において前記テストパターンを圧縮することを特徴とする請求項１又は請求項２記載のプロセサであることを特徴とする。
前記パターン圧縮手段は、シフトレジスタ手段を有し、
前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力とし、前記ＴＡＰコントローラ手段がシフトクロックを印加することにより、前記シフトレジスタ手段において前記テストパターンを圧縮することを特徴とする請求項１又は請求項２記載のプロセサであることを特徴とする。
本発明はさらに、前記プロセサは、前記テストパターン圧縮手段に接続されるテスト判定手段を各論理ブロック手段毎に有し、
前記各テスト判定手段はそれぞれの論理ブロック手段のテスト判定結果を出力することを特徴とする請求項１又は請求項２記載のプロセサであることを特徴とする。
前記各テスト判定手段はそれぞれの論理ブロック手段のテスト判定結果を出力することを特徴とする請求項１又は請求項２記載のプロセサであることを特徴とする。
本発明はさらに、前記テスト判定手段は、
前記テストパターン圧縮手段の圧縮結果であるシグネチャを保持する第１の保持手段と、
前記シグネチャの期待値データを保持する第２の保持手段と、
前記シグネチャと前記シグネチャの期待値データとの比較を行うことにより、当該論理ブロック手段のテスト判定結果を出力する比較手段を有することを特徴とする請求項５記載のプロセサであることを特徴とする。
前記テストパターン圧縮手段の圧縮結果であるシグネチャを保持する第１の保持手段と、
前記シグネチャの期待値データを保持する第２の保持手段と、
前記シグネチャと前記シグネチャの期待値データとの比較を行うことにより、当該論理ブロック手段のテスト判定結果を出力する比較手段を有することを特徴とする請求項５記載のプロセサであることを特徴とする。
本発明はさらに、前記プロセサは、前記各論理ブロック手段が有するテストパターン圧縮手段の出力と接続されたＩ／Ｏパッドを前記各論理ブロックことに有することを特徴とする請求項１又は２記載のプロセサであることを特徴とする。
本発明はさらに、前記プロセサは、前記各論理ブロック手段が有するテスト判定手段の出力と接続されたＩ／Ｏパッドを前記各論理ブロックことに有することを特徴とする請求項１又は２記載のプロセサであることを特徴とする。
本発明はさらに、複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１のプロセサコア手段及び第２のプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサであって、前記プロセサは、前記各論理ブロック手段ごとに、前記各論理ブロックのスキャンチェーン入力に接続されるテストパターン生成手段と前記各論理ブロックのスキャンチェーン出力に接続されるテストパターン圧縮手段とを有するものであるプロセサの試験方法において、
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法であることを特徴とする。
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法であることを特徴とする。
本発明はさらに、複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１乃至第ｎのプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサであって、前記プロセサは、前記各論理ブロック手段ごとに、前記各論理ブロックのスキャンチェーン入力に接続されるテストパターン生成手段と前記各論理ブロックのスキャンチェーン出力に接続されるテストパターン圧縮手段とを有するものであるプロセサの試験方法において、
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法であることを特徴とする。
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法であることを特徴とする。
本発明はさらに、前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン生成手段は、シフトレジスタ手段を有するものであり、
前記テストパターンを生成するステップは、
前記ＴＡＰコントローラ手段が前記シフトレジスタ手段に初期値を設定するステップと、
前記ＴＡＰコントローラが出力するシフトクロックを印加することにより、前記テストパターンを前記シフトレジスタ手段に生成するステップを含むことを特徴とする請求項９又は１０記載のプロセサの試験方法であることを特徴とする。
前記パターン生成手段は、シフトレジスタ手段を有するものであり、
前記テストパターンを生成するステップは、
前記ＴＡＰコントローラ手段が前記シフトレジスタ手段に初期値を設定するステップと、
前記ＴＡＰコントローラが出力するシフトクロックを印加することにより、前記テストパターンを前記シフトレジスタ手段に生成するステップを含むことを特徴とする請求項９又は１０記載のプロセサの試験方法であることを特徴とする。
本発明はさらに、前記プロセサは、ＴＡＰコントローラ手段を有し、前記パターン圧縮手段は、シフトレジスタ手段を有するものであり、
前記テストパターンを圧縮するステップは、
前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力とし、前記ＴＡＰコントローラ手段がシフトクロックを印加することにより、前記シフトレジスタ手段において前記テストパターンを圧縮するステップを含むことを特徴とする請求項９又は１０記載のプロセサの試験方法であることを特徴とする。
前記テストパターンを圧縮するステップは、
前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力とし、前記ＴＡＰコントローラ手段がシフトクロックを印加することにより、前記シフトレジスタ手段において前記テストパターンを圧縮するステップを含むことを特徴とする請求項９又は１０記載のプロセサの試験方法であることを特徴とする。
本発明はさらに、前記プロセサは、前記テストパターン圧縮手段に接続されるテスト判定手段を各論理ブロック手段毎に有するものであり、
前記プロセサの試験方法は、前記テストパターンを圧縮するステップの後に、
前記テスト判定手段が、それぞれの論理ブロック手段のテスト判定結果を出力するステップを有することを特徴とする請求項９又１０記載のプロセサの試験方法であることを特徴とする。
前記プロセサの試験方法は、前記テストパターンを圧縮するステップの後に、
前記テスト判定手段が、それぞれの論理ブロック手段のテスト判定結果を出力するステップを有することを特徴とする請求項９又１０記載のプロセサの試験方法であることを特徴とする。
本発明はさらに、前記テスト判定手段は、
前記テストパターン圧縮手段の圧縮結果であるシグネチャを保持する第１の保持手段と、
前記シグネチャの期待値データを保持する第２の保持手段と、
前記シグネチャと前記シグネチャの期待値データとの比較を行うことにより、当該論理ブロック手段のテスト判定結果を出力する比較手段を有するものであり、
前記論理ブロック手段のテスト判定結果を出力するステップは、
前記第1の保持手段に前記シグネチャを保持するステップと、
前記第２の保持手段に前記シグネチャの期待値データを保持するステップと、
前記比較手段が前記シグネチャと前記シグネチャの期待値データとを比較するステップを含むことを特徴とする請求項１３記載のプロセサの試験方法であることを特徴とする。
前記テストパターン圧縮手段の圧縮結果であるシグネチャを保持する第１の保持手段と、
前記シグネチャの期待値データを保持する第２の保持手段と、
前記シグネチャと前記シグネチャの期待値データとの比較を行うことにより、当該論理ブロック手段のテスト判定結果を出力する比較手段を有するものであり、
前記論理ブロック手段のテスト判定結果を出力するステップは、
前記第1の保持手段に前記シグネチャを保持するステップと、
前記第２の保持手段に前記シグネチャの期待値データを保持するステップと、
前記比較手段が前記シグネチャと前記シグネチャの期待値データとを比較するステップを含むことを特徴とする請求項１３記載のプロセサの試験方法であることを特徴とする。
本発明はさらに、前記プロセサは、前記各論理ブロック手段毎に設けられたテストパターン圧縮手段の出力を接続するＩ／Ｏパッドを前記各論理ブロック毎に有するものであり、
前記テストパターンを圧縮するステップの後に、前記テストパターン圧縮手段の圧縮結果であるシグネチャを前記Ｉ／Ｏパッドから出力するステップを有することを特徴とする請求項９又１０記載のプロセサの試験方法であることを特徴とする。
前記テストパターンを圧縮するステップの後に、前記テストパターン圧縮手段の圧縮結果であるシグネチャを前記Ｉ／Ｏパッドから出力するステップを有することを特徴とする請求項９又１０記載のプロセサの試験方法であることを特徴とする。
本発明はさらに、前記プロセサは、前記各論理ブロック手段毎に設けられたテスト判定手段の出力を接続するＩ／Ｏパッドを前記各論理ブロック毎に有するものであり、
前記論理ブロック手段のテスト判定結果を出力するステップの後に、前記テスト判定手段の出力である当該論理ブロック手段のテスト判定結果を前記Ｉ／Ｏパッドから出力するステップを有することを特徴とする請求項１３又は１４記載のプロセサの試験方法であることを特徴とする。
前記論理ブロック手段のテスト判定結果を出力するステップの後に、前記テスト判定手段の出力である当該論理ブロック手段のテスト判定結果を前記Ｉ／Ｏパッドから出力するステップを有することを特徴とする請求項１３又は１４記載のプロセサの試験方法であることを特徴とする。
以上説明したように、本発明によれば、複数のプロセサコアを有するＣＭＰ等のマルチコア・プロセサにおいて、各論理ブロックごとに独立したＭＩＳＲテストパターン圧縮回路を備えることにより、ＬＳＩテストを効率よく行うことができる。
以下、図面を参照しつつ本発明にかかる第１乃至第６の実施の形態について、詳細に説明する。
（第１の実施の形態）
図５は、コア部を２つ有する２ＣＭＰのマルチコア・プロセサにおける本発明の第1の実施の形態を示す図である。
（第１の実施の形態）
図５は、コア部を２つ有する２ＣＭＰのマルチコア・プロセサにおける本発明の第1の実施の形態を示す図である。
プロセサ５０１は、ロジックＢＩＳＴ回路ブロック５０２、ＣＯＲＥ−０ブロック５０３、ＣＯＲＥ−１ブロック５０４及びＣＭＰ共有ブロック５０５から構成される２ＣＭＰのマルチコア・プロセサである。また、ロジックＢＩＳＴ回路ブロック５０２は、ＴＡＰコントローラ５１１、スキャンチェーン選択制御回路５１２、ＬＦＳＲテストパターン発生回路５１３、スキャンチェーン切換ＭＵＸ回路５１４、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路５１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路５１６及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路５１７を含む。
まず、ＴＡＰコントローラ５１１により、スキャンチェーン選択制御回路４１２が制御され、スキャンチェーン切換ＭＵＸ回路５１４によりスキャンチェーンがシステムモードからロジックＢＩＳＴモードに切り換えられる(scan chain select)。
そして、ＬＳＩテスタ（図示せず）からＴＡＰコントローラ５１１に初期テストパターンが転送される(test data-in)。次に、ＴＡＰコントローラ５１１により、ＬＦＳＲテストパターン発生回路５１３に対して初期テストパターンがスキャンインされ(test-pattern scan-in)、さらにシフトクロック（図示せず）が前記シフトレジスタに印加されることにより、ＬＦＳＲテストパターン発生回路４１３の出力として、擬似乱数によるテストパターンが生成される。生成されたテストパターンは、ロジックＢＩＳＴモードに切り換えられるスキャンチェーン切換ＭＵＸ回路５１４を通過し、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン５２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン５２２及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン５２３に対して、前記生成されたテストパターンが印加される。
また、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン５２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン５２２及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン５２３を通過した各テストパターンは、それぞれ、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路５１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路５１６及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路５１７に入力される。
さらに、ＣＯＲＥ−０用ＭＩＳＲテストパターン圧縮回路５１５は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ５１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ５１１へ出力する(signature scan-out)。
同様に、ＣＯＲＥ−１用ＭＩＳＲテストパターン圧縮回路５１６及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路５１７は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ５１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ５１１へ出力する(signature scan-out)。
前記ＭＩＳＲテストパターン圧縮回路５１５からＴＡＰコントローラ５１１へ入力された、ＣＯＲＥ−０ブロック５０３、ＣＯＲＥ−１ブロック５０４及びＣＭＰ共有ブロック５０５の前記シグネチャは、ＴＡＰコントローラ５１１からＬＳＩテスタ（図示せず）へ転送され(test data-out)、ＬＳＩテスタ内においてそれぞれの期待値データと比較されることにより、ＬＳＩテストの結果判定が行われる。つまり、入力された論理ブロックのシグネチャが対応する期待値データと一致する場合には、その論理ブロックのテスト判定結果は合格であり、不一致の場合には、その論理ブロックのテスト判定結果は不合格となる。
なお、ＬＦＳＲテストパターン発生回路５１３におけるテストパターン発生動作及びＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路５１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路５１６、ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路５１７におけるテストパターン圧縮動作は、それぞれ図１１及び図１２において後述する。
本実施の形態では、それぞれＣＯＲＥ−０ブロック５０３、ＣＯＲＥ−１ブロック５０４及びＣＭＰ共有ブロック５０５の内部のスキャンＦ／Ｆチェーンを通過したテストパターンが、それぞれの論理ブロックごとに独立したＭＩＳＲテストパターン圧縮回路に入力されるため、圧縮されるテストパターンはＬＳＩ全体の論理ブロックの数（３）に等しく、また、その圧縮されたテストパターンとＬＳＩテスタ内で比較される期待値データもＬＳＩ全体の論理ブロックの数（３）に等しい。
したがって、図５で開示されている第1の実施の形態のように、当該ＬＳＩがマルチコア・プロセサをはじめとする複数の論理ブロックを含むＬＳＩである場合には、それぞれの論理ブロック、つまり、ＣＯＲＥ−０ブロック５０３、ＣＯＲＥ−１ブロック５０４及びＣＭＰ共有ブロック５０５を通過した各テストパターンが、それぞれ独立したＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路５１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路５１６及びＣＭＰブロック用ＭＩＳＲテストパターン圧縮回路５１７によりそれぞれ独立に３つのシグネチャに圧縮されるため、前記３つの独立したシグネチャからＣＯＲＥ−０ブロック５０３、ＣＯＲＥ−１ブロック５０４及びＣＭＰ共有ブロック５０５の各論理ブロックごとのテスト結果判定を行うことが容易になり、また、ＬＳＩテスタ内における期待値データとの比較検査が高速になるという効果を有する。
つまり、前記３つのシグネチャから論理ブロックごとのテスト結果判定を容易に行うことができるため、例えば、ＣＯＲＥ−０ブロック５０３、若しくは、ＣＯＲＥ−１ブロック５０４のいずれか一つ及びＣＭＰ共有ブロック５０５のテスト判定結果が合格であれば、プロセサ５０１はＣＯＲＥ−０部分良品ＬＳＩあるいはＣＯＲＥ−１部分良品ＬＳＩとして救済することができるという効果を有する。つまり、複数のコアを有するマルチコア・プロセサにおいては、それぞれの論理ブロックのシグネチャと対応する期待値データとの比較検査において、不合格が検出された論理ブロックがＣＭＰ共有部ではなくコア部である場合には、他の正常動作が可能である論理ブロックに交替することにより、部分良品ＬＳＩとして救済することができるという効果を有する。
（第２の実施の形態）
図６は、コア部をｎ個（ｎは３以上の自然数）有するｎＣＭＰのマルチコア・プロセサにおける本発明の第２の実施の形態を示す図である。
図６は、コア部をｎ個（ｎは３以上の自然数）有するｎＣＭＰのマルチコア・プロセサにおける本発明の第２の実施の形態を示す図である。
プロセサ６０１は、ロジックＢＩＳＴ回路ブロック６０２、ＣＯＲＥ−０ブロック６０３、ＣＯＲＥ−１ブロック６０４、・・・、ＣＯＲＥ−ｎブロック６０５及びＣＭＰ共有ブロック６０６から構成されるｎＣＭＰのマルチコア・プロセサである。また、ロジックＢＩＳＴ回路ブロック６０２は、ＴＡＰコントローラ６１１、スキャンチェーン選択制御回路６１２、ＬＦＳＲテストパターン発生回路６１３、スキャンチェーン切換ＭＵＸ回路６１４、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路６１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路６１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路６１７及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路６１８を含む。
まず、ＴＡＰコントローラ６１１により、スキャンチェーン選択制御回路６１２が制御され、スキャンチェーン切換ＭＵＸ回路６１４によりスキャンチェーンがシステムモードからロジックＢＩＳＴモードに切り換えられる(scan chain select)。
そして、ＬＳＩテスタ（図示せず）からＴＡＰコントローラ６１１に初期テストパターンが転送される(test data-in)。次に、ＴＡＰコントローラ６１１により、スキャンチェーン選択制御回路６１２が制御され、スキャンチェーン切換ＭＵＸ回路６１４によりスキャンチェーンがシステムモードからロジックＢＩＳＴモードに切り換えられる(scan chain select)。
次に、ＴＡＰコントローラ６１１により、ＬＦＳＲテストパターン発生回路６１３に対して初期テストパターンがスキャンインされ(test-pattern scan-in)、さらにシフトクロック（図示せず）が前記シフトレジスタに印加されることにより、ＬＦＳＲテストパターン発生回路４１３の出力として、擬似乱数によるテストパターンが生成される。生成されたテストパターンは、ロジックＢＩＳＴモードに切り換えられるスキャンチェーン切換ＭＵＸ回路６１４を通過し、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン６２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン６２２、・・・、ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン６２３及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン６２４に対して、前記生成されたテストパターンが印加される。
また、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン６２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン６２２、・・・、ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン６２３及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン６２４を通過した各テストパターンは、それぞれ、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路６１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路６１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路６１７及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路６１８に入力される。
さらに、ＣＯＲＥ−０用ＭＩＳＲテストパターン圧縮回路６１５は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ５１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ６１１へ出力する(signature scan-out)。
同様に、ＣＯＲＥ−１用ＭＩＳＲテストパターン圧縮回路６１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路６１７及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路６１８は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ６１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ６１１へ出力する(signature scan-out)。
前記ＭＩＳＲテストパターン圧縮回路６１５からＴＡＰコントローラ６１１へ入力された、ＣＯＲＥ−０ブロック６０３、ＣＯＲＥ−１ブロック６０４、・・・、ＣＯＲＥ−ｎブロック６０５及びＣＭＰ共有ブロック６０６の前記シグネチャは、ＴＡＰコントローラ６１１からＬＳＩテスタ（図示せず）へ転送され(test data-out)、ＬＳＩテスタ内においてそれぞれの期待値データと比較されることにより、ＬＳＩテストの結果判定が行われる。つまり、入力された論理ブロックのシグネチャが対応する期待値データと一致する場合には、その論理ブロックのテスト判定結果は合格であり、不一致の場合には、その論理ブロックのテスト判定結果は不合格となる。
なお、ＬＦＳＲテストパターン発生回路６１３におけるテストパターン発生動作及びＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路６１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路６１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路６１７、ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路６１８におけるテストパターン圧縮動作は、それぞれ図１１及び図１２において後述する。
本実施の形態では、それぞれＣＯＲＥ−０ブロック６０３、ＣＯＲＥ−１ブロック６０４及びＣＭＰ共有ブロック６０５の内部のスキャンＦ／Ｆチェーンを通過したテストパターンが、それぞれの論理ブロックごとに独立したＭＩＳＲテストパターン圧縮回路に入力されるため、圧縮されるテストパターンはＬＳＩ全体の論理ブロックの数（ｎ＋１）に等しく、また、その圧縮されたテストパターンとＬＳＩテスタ内で比較される期待値データもＬＳＩ全体の論理ブロックの数（ｎ＋１）に等しい。
したがって、図６で開示されている第２の実施の形態のように、当該ＬＳＩがマルチコア・プロセサをはじめとする複数の論理ブロックを含むＬＳＩである場合には、それぞれの論理ブロック、つまり、ＣＯＲＥ−０ブロック６０３、ＣＯＲＥ−１ブロック６０４、・・・、ＣＯＲＥ−ｎブロック６０５及びＣＭＰ共有ブロック６０６を通過した各テストパターンが、それぞれ独立したＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路６１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路６１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路６１７及びＣＭＰブロック用ＭＩＳＲテストパターン圧縮回路６１８によりそれぞれ独立に（ｎ＋１）個のシグネチャに圧縮されるため、前記３つの独立したシグネチャからＣＯＲＥ−０ブロック６０３、ＣＯＲＥ−１ブロック６０４、・・・、ＣＯＲＥ−ｎブロック６０５及びＣＭＰ共有ブロック６０６の各論理ブロックごとのテスト結果判定を行うことが容易になり、また、ＬＳＩテスタ内における期待値データとの比較検査が高速になるという効果を有する。
つまり、前記ｎ＋１個のシグネチャから論理ブロックごとのテスト結果判定を容易に行うことができるため、例えば、ＣＯＲＥ−０ブロック６０３、ＣＯＲＥ−１ブロック６０４、・・・、ＣＯＲＥ−ｎブロック６０５のいずれか一つ以上及びＣＭＰ共有ブロック６０６のテスト判定結果が合格であれば、プロセサ６０１は部分コア良品ＬＳＩとして救済することができるという効果を有する。つまり、複数のコアを有するマルチコア・プロセサにおいては、それぞれの論理ブロックのシグネチャと対応する期待値データとの比較検査において、不合格が検出された論理ブロックがＣＭＰ共有部ではなくコア部である場合には、他の正常動作が可能である論理ブロックに交替することにより、部分良品ＬＳＩとして救済することができるという効果を有する。
（第３の実施の形態）
図７は、コア部を２つ有する２ＣＭＰのマルチコア・プロセサにおける本発明の第３の実施の形態を示す図である。
図７は、コア部を２つ有する２ＣＭＰのマルチコア・プロセサにおける本発明の第３の実施の形態を示す図である。
プロセサ７０１は、ロジックＢＩＳＴ回路ブロック７０２、ＣＯＲＥ−０ブロック７０３、ＣＯＲＥ−１ブロック７０４及びＣＭＰ共有ブロック７０５から構成される２ＣＭＰのマルチコア・プロセサである。また、ロジックＢＩＳＴ回路ブロック７０２は、ＴＡＰコントローラ７１１、スキャンチェーン選択制御回路７１２、ＬＦＳＲテストパターン発生回路７１３、スキャンチェーン切換ＭＵＸ回路７１４、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路７１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路７１６及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路７１７を含む。
さらに、プロセサ７０１はバウンダリスキャンチェーンを構成するＩ／Ｏバッファ７３７及びＬＳＩ外部との入出力を構成するＩ／Ｏパッド７３３を有し、それぞれ、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路７１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路７１６、ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路７１７からのシグネチャ出力と対応したＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ７３８、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ７３９及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ７３９、さらには、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド７３４、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド７３５及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド７３６を有する。
まず、ＴＡＰコントローラ７１１により、スキャンチェーン選択制御回路７１２が制御され、スキャンチェーン切換ＭＵＸ回路７１４によりスキャンチェーンがシステムモードからロジックＢＩＳＴモードに切り換えられる(scan chain select)。
そして、ＬＳＩテスタ７３１からＴＡＰコントローラ７１１に初期テストパターンが転送される(test data-in)。次に、ＴＡＰコントローラ７１１により、ＬＦＳＲテストパターン発生回路７１３に対して初期テストパターンがスキャンインされ(test-pattern scan-in)、さらにシフトクロック（図示せず）が前記シフトレジスタに印加されることにより、ＬＦＳＲテストパターン発生回路４１３の出力として、擬似乱数によるテストパターンが生成される。生成されたテストパターンは、ロジックＢＩＳＴモードに切り換えられるスキャンチェーン切換ＭＵＸ回路７１４を通過し、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン７２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン７２２及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン７２３に対して、前記生成されたテストパターンが印加される。
また、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン７２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン７２２及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン７２３を通過した各テストパターンは、それぞれ、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路７１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路７１６及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路７１７に入力される。
さらに、ＣＯＲＥ−０用ＭＩＳＲテストパターン圧縮回路７１５は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ７１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ７１１へ出力する(signature scan-out)。
同様に、ＣＯＲＥ−１用ＭＩＳＲテストパターン圧縮回路７１６及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路７１７は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ７１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ７１１へ出力する(signature scan-out)。
前記ＭＩＳＲテストパターン圧縮回路７１５からＴＡＰコントローラ７１１へ入力された、ＣＯＲＥ−０ブロック７０３、ＣＯＲＥ−１ブロック７０４及びＣＭＰ共有ブロック７０５の前記シグネチャは、ＴＡＰコントローラ７１１から、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ７３８、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ７３９及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ７３９へ並列に出力される。ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ７３８、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ７３９及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ７３９は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド７３４、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド７３５及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド７３６に接続されており、各論理ブロックのシグネチャはＬＳＩテスタプローブ７３２を介してＬＳＩテスタ７３１へ並列に転送される。ここで、ＬＳＩテスタ７３１へ並列に転送されたシグネチャは、それぞれ、独立に対応する期待値データと比較されることにより、ＬＳＩテストの結果判定が行われる。つまり、入力された論理ブロックのシグネチャが対応する期待値データと一致する場合には、その論理ブロックのテスト判定結果は合格であり、不一致の場合には、その論理ブロックのテスト判定結果は不合格となる。
なお、ＬＦＳＲテストパターン発生回路７１３におけるテストパターン発生動作及びＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路７１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路７１６、ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路７１７におけるテストパターン圧縮動作は、それぞれ図１１及び図１２において後述する。
本実施の形態では、それぞれＣＯＲＥ−０ブロック７０３、ＣＯＲＥ−１ブロック７０４及びＣＭＰ共有ブロック７０５の内部のスキャンＦ／Ｆチェーンを通過したテストパターンが、それぞれの論理ブロックごとに独立したＭＩＳＲテストパターン圧縮回路に入力されるため、圧縮されるテストパターンはＬＳＩ全体の論理ブロックの数（３）に等しく、また、その圧縮されたテストパターンとＬＳＩテスタ内で比較される期待値データもＬＳＩ全体の論理ブロックの数（３）に等しい。
したがって、図７で開示されている第３の実施の形態のように、当該ＬＳＩがマルチコア・プロセサをはじめとする複数の論理ブロックを含むＬＳＩである場合には、それぞれの論理ブロック、つまり、ＣＯＲＥ−０ブロック７０３、ＣＯＲＥ−１ブロック７０４及びＣＭＰ共有ブロック７０５を通過した各テストパターンが、それぞれ独立したＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路７１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路７１６及びＣＭＰブロック用ＭＩＳＲテストパターン圧縮回路７１７によりそれぞれ独立に３つのシグネチャに圧縮されるため、前記３つの独立したシグネチャからＣＯＲＥ−０ブロック７０３、ＣＯＲＥ−１ブロック７０４及びＣＭＰ共有ブロック７０５の各論理ブロックごとのテスト結果判定を行うことが容易になり、また、ＬＳＩテスタ内における期待値データとの比較検査が高速になるという効果を有する。
さらに、各論理ブロックのシグネチャ出力は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ７３８、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ７３９及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ７３９、そして、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド７３４、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド７３５及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド７３６により、ＬＳＩテスタプローブ７３２を介して並列にＬＳＩテスタ７３１へ転送されることにより、転送時間が１／３になるという効果を有する。
つまり、前記３つのシグネチャから論理ブロックごとのテスト結果判定を容易に行うことができるため、例えば、ＣＯＲＥ−０ブロック７０３、若しくは、ＣＯＲＥ−１ブロック７０４のいずれか一つ及びＣＭＰ共有ブロック７０５のテスト判定結果が合格であれば、プロセサ７０１はＣＯＲＥ−０部分良品ＬＳＩあるいはＣＯＲＥ−１部分良品ＬＳＩとして救済することができるという効果を有する。つまり、複数のコアを有するマルチコア・プロセサにおいては、それぞれの論理ブロックのシグネチャと対応する期待値データとの比較検査において、不合格が検出された論理ブロックがＣＭＰ共有部ではなくコア部である場合には、他の正常動作が可能である論理ブロックに交替することにより、部分良品ＬＳＩとして救済することができるという効果を有する。
（第４の実施の形態）
図８は、コア部をｎ個（ｎは３以上の自然数）有するｎＣＭＰのマルチコア・プロセサにおける本発明の第４の実施の形態を示す図である。
図８は、コア部をｎ個（ｎは３以上の自然数）有するｎＣＭＰのマルチコア・プロセサにおける本発明の第４の実施の形態を示す図である。
プロセサ８０１は、ロジックＢＩＳＴ回路ブロック８０２、ＣＯＲＥ−０ブロック８０３、ＣＯＲＥ−１ブロック８０４、・・・、ＣＯＲＥ−ｎブロック８０５及びＣＭＰ共有ブロック８０６から構成されるｎＣＭＰのマルチコア・プロセサである。また、ロジックＢＩＳＴ回路ブロック８０２は、ＴＡＰコントローラ８１１、スキャンチェーン選択制御回路８１２、ＬＦＳＲテストパターン発生回路８１３、スキャンチェーン切換ＭＵＸ回路８１４、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路８１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路８１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路８１７及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路８１８を含む。
さらに、プロセサ８０１はバウンダリスキャンチェーンを構成するＩ／Ｏバッファ８３８及びＬＳＩ外部との入出力を構成するＩ／Ｏパッド８３３を有し、それぞれ、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路８１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路８１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路８１７、ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路８１８からのシグネチャ出力と対応したＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ８３９、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ８４０、・・・、ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏバッファ８４１及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ８４２、さらには、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド８３４、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド８３５、・・・、ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏバッド８３６及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド８３７を有する。
まず、ＴＡＰコントローラ８１１により、スキャンチェーン選択制御回路８１２が制御され、スキャンチェーン切換ＭＵＸ回路８１４によりスキャンチェーンがシステムモードからロジックＢＩＳＴモードに切り換えられる(scan chain select)。
そして、ＬＳＩテスタ８３１からＴＡＰコントローラ８１１に初期テストパターンが転送される(test data-in)。次に、ＴＡＰコントローラ８１１により、ＬＦＳＲテストパターン発生回路８１３に対して初期テストパターンがスキャンインされ(test-pattern scan-in)、さらにシフトクロック（図示せず）が前記シフトレジスタに印加されることにより、ＬＦＳＲテストパターン発生回路４１３の出力として、擬似乱数によるテストパターンが生成される。生成されたテストパターンは、ロジックＢＩＳＴモードに切り換えられるスキャンチェーン切換ＭＵＸ回路８１４を通過し、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン８２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン８２２、・・・、ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン８２３及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン８２４に対して、前記生成されたテストパターンが印加される。
また、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン８２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン８２２、・・・、ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン８２４を通過した各テストパターンは、それぞれ、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路８１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路８１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路８１７及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路８１８に入力される。
さらに、ＣＯＲＥ−０用ＭＩＳＲテストパターン圧縮回路８１５は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ８１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ８１１へ出力する(signature scan-out)。
同様に、ＣＯＲＥ−１用ＭＩＳＲテストパターン圧縮回路８１６、・・・、ＣＯＲＥ−ｎ用ＭＩＳＲテストパターン圧縮回路８１７及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路８１８は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ８１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ８１１へ出力する(signature scan-out)。
前記ＭＩＳＲテストパターン圧縮回路８１５からＴＡＰコントローラ８１１へ入力された、ＣＯＲＥ−０ブロック８０３、ＣＯＲＥ−１ブロック８０４、・・・、ＣＯＲＥ−ｎブロック８０５及びＣＭＰ共有ブロック８０６の前記シグネチャは、ＴＡＰコントローラ８１１から、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ８３９、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ８４０、・・・、ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏバッファ８４１及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ８４２へ並列に出力される。ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ８３９、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ８４０、・・・、ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏバッファ８４１及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ８４２は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド８３４、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド８３５、・・・、ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏパッド８３６及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド８３７に接続されており、各論理ブロックのシグネチャはＬＳＩテスタプローブ８３２を介してＬＳＩテスタ８３１へ並列に転送される。ここで、ＬＳＩテスタ８３１へ並列に転送されたシグネチャは、それぞれ、独立に対応する期待値データと比較されることにより、ＬＳＩテストの結果判定が行われる。つまり、入力された論理ブロックのシグネチャが対応する期待値データと一致する場合には、その論理ブロックのテスト判定結果は合格であり、不一致の場合には、その論理ブロックのテスト判定結果は不合格となる。
なお、ＬＦＳＲテストパターン発生回路８１３におけるテストパターン発生動作及びＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路８１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路８１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路８１７、ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路８１８におけるテストパターン圧縮動作は、それぞれ図１１及び図１２において後述する。
本実施の形態では、それぞれＣＯＲＥ−０ブロック８０３、ＣＯＲＥ−１ブロック８０４、・・・、ＣＯＲＥ−ｎブロック８０５及びＣＭＰ共有ブロック８０６の内部のスキャンＦ／Ｆチェーンを通過したテストパターンが、それぞれの論理ブロックごとに独立したＭＩＳＲテストパターン圧縮回路に入力されるため、圧縮されるテストパターンはＬＳＩ全体の論理ブロックの数（ｎ＋１）に等しく、また、その圧縮されたテストパターンとＬＳＩテスタ内で比較される期待値データもＬＳＩ全体の論理ブロックの数（ｎ＋１）に等しい。
したがって、図８で開示されている第４の実施の形態のように、当該ＬＳＩがマルチコア・プロセサをはじめとする複数の論理ブロックを含むＬＳＩである場合には、それぞれの論理ブロック、つまり、ＣＯＲＥ−０ブロック８０３、ＣＯＲＥ−１ブロック８０４、・・・、ＣＯＲＥ−ｎブロック８０５及びＣＭＰ共有ブロック８０６を通過した各テストパターンが、それぞれ独立したＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路８１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路８１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路８１７及びＣＭＰブロック用ＭＩＳＲテストパターン圧縮回路８１８によりそれぞれ独立に（ｎ＋１）個のシグネチャに圧縮されるため、前記３つの独立したシグネチャからＣＯＲＥ−０ブロック８０３、ＣＯＲＥ−１ブロック８０４、・・・、ＣＯＲＥ−ｎブロック８０５及びＣＭＰ共有ブロック８０６の各論理ブロックごとのテスト結果判定を行うことが容易になり、また、ＬＳＩテスタ内における期待値データとの比較検査が高速になるという効果を有する。
さらに、各論理ブロックのシグネチャ出力は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ８３９、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ８４０、・・・、ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏバッファ８４１及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ８４２、そして、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド８３４、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド８３５、・・・、ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏパッド８３６及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド８３７により、ＬＳＩテスタプローブ８３２を介して並列にＬＳＩテスタ８３１へ転送されることにより、転送時間が１／（ｎ＋１）になるという効果を有する。
つまり、前記（ｎ＋１）個のシグネチャから論理ブロックごとのテスト結果判定を容易に行うことができるため、例えば、ＣＯＲＥ−０ブロック８０３、若しくは、ＣＯＲＥ−１ブロック８０４、・・・、ＣＯＲＥ−ｎブロック８０５のいずれか一つ以上及びＣＭＰ共有ブロック８０６のテスト判定結果が合格であれば、プロセサ８０１は部分良品ＬＳＩとして救済することができるという効果を有する。つまり、複数のコアを有するマルチコア・プロセサにおいては、それぞれの論理ブロックのシグネチャと対応する期待値データとの比較検査において、不合格が検出された論理ブロックがＣＭＰ共有部ではなくコア部である場合には、他の正常動作が可能である論理ブロックに交替することにより、部分良品ＬＳＩとして救済することができるという効果を有する。
（第５の実施の形態）
図９は、コア部を２つ有する２ＣＭＰのマルチコア・プロセサにおける本発明の第５の実施の形態を示す図である。
図９は、コア部を２つ有する２ＣＭＰのマルチコア・プロセサにおける本発明の第５の実施の形態を示す図である。
プロセサ９０１は、ロジックＢＩＳＴ回路ブロック９０２、ＣＯＲＥ−０ブロック９０３、ＣＯＲＥ−１ブロック９０４及びＣＭＰ共有ブロック９０５から構成される２ＣＭＰのマルチコア・プロセサである。また、ロジックＢＩＳＴ回路ブロック９０２は、ＴＡＰコントローラ９１１、スキャンチェーン選択制御回路９１２、ＬＦＳＲテストパターン発生回路９１３、スキャンチェーン切換ＭＵＸ回路９１４、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路９１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路９１６及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路９１７を含む。
そして、ＴＡＰコントローラ９１１はその内部に、ＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路９４１、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路９４２及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路９４３を含む。
さらに、プロセサ９０１はバウンダリスキャンチェーンを構成するＩ／Ｏバッファ９３７及びＬＳＩ外部との入出力を構成するＩ／Ｏパッド９３３を有し、それぞれ、ＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路９４１、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路９４２及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路９４３からのテスト判定結果出力と対応したＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ９３８、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ９３９及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ９３９、さらには、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド９３４、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド９３５及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド９３６を有する。
まず、ＴＡＰコントローラ９１１により、スキャンチェーン選択制御回路９１２が制御され、スキャンチェーン切換ＭＵＸ回路９１４によりスキャンチェーンがシステムモードからロジックＢＩＳＴモードに切り換えられる(scan chain select)。
そして、ＬＳＩテスタ９３１からＴＡＰコントローラ９１１に初期テストパターンが転送されるとともに、ＴＡＰコントローラ内のＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路９４１、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路９４２及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路９４３に、それぞれ、ＣＯＲＥ−０ブロックのシグネチャ期待値データ、ＣＯＲＥ−１ブロックのシグネチャ期待値データ及びＣＭＰ共有ブロックのシグネチャ期待値データが転送される。
次に、ＴＡＰコントローラ９１１により、ＬＦＳＲテストパターン発生回路９１３に対して初期テストパターンがスキャンインされ(test-pattern scan-in)、さらにシフトクロック（図示せず）が前記シフトレジスタに印加されることにより、ＬＦＳＲテストパターン発生回路４１３の出力として、擬似乱数によるテストパターンが生成される。生成されたテストパターンは、ロジックＢＩＳＴモードに切り換えられるスキャンチェーン切換ＭＵＸ回路９１４を通過し、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン９２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン９２２及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン９２３に対して、前記生成されたテストパターンが印加される。
また、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン９２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン９２２及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン９２３を通過した各テストパターンは、それぞれ、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路９１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路９１６及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路９１７に入力される。
さらに、ＣＯＲＥ−０用ＭＩＳＲテストパターン圧縮回路９１５は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ９１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ９１１へ出力する(signature scan-out)。
同様に、ＣＯＲＥ−１用ＭＩＳＲテストパターン圧縮回路９１６及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路９１７は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ９１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ９１１へ出力する(signature scan-out)。
前記ＭＩＳＲテストパターン圧縮回路９１５からＴＡＰコントローラ９１１へ入力された、ＣＯＲＥ−０ブロック９０３、ＣＯＲＥ−１ブロック９０４及びＣＭＰ共有ブロック９０５のシグネチャは、それぞれ、ＴＡＰコントローラ９１１内のＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路９４１、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路９４２及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路９４３において、あらかじめ転送されたそれぞれの論理ブロックのシグネチャ期待値データと比較されることにより、ＬＳＩテストの結果判定が行われる。つまり、入力された論理ブロックのシグネチャが対応する期待値データと一致する場合には、その論理ブロックのテスト判定結果は合格であり、不一致の場合には、その論理ブロックのテスト判定結果は不合格となる。
ＴＡＰコントローラ９１１内のＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路９４１、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路９４２及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路９４３のＬＳＩテストの判定結果出力は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ９３８、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ９３９及びＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ９４０へ並列に出力される。ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ９３８、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ９３９及びＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ９４０は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏパッド９３４、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏパッド９３５及びＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏパッド９３６に接続されており、各論理ブロックのＬＳＩテストの判定結果出力はＬＳＩテスタプローブ９３２を介してＬＳＩテスタ９３１へ並列に転送される。
なお、ＬＦＳＲテストパターン発生回路９１３におけるテストパターン発生動作及びＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路９１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路９１６、ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路９１７におけるテストパターン圧縮動作は、それぞれ図１１及び図１２において後述する。
本実施の形態では、それぞれＣＯＲＥ−０ブロック９０３、ＣＯＲＥ−１ブロック９０４及びＣＭＰ共有ブロック９０５の内部のスキャンＦ／Ｆチェーンを通過したテストパターンが、それぞれの論理ブロックごとに独立したＭＩＳＲテストパターン圧縮回路に入力されるため、圧縮されるテストパターンはＬＳＩ全体の論理ブロックの数（３）に等しく、また、その圧縮されたテストパターンとＬＳＩテスタ内で比較される期待値データもＬＳＩ全体の論理ブロックの数（３）に等しい。
したがって、図９で開示されている第５の実施の形態のように、当該ＬＳＩがマルチコア・プロセサをはじめとする複数の論理ブロックを含むＬＳＩである場合には、それぞれの論理ブロック、つまり、ＣＯＲＥ−０ブロック９０３、ＣＯＲＥ−１ブロック９０４及びＣＭＰ共有ブロック９０５を通過した各テストパターンが、それぞれ独立したＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路９１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路９１６及びＣＭＰブロック用ＭＩＳＲテストパターン圧縮回路９１７によりそれぞれ独立に３つのシグネチャに圧縮され、さらにＴＡＰコントローラ９１１内のＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路９４１、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路９４２及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路９４３において、あらかじめ転送されたそれぞれの論理ブロックのシグネチャ期待値データと比較されることにより、ＬＳＩテストの結果判定が行われるため、前記３つの独立したシグネチャからＣＯＲＥ−０ブロック９０３、ＣＯＲＥ−１ブロック９０４及びＣＭＰ共有ブロック９０５の各論理ブロックごとのテスト結果判定を行うことが容易になり、また、ＬＳＩテスタ内における期待値データとの比較検査が不要になるという効果を有する。
さらに、各論理ブロックのＬＳＩテストの判定結果出力は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ９３８、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ９３９及びＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ９３９、そして、ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏパッド９３４、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏパッド９３５及びＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏパッド９３６により、ＬＳＩテスタプローブ９３２を介して並列にＬＳＩテスタ９３１へ出力されることにより、ＬＳＩテスタ９３１のＬＳＩテスタプローブ９３２でプローブした瞬間に、テスト対象であるプロセサ９０１の完全良品ＬＳＩ／部分コア良品ＬＳＩ／不良品ＬＳＩの判定を行うことができるという効果を有する。
つまり、前記３つのシグネチャから論理ブロックごとのテスト結果判定を容易に行うことができるため、例えば、ＣＯＲＥ−０ブロック９０３、若しくは、ＣＯＲＥ−１ブロック９０４のいずれか一つ及びＣＭＰ共有ブロック９０５のテスト判定結果が合格であれば、プロセサ９０１はＣＯＲＥ−０部分良品ＬＳＩあるいはＣＯＲＥ−１部分良品ＬＳＩとして救済することができるという効果を有する。つまり、複数のコアを有するマルチコア・プロセサにおいては、それぞれの論理ブロックのシグネチャと対応する期待値データとの比較検査において、不合格が検出された論理ブロックがＣＭＰ共有部ではなくコア部である場合には、他の正常動作が可能である論理ブロックに交替することにより、部分良品ＬＳＩとして救済することができるという効果を有する。
（第６の実施の形態）
図１０は、コア部をｎ個（ｎは３以上の自然数）有するｎＣＭＰのマルチコア・プロセサにおける本発明の第６の実施の形態を示す図である。
図１０は、コア部をｎ個（ｎは３以上の自然数）有するｎＣＭＰのマルチコア・プロセサにおける本発明の第６の実施の形態を示す図である。
プロセサ１００１は、ロジックＢＩＳＴ回路ブロック１００２、ＣＯＲＥ−０ブロック１００３、ＣＯＲＥ−１ブロック１００４、・・・、ＣＯＲＥ−ｎブロック１００５及びＣＭＰ共有ブロック１００６から構成される２ＣＭＰのマルチコア・プロセサである。また、ロジックＢＩＳＴ回路ブロック１００２は、ＴＡＰコントローラ１０１１、スキャンチェーン選択制御回路１０１２、ＬＦＳＲテストパターン発生回路１０１３、スキャンチェーン切換ＭＵＸ回路１０１４、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路１０１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路１０１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路１０１７及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路１０１８を含む。
そして、ＴＡＰコントローラ１０１１はその内部に、ＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路１０４３、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路１０４４、・・・、ＣＯＲＥ−ｎブロック用シグネチャ期待値データ比較回路１０４５及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路１０４６を含む。
さらに、プロセサ１００１はバウンダリスキャンチェーンを構成するＩ／Ｏバッファ１０３８及びＬＳＩ外部との入出力を構成するＩ／Ｏパッド１０３３を有し、それぞれ、ＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路１０４３、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路１０４４、・・・、ＣＯＲＥ−ｎブロック用シグネチャ期待値データ比較回路１０４５及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路１０４６からのテスト判定結果出力と対応したＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ１０３９、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ１０４０、ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏバッファ１０４１及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ１０４２、さらには、ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド１０３４、ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド１０３５、・・・、ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏパッド１０３６及びＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド１０３７を有する。
まず、ＴＡＰコントローラ１０１１により、スキャンチェーン選択制御回路１０１２が制御され、スキャンチェーン切換ＭＵＸ回路１０１４によりスキャンチェーンがシステムモードからロジックＢＩＳＴモードに切り換えられる(scan chain select)。
そして、ＬＳＩテスタ１０３１からＴＡＰコントローラ１０１１に初期テストパターンが転送されるとともに、ＴＡＰコントローラ内のＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路１０４３、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路１０４４及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路１０４５に、それぞれ、ＣＯＲＥ−０ブロックのシグネチャ期待値データ、ＣＯＲＥ−１ブロックのシグネチャ期待値データ、・・・、ＣＯＲＥ−ｎブロックのシグネチャ期待値データ及びＣＭＰ共有ブロックのシグネチャ期待値データが転送される。
次に、ＴＡＰコントローラ１０１１により、ＬＦＳＲテストパターン発生回路１０１３に対して初期テストパターンがスキャンインされ(test-pattern scan-in)、さらにシフトクロック（図示せず）が前記シフトレジスタに印加されることにより、ＬＦＳＲテストパターン発生回路４１３の出力として、擬似乱数によるテストパターンが生成される。生成されたテストパターンは、ロジックＢＩＳＴモードに切り換えられるスキャンチェーン切換ＭＵＸ回路１０１４を通過し、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン１０２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン１０２２、・・・、ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン１０２３及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン１０２４に対して、前記生成されたテストパターンが印加される。
また、ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン１０２１、ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン１０２２、・・・、ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン１０２３及びＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン１０２４を通過した各テストパターンは、それぞれ、ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路１０１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路１０１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路１０１７及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路１０１８に入力される。
さらに、ＣＯＲＥ−０用ＭＩＳＲテストパターン圧縮回路１０１５は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ１０１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ１０１１へ出力する(signature scan-out)。
同様に、ＣＯＲＥ−１用ＭＩＳＲテストパターン圧縮回路１０１６、・・・、ＣＯＲＥ−１用ＭＩＳＲテストパターン圧縮回路１０１７及びＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路１０１８は、内部に有するシグネチャを保持するためのシフトレジスタにシードデータのスキャンインを行い(seed scan-in)、前記ＴＡＰコントローラ１０１１からのシフトクロック（図中せず）を印加することにより、前記テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮し、前記シグネチャをＴＡＰコントローラ１０１１へ出力する(signature scan-out)。
前記ＭＩＳＲテストパターン圧縮回路１０１５からＴＡＰコントローラ１０１１へ入力された、ＣＯＲＥ−０ブロック１００３、ＣＯＲＥ−１ブロック１００４、・・・、ＣＯＲＥ−ｎブロック１００５及びＣＭＰ共有ブロック１００６のシグネチャは、それぞれ、ＴＡＰコントローラ１０１１内のＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路１０４３、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路１０４４、・・・、ＣＯＲＥ−ｎブロック用シグネチャ期待値データ比較回路１０４５及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路１０４６において、あらかじめ転送されたそれぞれの論理ブロックのシグネチャ期待値データと比較されることにより、ＬＳＩテストの結果判定が行われる。つまり、入力された論理ブロックのシグネチャが対応する期待値データと一致する場合には、その論理ブロックのテスト判定結果は合格であり、不一致の場合には、その論理ブロックのテスト判定結果は不合格となる。
ＴＡＰコントローラ１０１１内のＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路１０４３、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路１０４４、・・・、ＣＯＲＥ−ｎブロック用シグネチャ期待値データ比較回路１０４５及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路１０４６のＬＳＩテストの判定結果出力は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ１０３９、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ１０４０、・・・、ＣＯＲＥ−ｎブロック用テスト判定結果出力Ｉ／Ｏバッファ１０４１及びＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ１０４２へ並列に出力される。ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ１０３９、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ１０４０、・・・、ＣＯＲＥ−ｎブロック用テスト判定結果出力Ｉ／Ｏバッファ１０４１及びＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ１０４２は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏパッド１０３４、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏパッド１０３５、・・・、ＣＯＲＥ−ｎブロック用テスト判定結果出力Ｉ／Ｏバッファ１０３６及びＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏパッド１０３７に接続されており、各論理ブロックのＬＳＩテストの判定結果出力はＬＳＩテスタプローブ１０３２を介してＬＳＩテスタ１０３１へ並列に転送される。
なお、ＬＦＳＲテストパターン発生回路１０１３におけるテストパターン発生動作及びＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路１０１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路１０１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路１０１７、ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路１０１８におけるテストパターン圧縮動作は、それぞれ図１１及び図１２において後述する。
本実施の形態では、それぞれＣＯＲＥ−０ブロック１００３、ＣＯＲＥ−１ブロック１００４、・・・、ＣＯＲＥ−ｎブロック１００５及びＣＭＰ共有ブロック１００６の内部のスキャンＦ／Ｆチェーンを通過したテストパターンが、それぞれの論理ブロックごとに独立したＭＩＳＲテストパターン圧縮回路に入力されるため、圧縮されるテストパターンはＬＳＩ全体の論理ブロックの数（ｎ＋１）に等しく、また、その圧縮されたテストパターンとＬＳＩテスタ内で比較される期待値データもＬＳＩ全体の論理ブロックの数（ｎ＋１）に等しい。
したがって、図１０で開示されている第６の実施の形態のように、当該ＬＳＩがマルチコア・プロセサをはじめとする複数の論理ブロックを含むＬＳＩである場合には、それぞれの論理ブロック、つまり、ＣＯＲＥ−０ブロック１００３、ＣＯＲＥ−１ブロック１００４、・・・、ＣＯＲＥ−ｎブロック１００５及びＣＭＰ共有ブロック１００６を通過した各テストパターンが、それぞれ独立したＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路１０１５、ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路１０１６、・・・、ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路１０１７及びＣＭＰブロック用ＭＩＳＲテストパターン圧縮回路１０１８によりそれぞれ独立にｎ＋１個のシグネチャに圧縮され、さらにＴＡＰコントローラ１０１１内のＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路１０４３、ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路１０４４、・・・、ＣＯＲＥ−ｎブロック用シグネチャ期待値データ比較回路１０４５及びＣＭＰ共有ブロック用シグネチャ期待値データ比較回路１０４６において、あらかじめ転送されたそれぞれの論理ブロックのシグネチャ期待値データと比較されることにより、ＬＳＩテストの結果判定が行われるため、前記ｎ＋１個の独立したシグネチャからＣＯＲＥ−０ブロック１００３、ＣＯＲＥ−１ブロック１００４、・・・、ＣＯＲＥ−ｎブロック１００５及びＣＭＰ共有ブロック１００６の各論理ブロックごとのテスト結果判定を行うことが容易になり、また、ＬＳＩテスタ内における期待値データとの比較検査が不要になるという効果を有する。
さらに、各論理ブロックのＬＳＩテストの判定結果出力は、それぞれ対応する独立した、ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ１０３９、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ１０４０、・・・、ＣＯＲＥ−ｎブロック用テスト判定結果出力Ｉ／Ｏバッファ１０４１及びＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ１０４２、そして、ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏパッド１０３４、ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏパッド１０３５及び・・・、ＣＯＲＥ−ｎブロック用テスト判定結果出力Ｉ／Ｏパッド１０３６、ＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏパッド１０３７により、ＬＳＩテスタプローブ１０３２を介して並列にＬＳＩテスタ１０３１へ出力されることにより、ＬＳＩテスタ１０３１のＬＳＩテスタプローブ１０３２でプローブした瞬間に、テスト対象であるプロセサ１００１の完全良品ＬＳＩ／部分コア良品ＬＳＩ／不良品ＬＳＩの判定を行うことができるという効果を有する。
つまり、前記３つのシグネチャから論理ブロックごとのテスト結果判定を容易に行うことができるため、例えば、ＣＯＲＥ−０ブロック１００３、若しくは、ＣＯＲＥ−１ブロック１００４、・・・、ＣＯＲＥ−ｎブロック１００５のいずれか一つ以上及びＣＭＰ共有ブロック１００６のテスト判定結果が合格であれば、プロセサ１００１は部分コア良品ＬＳＩとして救済することができるという効果を有する。つまり、複数のコアを有するマルチコア・プロセサにおいては、それぞれの論理ブロックのシグネチャと対応する期待値データとの比較検査において、不合格が検出された論理ブロックがＣＭＰ共有部ではなくコア部である場合には、他の正常動作が可能である論理ブロックに交替することにより、部分コア良品ＬＳＩとして救済することができるという効果を有する。
（ＬＦＳＲテストパターン発生回路の動作説明）
図１１は、第1乃至第６の実施の形態におけるｎビットのＬＦＳＲテストパターン発生回路の構成を示す図である。ＬＦＳＲ(Linear Feedback Shift Register)によるテストパターン発生回路は、初期値の設定後にクロックを印加することにより、Ｅｘ−ＯＲ論理ゲート（排他的論理和ゲート）回路によるフィードバックをかけることにより、擬似乱数を発生する回路であり、当業者には周知技術である。
図１１は、第1乃至第６の実施の形態におけるｎビットのＬＦＳＲテストパターン発生回路の構成を示す図である。ＬＦＳＲ(Linear Feedback Shift Register)によるテストパターン発生回路は、初期値の設定後にクロックを印加することにより、Ｅｘ−ＯＲ論理ゲート（排他的論理和ゲート）回路によるフィードバックをかけることにより、擬似乱数を発生する回路であり、当業者には周知技術である。
以下、図１１の構成を簡単に説明する。図１１のＬＦＳＲテストパターン発生回路は、シフトレジスタ１１０１、マルチプレクサ１１０２、Ｅｘ−ＯＲ論理ゲート１１０３から構成される。ここで、シフトレジスタ１１０１は（ｎ＋１）ビットの幅を有し、シフトクロックを印加することでビットシフトを行う。マルチプレクサ１１０２は、初期値入力とフィードバック入力の切換を行う。Ｅｘ−ＯＲ論理ゲート１１０３は、シフトレジスタ１１０１のビット列における適切なＦ／Ｆ出力を入力とした排他的論理和を生成する。なお、図１１に開示しているＥｘ−ＯＲ論理ゲートの入力が接続ビット位置はあくまでも一例であり、生成を行うテストパターンにより変わるので注意が必要である。
次に、図１１の動作を簡単に説明する。まず、マルチプレクサ１１０２のセレクト信号入力としてｉｎｉｔｉａｌ＝１を入力し、初期値データをスキャンインする。初期値データのスキャンイン後、マルチプレクサ１１０２のセレクト信号入力としてｉｎｉｔｉａｌ＝０を入力する。その後、シフトクロックを印加することにより、シフトレジスタのビット列が１ビットずつシフトを行い、新しいビットとしてＥｘ−ＯＲ論理ゲート回路からのフィードバック出力がシフトレジスタに入力される。以上を繰り返すことにより、（２n−１）通りの擬似乱数によるテストパターンを生成することができる。
（ＭＩＳＲテストパターン圧縮回路の動作説明）
図１２は、第1乃至第６の実施の形態におけるｎビットのＭＩＳＲテストパターン圧縮回路の構成を示す図である。ＭＩＳＲ(Multiple Input Signature Register)によるテストパターン圧縮回路は、シード値の設定後にクロックを印加することにより、Ｅｘ−ＯＲ論理ゲート（排他的論理和ゲート）回路によるフィードバックをかけることにより、テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮する回路であり、当業者には周知技術である。
図１２は、第1乃至第６の実施の形態におけるｎビットのＭＩＳＲテストパターン圧縮回路の構成を示す図である。ＭＩＳＲ(Multiple Input Signature Register)によるテストパターン圧縮回路は、シード値の設定後にクロックを印加することにより、Ｅｘ−ＯＲ論理ゲート（排他的論理和ゲート）回路によるフィードバックをかけることにより、テストパターンをシグネチャ（ｎ次のビット列データ）に圧縮する回路であり、当業者には周知技術である。
以下、図１２の構成を簡単に説明する。図１２のＭＩＳＲテストパターン圧縮回路は、シフトレジスタ１２０１、マルチプレクサ１２０２、インバータ１２０３、ＡＮＤ論理ゲート１２０４、Ｅｘ−ＯＲ論理ゲート１２０５から構成される。ここで、シフトレジスタ１２０１は（ｎ＋１）ビットの幅を有し、シフトクロックを印加することでビットシフトを行う。マルチプレクサ１２０２は、シード値入力とフィードバック入力の切換を行う。インバータ１２０３は、ｉｎｉｔｉａｌ入力の反転を行う。ＡＮＤ論理ゲート１２０４は、インバータ１２０３の出力によりＥｘ−ＯＲ論理ゲート１２０５への入力を抑止する。Ｅｘ−ＯＲ論理ゲート１２０５は、テスト対象回路を通過したテストパターンと、シフトレジスタを構成するビット列における直前のＦ／Ｆの出力と、シフトレジスタ１２０１のビット列における適切なＦ／Ｆ出力を入力としたとした排他的論理和を生成し、直後のＦ／Ｆの入力に出力する。なお、図１２に開示しているシフトレジスタ１１０１における最後のビット出力が接続されるＥｘ−ＯＲ論理ゲートの位置はあくまでも一例であり、圧縮を行うシグネチャにより変わるので注意が必要である。
次に、図１２の動作を簡単に説明する。まず、マルチプレクサ１２０２のセレクト信号入力としてｉｎｉｔｉａｌ＝１を入力し、シードデータをスキャンインする。シードデータのスキャンイン後、マルチプレクサ１２０２のセレクト信号入力としてｉｎｉｔｉａｌ＝０を入力する。その後、シフトクロックを印加することにより、シフトレジスタのビット列が１ビットずつシフトを行い、テスト対象回路を通過したテストパターンと、シフトレジスタを構成するビット列における直前のＦ／Ｆの出力と、シフトレジスタ１２０１のビット列における適切なＦ／Ｆ出力を入力としたとした排他的論理和を生成し、シフトレジスタ１２０１のビット列における各Ｆ／Ｆの新しい入力とする。以上を繰り返すことにより、テスト対象回路を通過したテストパターンをシグネチャと呼ばれるｎ次のビット列データに圧縮することができる
（シグネチャ期待値データ比較回路の動作説明）
図１３は、第５の実施の形態及び第６の実施の形態におけるシグネチャ期待値データ比較回路の構成を示す図である。シグネチャ期待値データ比較回路は、ＭＩＳＲテストパターン圧縮回路の出力であるシグネチャを当該シグネチャの期待値データと比較することにより、ＬＳＩテストのテスト判定結果を出力する回路である。
（シグネチャ期待値データ比較回路の動作説明）
図１３は、第５の実施の形態及び第６の実施の形態におけるシグネチャ期待値データ比較回路の構成を示す図である。シグネチャ期待値データ比較回路は、ＭＩＳＲテストパターン圧縮回路の出力であるシグネチャを当該シグネチャの期待値データと比較することにより、ＬＳＩテストのテスト判定結果を出力する回路である。
以下、図１３の構成を簡単に説明する。図１３のシグネチャ期待値データ比較回路は、シグネチャ用シフトレジスタ１３０１、期待値データ用シフトレジスタ１３０２、コンパレータ１３０３から構成される。
ここで、シグネチャ用シフトレジスタ１３０１は（ｎ＋１）ビットの幅を有し、シフトクロックを印加することでビットシフトを行う。期待値データ用シフトレジスタ１３０２は（ｎ＋１）ビットの幅を有し、シフトクロックを印加することによりビットシフトを行う。コンパレータ１３０３は、シグネチャ用シフトレジスタ１３０１の出力と期待値データ用シフトレジスタ１３０２の出力との比較を行う。
次に、図１３の動作を簡単に説明する。まず、コンパレータ１３０３に対してｔｅｓｔ ｅｎａｂｌｅ＝０を入力し、コンパレータ出力を抑止する。その後、期待値データ用シフトレジスタ１３０２に対してシフトクロックを印加することにより、シグネチャの期待値データをスキャンインする。次に、シグネチャ用シフトレジスタに対して、シフトクロックを印加することにより、ＭＩＳＲテストパターン圧縮回路の出力であるシグネチャをスキャンインする。最後に、コンパレータ１３０３に対してｔｅｓｔ ｅｎａｂｌｅ＝１を入力し、ＬＳＩテストのテスト判定結果をｔｅｓｔ ｏ。ｋ。出力から出力する。
（ＬＳＩテスト結果判定フローの説明）
図１４は、第１および第３および第５の実施の形態における２ＣＭＰプロセサのＬＳＩテスト結果判定の処理手順を表すフローチャートである。
図１４は、第１および第３および第５の実施の形態における２ＣＭＰプロセサのＬＳＩテスト結果判定の処理手順を表すフローチャートである。
以下、図１４の処理手順を説明する。まず、ＬＳＩテスト結果判定のスタート後、ＣＭＰ共有ブロックのテスト結果の判定を行う（ステップＳ１４０２）。ステップＳ１４０２における判定結果がＦＡＩＬである場合には、テスト対象ＬＳＩは不良品ＬＳＩであると判定される（ステップＳ１４０３）。2次共有キャッシュを有するＣＭＰ共有ブロックが不要である場合には、コア部が動作してもプロセサとして動作できないからである。
ステップＳ１４０２における判定結果がＧＯＯＤである場合には、さらに、ＣＯＲＥ−１ブロックのテスト結果の判定を行う（ステップＳ１４０４）。ステップＳ１４０４における判定結果がＦＡＩＬである場合には、さらに、ＣＯＲＥ−１ブロックのテスト結果の判定を行う（ステップＳ１４０５）。ステップＳ１４０５における判定結果がＦＡＩＬである場合には、テスト対象ＬＳＩは不良品ＬＳＩであると判定される（ステップＳ１４０７）。ＣＭＰ共有ブロックが正常に動作しても、いずれのコア部が動作しなければプロセサとして動作できないからである。また、ステップＳ１４０５における判定結果がＧＯＯＤである場合には、テスト対象ＬＳＩはＣＯＲＥ−１部分良品ＬＳＩであると判定される（ステップＳ１４０６）。ＣＭＰ共有ブロックとＣＯＲＥ−１ブロックが正常動作するからである。
ここで、ステップＳ１４０４における判定結果がＧＯＯＤである場合には、さらに、ＣＯＲＥ−１ブロックのテスト結果の判定を行う（ステップＳ１４０８）。ステップＳ１４０８における判定結果がＦＡＩＬである場合には、テスト対象ＬＳＩはＣＯＲＥ−０部分良品ＬＳＩであると判定される（ステップＳ１４１０）。ＣＭＰ共有ブロックとＣＯＲＥ−０ブロックが正常動作するからである。また、ステップＳ１４０８における判定結果がＧＯＯＤである場合には、テスト対象ＬＳＩは２ＣＯＲＥ−ＣＭＰ完全良品ＬＳＩであると判定される（ステップＳ１４０９）。ＣＭＰ共有ブロックとＣＯＲＥ−０ブロックおよびＣＯＲＥ−１ブロックが正常動作するからである。
なお、各結果判定ステップ（ステップＳ１４０２、ステップＳ１４０４、ステップＳ１４０５、ステップＳ１４０８）は、第１および第３の実施の形態においてはＬＳＩテスタにおいて判定を行い、第５の実施の形態においてはシグネチャ期待値データ比較回路において判定を行う。
さらに、図１４では第１および第３および第５の実施の形態における２ＣＭＰプロセサのＬＳＩテスト結果判定の処理手順を表すフローチャートを開示したが、フローチャートの分岐を拡張することにより、第２および第４および第６の実施の形態におけるｎＣＭＰプロセサのＬＳＩテスト結果判定の処理手順を表すフローチャートを作成することも可能である。
以上、本発明にかかる実施の形態１乃至６について図面を参照して説明して詳述してきたが、具体的な構成例はこれら実施の形態１乃至６に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
以下に本発明を付記する。
（付記１）
複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１のプロセサコア手段及び第２のプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサにおいて、
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段とを、
前記各論理ブロック毎に有することを特徴とするプロセサ。
複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１のプロセサコア手段及び第２のプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサにおいて、
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段とを、
前記各論理ブロック毎に有することを特徴とするプロセサ。
（付記２）
複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１乃至第ｎのプロセサコア手段と、並びに内部にスキャンチェーンを有し前記第１乃至第ｎのプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサにおいて、
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段を前記各論理ブロック毎に有することを特徴とするプロセサ。
複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１乃至第ｎのプロセサコア手段と、並びに内部にスキャンチェーンを有し前記第１乃至第ｎのプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサにおいて、
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段を前記各論理ブロック毎に有することを特徴とするプロセサ。
（付記３）
前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン生成手段は、シフトレジスタ手段を有し、
前記ＴＡＰコントローラ手段が前記シフトレジスタ手段に初期値を設定してからシフトクロックを印加することにより、前記各論理ブロック手段を試験する前記テストパターンを前記シフトレジスタ手段に生成し、前記生成されたテストパターンを前記各論理ブロック手段のスキャンチェーンに入力することを特徴とする付記１又は付記２記載のプロセサ。
前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン生成手段は、シフトレジスタ手段を有し、
前記ＴＡＰコントローラ手段が前記シフトレジスタ手段に初期値を設定してからシフトクロックを印加することにより、前記各論理ブロック手段を試験する前記テストパターンを前記シフトレジスタ手段に生成し、前記生成されたテストパターンを前記各論理ブロック手段のスキャンチェーンに入力することを特徴とする付記１又は付記２記載のプロセサ。
（付記４）
前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン圧縮手段は、シフトレジスタ手段を有し、
前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力とし、前記ＴＡＰコントローラ手段がシフトクロックを印加することにより、前記シフトレジスタ手段において前記テストパターンを圧縮することを特徴とする付記１又は付記２記載のプロセサ。
前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン圧縮手段は、シフトレジスタ手段を有し、
前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力とし、前記ＴＡＰコントローラ手段がシフトクロックを印加することにより、前記シフトレジスタ手段において前記テストパターンを圧縮することを特徴とする付記１又は付記２記載のプロセサ。
（付記５）
前記プロセサは、前記テストパターン圧縮手段に接続されるテスト判定手段を各論理ブロック手段毎に有し、
前記各テスト判定手段はそれぞれの論理ブロック手段のテスト判定結果を出力することを特徴とする付記１又は付記２記載のプロセサ。
前記プロセサは、前記テストパターン圧縮手段に接続されるテスト判定手段を各論理ブロック手段毎に有し、
前記各テスト判定手段はそれぞれの論理ブロック手段のテスト判定結果を出力することを特徴とする付記１又は付記２記載のプロセサ。
（付記６）
前記テスト判定手段は、
前記テストパターン圧縮手段の圧縮結果であるシグネチャを保持する第１の保持手段と、
前記シグネチャの期待値データを保持する第２の保持手段と、
前記シグネチャと前記シグネチャの期待値データとの比較を行うことにより、当該論理ブロック手段のテスト判定結果を出力する比較手段を有することを特徴とする付記５記載のプロセサ。
前記テスト判定手段は、
前記テストパターン圧縮手段の圧縮結果であるシグネチャを保持する第１の保持手段と、
前記シグネチャの期待値データを保持する第２の保持手段と、
前記シグネチャと前記シグネチャの期待値データとの比較を行うことにより、当該論理ブロック手段のテスト判定結果を出力する比較手段を有することを特徴とする付記５記載のプロセサ。
（付記７）
前記プロセサは、前記各論理ブロック手段が有するテストパターン圧縮手段の出力と接続されたＩ／Ｏパッドを前記各論理ブロックことに有することを特徴とする付記１又は２記載のプロセサ。
前記プロセサは、前記各論理ブロック手段が有するテストパターン圧縮手段の出力と接続されたＩ／Ｏパッドを前記各論理ブロックことに有することを特徴とする付記１又は２記載のプロセサ。
（付記８）
前記プロセサは、前記各論理ブロック手段が有するテスト判定手段の出力と接続されたＩ／Ｏパッドを前記各論理ブロックことに有することを特徴とする付記１又は２記載のプロセサ。
前記プロセサは、前記各論理ブロック手段が有するテスト判定手段の出力と接続されたＩ／Ｏパッドを前記各論理ブロックことに有することを特徴とする付記１又は２記載のプロセサ。
（付記９）
複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１のプロセサコア手段及び第２のプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサであって、前記プロセサは、前記各論理ブロック手段ごとに、前記各論理ブロックのスキャンチェーン入力に接続されるテストパターン生成手段と前記各論理ブロックのスキャンチェーン出力に接続されるテストパターン圧縮手段とを有するものであるプロセサの試験方法において、
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法。
複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１のプロセサコア手段及び第２のプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサであって、前記プロセサは、前記各論理ブロック手段ごとに、前記各論理ブロックのスキャンチェーン入力に接続されるテストパターン生成手段と前記各論理ブロックのスキャンチェーン出力に接続されるテストパターン圧縮手段とを有するものであるプロセサの試験方法において、
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法。
（付記１０）
複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１乃至第ｎのプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサであって、前記プロセサは、前記各論理ブロック手段ごとに、前記各論理ブロックのスキャンチェーン入力に接続されるテストパターン生成手段と前記各論理ブロックのスキャンチェーン出力に接続されるテストパターン圧縮手段とを有するものであるプロセサの試験方法において、
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法。
複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１乃至第ｎのプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサであって、前記プロセサは、前記各論理ブロック手段ごとに、前記各論理ブロックのスキャンチェーン入力に接続されるテストパターン生成手段と前記各論理ブロックのスキャンチェーン出力に接続されるテストパターン圧縮手段とを有するものであるプロセサの試験方法において、
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法。
（付記１１）
前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン生成手段は、シフトレジスタ手段を有するものであり、
前記テストパターンを生成するステップは、
前記ＴＡＰコントローラ手段が前記シフトレジスタ手段に初期値を設定するステップと、
前記ＴＡＰコントローラが出力するシフトクロックを印加することにより、前記テストパターンを前記シフトレジスタ手段に生成するステップを含むことを特徴とする付記９又は１０記載のプロセサの試験方法。
前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン生成手段は、シフトレジスタ手段を有するものであり、
前記テストパターンを生成するステップは、
前記ＴＡＰコントローラ手段が前記シフトレジスタ手段に初期値を設定するステップと、
前記ＴＡＰコントローラが出力するシフトクロックを印加することにより、前記テストパターンを前記シフトレジスタ手段に生成するステップを含むことを特徴とする付記９又は１０記載のプロセサの試験方法。
（付記１２）
前記プロセサは、ＴＡＰコントローラ手段を有し、前記パターン圧縮手段は、シフトレジスタ手段を有するものであり、
前記テストパターンを圧縮するステップは、
前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力とし、前記ＴＡＰコントローラ手段がシフトクロックを印加することにより、前記シフトレジスタ手段において前記テストパターンを圧縮するステップを含むことを特徴とする付記９又は１０記載のプロセサの試験方法。
前記プロセサは、ＴＡＰコントローラ手段を有し、前記パターン圧縮手段は、シフトレジスタ手段を有するものであり、
前記テストパターンを圧縮するステップは、
前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力とし、前記ＴＡＰコントローラ手段がシフトクロックを印加することにより、前記シフトレジスタ手段において前記テストパターンを圧縮するステップを含むことを特徴とする付記９又は１０記載のプロセサの試験方法。
（付記１３）
前記プロセサは、前記テストパターン圧縮手段に接続されるテスト判定手段を各論理ブロック手段毎に有するものであり、
前記プロセサの試験方法は、前記テストパターンを圧縮するステップの後に、
前記テスト判定手段が、それぞれの論理ブロック手段のテスト判定結果を出力するステップを有することを特徴とする付記９又１０記載のプロセサの試験方法。
前記プロセサは、前記テストパターン圧縮手段に接続されるテスト判定手段を各論理ブロック手段毎に有するものであり、
前記プロセサの試験方法は、前記テストパターンを圧縮するステップの後に、
前記テスト判定手段が、それぞれの論理ブロック手段のテスト判定結果を出力するステップを有することを特徴とする付記９又１０記載のプロセサの試験方法。
（付記１４）
前記テスト判定手段は、
前記テストパターン圧縮手段の圧縮結果であるシグネチャを保持する第１の保持手段と、
前記シグネチャの期待値データを保持する第２の保持手段と、
前記シグネチャと前記シグネチャの期待値データとの比較を行うことにより、当該論理ブロック手段のテスト判定結果を出力する比較手段を有するものであり、
前記論理ブロック手段のテスト判定結果を出力するステップは、
前記第1の保持手段に前記シグネチャを保持するステップと、
前記第２の保持手段に前記シグネチャの期待値データを保持するステップと、
前記比較手段が前記シグネチャと前記シグネチャの期待値データとを比較するステップを含むことを特徴とする付記１３記載のプロセサの試験方法。
前記テスト判定手段は、
前記テストパターン圧縮手段の圧縮結果であるシグネチャを保持する第１の保持手段と、
前記シグネチャの期待値データを保持する第２の保持手段と、
前記シグネチャと前記シグネチャの期待値データとの比較を行うことにより、当該論理ブロック手段のテスト判定結果を出力する比較手段を有するものであり、
前記論理ブロック手段のテスト判定結果を出力するステップは、
前記第1の保持手段に前記シグネチャを保持するステップと、
前記第２の保持手段に前記シグネチャの期待値データを保持するステップと、
前記比較手段が前記シグネチャと前記シグネチャの期待値データとを比較するステップを含むことを特徴とする付記１３記載のプロセサの試験方法。
（付記１５）
前記プロセサは、前記各論理ブロック手段毎に設けられたテストパターン圧縮手段の出力を接続するＩ／Ｏパッドを前記各論理ブロック毎に有するものであり、
前記テストパターンを圧縮するステップの後に、前記テストパターン圧縮手段の圧縮結果であるシグネチャを前記Ｉ／Ｏパッドから出力するステップを有することを特徴とする付記９又１０記載のプロセサの試験方法。
前記プロセサは、前記各論理ブロック手段毎に設けられたテストパターン圧縮手段の出力を接続するＩ／Ｏパッドを前記各論理ブロック毎に有するものであり、
前記テストパターンを圧縮するステップの後に、前記テストパターン圧縮手段の圧縮結果であるシグネチャを前記Ｉ／Ｏパッドから出力するステップを有することを特徴とする付記９又１０記載のプロセサの試験方法。
（付記１６）
前記プロセサは、前記各論理ブロック手段毎に設けられたテスト判定手段の出力を接続するＩ／Ｏパッドを前記各論理ブロック毎に有するものであり、
前記論理ブロック手段のテスト判定結果を出力するステップの後に、前記テスト判定手段の出力である当該論理ブロック手段のテスト判定結果を前記Ｉ／Ｏパッドから出力するステップを有することを特徴とする付記１３又は１４記載のプロセサの試験方法。
前記プロセサは、前記各論理ブロック手段毎に設けられたテスト判定手段の出力を接続するＩ／Ｏパッドを前記各論理ブロック毎に有するものであり、
前記論理ブロック手段のテスト判定結果を出力するステップの後に、前記テスト判定手段の出力である当該論理ブロック手段のテスト判定結果を前記Ｉ／Ｏパッドから出力するステップを有することを特徴とする付記１３又は１４記載のプロセサの試験方法。
１０１ プロセサ
１０２ 共有ブロック
１０３ コアブロック
１１０ ローカルインタコネクト・インタフェース
１１１ ２次共有キャッシュ
１１２ １次命令キャッシュ
１１３ １次データキャッシュ
１１４ 命令分岐ユニット
１１５ 命令発行ユニット
１１６ ロードストアユニット
１１７ 汎用レジスタファイル
１１８ 整数演算ユニット
１１９ 整数演算完了ユニット
１２０ 浮動小数点レジスタファイル
１２１ 浮動小数点ユニット
１２２ 浮動小数点完了ユニット
２０１ プロセサ
２０２ プロセサ・ローカルインタコネクト・アービタ
２０３ サービスプロセサ
２０４ サービスプロセサ・プログラム
２０５ サービスプロセサ・ターミナル
２０６ システムバックプレーン・クロスバ・コントローラ
２１０ ２次キャッシュブロック
２１１ ＣＯＲＥブロック
３０１ プロセサ
３１０ ＣＭＰ共有ブロック
３１１ ＣＯＲＥ−０ブロック
３１２ ＣＯＲＥ−１ブロック
４０１ プロセサ
４０２ ロジックＢＩＳＴ回路ブロック
４０３ ＣＯＲＥ−０ブロック
４０４ ＣＯＲＥ−１ブロック
４０５ ＣＭＰ共有ブロック
４１１ ＴＡＰコントローラ
４１２ スキャンチェーン選択制御回路
４１３ ＬＦＳＲテストパターン発生回路
４１４ スキャンチェーン切換ＭＵＸ回路
４１５ ＭＩＳＲテストパターン圧縮回路
４２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
４２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
４２３ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
５０１ プロセサ
５０２ ロジックＢＩＳＴ回路ブロック
５０３ ＣＯＲＥ−０ブロック
５０４ ＣＯＲＥ−１ブロック
５０５ ＣＭＰ共有ブロック
５１１ ＴＡＰコントローラ
５１２ スキャンチェーン選択制御回路
５１３ ＬＦＳＲテストパターン発生回路
５１４ スキャンチェーン切換ＭＵＸ回路
５１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
５１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
５１７ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
５２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
５２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
５２３ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
６０１ プロセサ
６０２ ロジックＢＩＳＴ回路ブロック
６０３ ＣＯＲＥ−０ブロック
６０４ ＣＯＲＥ−１ブロック
６０５ ＣＯＲＥ−ｎブロック
６０６ ＣＭＰ共有ブロック
６１１ ＴＡＰコントローラ
６１２ スキャンチェーン選択制御回路
６１３ ＬＦＳＲテストパターン発生回路
６１４ スキャンチェーン切換ＭＵＸ回路
６１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
６１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
６１７ ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路
６１８ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
６２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
６２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
６２３ ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン
６２４ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
７０１ プロセサ
７０２ ロジックＢＩＳＴ回路ブロック
７０３ ＣＯＲＥ−０ブロック
７０４ ＣＯＲＥ−１ブロック
７０５ ＣＭＰ共有ブロック
７１１ ＴＡＰコントローラ
７１２ スキャンチェーン選択制御回路
７１３ ＬＦＳＲテストパターン発生回路
７１４ スキャンチェーン切換ＭＵＸ回路
７１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
７１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
７１７ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
７２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
７２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
７２３ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
７３１ ＬＳＩテスタ装置
７３２ ＬＳＩテスタプローブ
７３３ Ｉ／Ｏパッド
７３４ ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド
７３５ ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド
７３６ ＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド
７３７ Ｉ／Ｏバッファ
７３８ ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ
７３９ ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ
７４０ ＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ
８０１ プロセサ
８０２ ロジックＢＩＳＴ回路ブロック
８０３ ＣＯＲＥ−０ブロック
８０４ ＣＯＲＥ−１ブロック
８０５ ＣＯＲＥ−ｎブロック
８０６ ＣＭＰ共有ブロック
８１１ ＴＡＰコントローラ
８１２ スキャンチェーン選択制御回路
８１３ ＬＦＳＲテストパターン発生回路
８１４ スキャンチェーン切換ＭＵＸ回路
８１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
８１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
８１７ ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路
８１８ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
８２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
８２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
８２３ ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン
８２４ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
８３１ ＬＳＩテスタ装置
８３２ ＬＳＩテスタプローブ
８３３ Ｉ／Ｏパッド
８３４ ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド
８３５ ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド
８３６ ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏパッド
８３７ ＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド
８３８ Ｉ／Ｏバッファ
８３９ ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ
８４０ ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ
８４１ ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏバッファ
８４２ ＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ
９０１ プロセサ
９０２ ロジックＢＩＳＴ回路ブロック
９０３ ＣＯＲＥ−０ブロック
９０４ ＣＯＲＥ−１ブロック
９０５ ＣＭＰ共有ブロック
９１１ ＴＡＰコントローラ
９１２ スキャンチェーン選択制御回路
９１３ ＬＦＳＲテストパターン発生回路
９１４ スキャンチェーン切換ＭＵＸ回路
９１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
９１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
９１７ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
９２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
９２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
９２３ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
９３１ ＬＳＩテスタ装置
９３２ ＬＳＩテスタプローブ
９３３ Ｉ／Ｏパッド
９３４ ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏパッド
９３５ ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏパッド
９３６ ＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏパッド
９３７ Ｉ／Ｏバッファ
９３８ ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ
９３９ ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ
９４０ ＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ
９４１ ＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路
９４２ ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路
９４３ ＣＭＰ共有ブロック用シグネチャ期待値データ比較回路
１００１ プロセサ
１００２ ロジックＢＩＳＴ回路ブロック
１００３ ＣＯＲＥ−０ブロック
１００４ ＣＯＲＥ−１ブロック
１００５ ＣＯＲＥ−ｎブロック
１００６ ＣＭＰ共有ブロック
１０１１ ＴＡＰコントローラ
１０１２ スキャンチェーン選択制御回路
１０１３ ＬＦＳＲテストパターン発生回路
１０１４ スキャンチェーン切換ＭＵＸ回路
１０１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
１０１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
１０１７ ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路
１０１８ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
１０２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
１０２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
１０２３ ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン
１０２４ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
１０３１ ＬＳＩテスタ装置
１０３２ ＬＳＩテスタプローブ
１０３３ Ｉ／Ｏパッド
１０３４ ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏパッド
１０３５ ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏパッド
１０３６ ＣＯＲＥ−ｎブロック用テスト判定結果出力Ｉ／Ｏパッド
１０３７ ＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏパッド
１０３８ Ｉ／Ｏバッファ
１０３９ ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ
１０４０ ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ
１０４１ ＣＯＲＥ−ｎブロック用テスト判定結果出力Ｉ／Ｏバッファ
１０４２ ＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ
１０４３ ＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路
１０４４ ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路
１０４５ ＣＭＰ共有ブロック用シグネチャ期待値データ比較回路
１１０１ シフトレジスタ
１１０２ マルチプレクサ
１１０３ Ｅｘ−ＯＲ論理ゲート
１２０１ シフトレジスタ
１２０２ マルチプレクサ
１２０３ インバータ
１２０４ ＡＮＤ論理ゲート
１２０５ Ｅｘ−ＯＲ論理ゲート
１３０１ シグネチャ用シフトレジスタ
１３０２ 期待値データ用シフトレジスタ
１３０３ コンパレータ
１０２ 共有ブロック
１０３ コアブロック
１１０ ローカルインタコネクト・インタフェース
１１１ ２次共有キャッシュ
１１２ １次命令キャッシュ
１１３ １次データキャッシュ
１１４ 命令分岐ユニット
１１５ 命令発行ユニット
１１６ ロードストアユニット
１１７ 汎用レジスタファイル
１１８ 整数演算ユニット
１１９ 整数演算完了ユニット
１２０ 浮動小数点レジスタファイル
１２１ 浮動小数点ユニット
１２２ 浮動小数点完了ユニット
２０１ プロセサ
２０２ プロセサ・ローカルインタコネクト・アービタ
２０３ サービスプロセサ
２０４ サービスプロセサ・プログラム
２０５ サービスプロセサ・ターミナル
２０６ システムバックプレーン・クロスバ・コントローラ
２１０ ２次キャッシュブロック
２１１ ＣＯＲＥブロック
３０１ プロセサ
３１０ ＣＭＰ共有ブロック
３１１ ＣＯＲＥ−０ブロック
３１２ ＣＯＲＥ−１ブロック
４０１ プロセサ
４０２ ロジックＢＩＳＴ回路ブロック
４０３ ＣＯＲＥ−０ブロック
４０４ ＣＯＲＥ−１ブロック
４０５ ＣＭＰ共有ブロック
４１１ ＴＡＰコントローラ
４１２ スキャンチェーン選択制御回路
４１３ ＬＦＳＲテストパターン発生回路
４１４ スキャンチェーン切換ＭＵＸ回路
４１５ ＭＩＳＲテストパターン圧縮回路
４２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
４２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
４２３ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
５０１ プロセサ
５０２ ロジックＢＩＳＴ回路ブロック
５０３ ＣＯＲＥ−０ブロック
５０４ ＣＯＲＥ−１ブロック
５０５ ＣＭＰ共有ブロック
５１１ ＴＡＰコントローラ
５１２ スキャンチェーン選択制御回路
５１３ ＬＦＳＲテストパターン発生回路
５１４ スキャンチェーン切換ＭＵＸ回路
５１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
５１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
５１７ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
５２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
５２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
５２３ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
６０１ プロセサ
６０２ ロジックＢＩＳＴ回路ブロック
６０３ ＣＯＲＥ−０ブロック
６０４ ＣＯＲＥ−１ブロック
６０５ ＣＯＲＥ−ｎブロック
６０６ ＣＭＰ共有ブロック
６１１ ＴＡＰコントローラ
６１２ スキャンチェーン選択制御回路
６１３ ＬＦＳＲテストパターン発生回路
６１４ スキャンチェーン切換ＭＵＸ回路
６１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
６１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
６１７ ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路
６１８ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
６２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
６２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
６２３ ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン
６２４ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
７０１ プロセサ
７０２ ロジックＢＩＳＴ回路ブロック
７０３ ＣＯＲＥ−０ブロック
７０４ ＣＯＲＥ−１ブロック
７０５ ＣＭＰ共有ブロック
７１１ ＴＡＰコントローラ
７１２ スキャンチェーン選択制御回路
７１３ ＬＦＳＲテストパターン発生回路
７１４ スキャンチェーン切換ＭＵＸ回路
７１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
７１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
７１７ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
７２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
７２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
７２３ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
７３１ ＬＳＩテスタ装置
７３２ ＬＳＩテスタプローブ
７３３ Ｉ／Ｏパッド
７３４ ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド
７３５ ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド
７３６ ＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド
７３７ Ｉ／Ｏバッファ
７３８ ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ
７３９ ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ
７４０ ＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ
８０１ プロセサ
８０２ ロジックＢＩＳＴ回路ブロック
８０３ ＣＯＲＥ−０ブロック
８０４ ＣＯＲＥ−１ブロック
８０５ ＣＯＲＥ−ｎブロック
８０６ ＣＭＰ共有ブロック
８１１ ＴＡＰコントローラ
８１２ スキャンチェーン選択制御回路
８１３ ＬＦＳＲテストパターン発生回路
８１４ スキャンチェーン切換ＭＵＸ回路
８１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
８１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
８１７ ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路
８１８ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
８２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
８２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
８２３ ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン
８２４ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
８３１ ＬＳＩテスタ装置
８３２ ＬＳＩテスタプローブ
８３３ Ｉ／Ｏパッド
８３４ ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏパッド
８３５ ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏパッド
８３６ ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏパッド
８３７ ＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏパッド
８３８ Ｉ／Ｏバッファ
８３９ ＣＯＲＥ−０ブロック用シグネチャ出力Ｉ／Ｏバッファ
８４０ ＣＯＲＥ−１ブロック用シグネチャ出力Ｉ／Ｏバッファ
８４１ ＣＯＲＥ−ｎブロック用シグネチャ出力Ｉ／Ｏバッファ
８４２ ＣＭＰ共有ブロック用シグネチャ出力Ｉ／Ｏバッファ
９０１ プロセサ
９０２ ロジックＢＩＳＴ回路ブロック
９０３ ＣＯＲＥ−０ブロック
９０４ ＣＯＲＥ−１ブロック
９０５ ＣＭＰ共有ブロック
９１１ ＴＡＰコントローラ
９１２ スキャンチェーン選択制御回路
９１３ ＬＦＳＲテストパターン発生回路
９１４ スキャンチェーン切換ＭＵＸ回路
９１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
９１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
９１７ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
９２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
９２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
９２３ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
９３１ ＬＳＩテスタ装置
９３２ ＬＳＩテスタプローブ
９３３ Ｉ／Ｏパッド
９３４ ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏパッド
９３５ ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏパッド
９３６ ＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏパッド
９３７ Ｉ／Ｏバッファ
９３８ ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ
９３９ ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ
９４０ ＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ
９４１ ＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路
９４２ ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路
９４３ ＣＭＰ共有ブロック用シグネチャ期待値データ比較回路
１００１ プロセサ
１００２ ロジックＢＩＳＴ回路ブロック
１００３ ＣＯＲＥ−０ブロック
１００４ ＣＯＲＥ−１ブロック
１００５ ＣＯＲＥ−ｎブロック
１００６ ＣＭＰ共有ブロック
１０１１ ＴＡＰコントローラ
１０１２ スキャンチェーン選択制御回路
１０１３ ＬＦＳＲテストパターン発生回路
１０１４ スキャンチェーン切換ＭＵＸ回路
１０１５ ＣＯＲＥ−０ブロック用ＭＩＳＲテストパターン圧縮回路
１０１６ ＣＯＲＥ−１ブロック用ＭＩＳＲテストパターン圧縮回路
１０１７ ＣＯＲＥ−ｎブロック用ＭＩＳＲテストパターン圧縮回路
１０１８ ＣＭＰ共有ブロック用ＭＩＳＲテストパターン圧縮回路
１０２１ ＣＯＲＥ−０ブロック内スキャンＦ／Ｆチェーン
１０２２ ＣＯＲＥ−１ブロック内スキャンＦ／Ｆチェーン
１０２３ ＣＯＲＥ−ｎブロック内スキャンＦ／Ｆチェーン
１０２４ ＣＭＰ共有ブロック内スキャンＦ／Ｆチェーン
１０３１ ＬＳＩテスタ装置
１０３２ ＬＳＩテスタプローブ
１０３３ Ｉ／Ｏパッド
１０３４ ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏパッド
１０３５ ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏパッド
１０３６ ＣＯＲＥ−ｎブロック用テスト判定結果出力Ｉ／Ｏパッド
１０３７ ＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏパッド
１０３８ Ｉ／Ｏバッファ
１０３９ ＣＯＲＥ−０ブロック用テスト判定結果出力Ｉ／Ｏバッファ
１０４０ ＣＯＲＥ−１ブロック用テスト判定結果出力Ｉ／Ｏバッファ
１０４１ ＣＯＲＥ−ｎブロック用テスト判定結果出力Ｉ／Ｏバッファ
１０４２ ＣＭＰ共有ブロック用テスト判定結果出力Ｉ／Ｏバッファ
１０４３ ＣＯＲＥ−０ブロック用シグネチャ期待値データ比較回路
１０４４ ＣＯＲＥ−１ブロック用シグネチャ期待値データ比較回路
１０４５ ＣＭＰ共有ブロック用シグネチャ期待値データ比較回路
１１０１ シフトレジスタ
１１０２ マルチプレクサ
１１０３ Ｅｘ−ＯＲ論理ゲート
１２０１ シフトレジスタ
１２０２ マルチプレクサ
１２０３ インバータ
１２０４ ＡＮＤ論理ゲート
１２０５ Ｅｘ−ＯＲ論理ゲート
１３０１ シグネチャ用シフトレジスタ
１３０２ 期待値データ用シフトレジスタ
１３０３ コンパレータ
Claims (10)
- 複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１のプロセサコア手段及び第２のプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサにおいて、
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段とを、
前記各論理ブロック毎に有することを特徴とするプロセサ。 - 複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１乃至第ｎのプロセサコア手段と、並びに内部にスキャンチェーンを有し前記第１乃至第ｎのプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサにおいて、
テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、
前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段を前記各論理ブロック毎に有することを特徴とするプロセサ。 - 前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン生成手段は、シフトレジスタ手段を有し、
前記ＴＡＰコントローラ手段が前記シフトレジスタ手段に初期値を設定してからシフトクロックを印加することにより、前記各論理ブロック手段を試験する前記テストパターンを前記シフトレジスタ手段に生成し、前記生成されたテストパターンを前記各論理ブロック手段のスキャンチェーンに入力することを特徴とする請求項１又は請求項２記載のプロセサ。 - 前記プロセサは、ＴＡＰコントローラ手段を有し、
前記パターン圧縮手段は、シフトレジスタ手段を有し、
前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力とし、前記ＴＡＰコントローラ手段がシフトクロックを印加することにより、前記シフトレジスタ手段において前記テストパターンを圧縮することを特徴とする請求項１又は請求項２記載のプロセサ。 - 前記プロセサは、前記テストパターン圧縮手段に接続されるテスト判定手段を各論理ブロック手段毎に有し、
前記各テスト判定手段はそれぞれの論理ブロック手段のテスト判定結果を出力することを特徴とする請求項１又は請求項２記載のプロセサ。 - 前記テスト判定手段は、
前記テストパターン圧縮手段の圧縮結果であるシグネチャを保持する第１の保持手段と、
前記シグネチャの期待値データを保持する第２の保持手段と、
前記シグネチャと前記シグネチャの期待値データとの比較を行うことにより、当該論理ブロック手段のテスト判定結果を出力する比較手段を有することを特徴とする請求項５記載のプロセサ。 - 前記プロセサは、前記各論理ブロック手段が有するテストパターン圧縮手段の出力と接続されたＩ／Ｏパッドを前記各論理ブロックことに有することを特徴とする請求項１又は２記載のプロセサ。
- 前記プロセサは、前記各論理ブロック手段が有するテスト判定手段の出力と接続されたＩ／Ｏパッドを前記各論理ブロックことに有することを特徴とする請求項１又は２記載のプロセサ。
- 複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１のプロセサコア手段及び第２のプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサであって、前記プロセサは、前記各論理ブロック手段ごとに、前記各論理ブロックのスキャンチェーン入力に接続されるテストパターン生成手段と前記各論理ブロックのスキャンチェーン出力に接続されるテストパターン圧縮手段とを有するものであるプロセサの試験方法において、
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法。 - 複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第１乃至第ｎのプロセサコア手段、並びに内部にスキャンチェーンを有し前記第１のプロセサコア手段及び前記第２のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサであって、前記プロセサは、前記各論理ブロック手段ごとに、前記各論理ブロックのスキャンチェーン入力に接続されるテストパターン生成手段と前記各論理ブロックのスキャンチェーン出力に接続されるテストパターン圧縮手段とを有するものであるプロセサの試験方法において、
前記各テストパターン生成手段がテストパターンを生成するステップと、
前記各論理ブロック手段のスキャンチェーンに前記各テストパターン生成手段から前記各論理ブロック手段の各スキャンチェーンに前記生成したテストパターンの入力を行うステップと、
前記テストパターン圧縮手段に対し、前記各論理ブロックのスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するステップを有することを特徴とするプロセサの試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004127216A JP2005309867A (ja) | 2004-04-22 | 2004-04-22 | マルチコア・プロセサ試験方法 |
| US10/967,280 US7353440B2 (en) | 2004-04-22 | 2004-10-19 | Multicore processor test method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004127216A JP2005309867A (ja) | 2004-04-22 | 2004-04-22 | マルチコア・プロセサ試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005309867A true JP2005309867A (ja) | 2005-11-04 |
Family
ID=35137892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004127216A Pending JP2005309867A (ja) | 2004-04-22 | 2004-04-22 | マルチコア・プロセサ試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7353440B2 (ja) |
| JP (1) | JP2005309867A (ja) |
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| US20050240850A1 (en) | 2005-10-27 |
| US7353440B2 (en) | 2008-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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|
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