JP6782134B2 - スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法 - Google Patents
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Description
テスト容易化設計を導入することによって、被検査半導体装置の故障検出率を向上させると共に、テストパターンの複雑化、パターン数の増加を軽減して、故障検査に要する時間、コストを抑制することが可能となるからである。
図1ないし図3を参照して、本実施の形態に係るスキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法について説明する。図1は、本実施の形態に係るスキャン回路を備えた半導体装置10を、該半導体装置10を検査するテスタ200と共に示した検査系1の図である。また、図2は、テスタ200による検査のうち、圧縮スキャンテストを説明するための図であり、図3は、圧縮バイパススキャンテストを説明するための図である。
図1では、「MUX」と表記)54、56、制御用FF50、観測用FF52、セレクタ62、64、66、68、遅延セル40、42、44、46、インバータ70、72を含んでいる。本実施の形態では、制御用FF50がスキャン入力1(SCN IN1)の入力バッファ26の後段に挿入され、MUX論理54がスキャン入力2(SCN IN2)の入力バッファ28の後段に挿入されている。また、MUX論理56および観測用FF52がスキャン出力1(SCN OUT1)の出力バッファ30の前段に挿入されている。
なお、MUX論理54は本実施の形態に係る多重回路であり、MUX論理56は本実施の形態に係る多重分離回路である。
入力バッファ28に接続されたパッドに針P5が接触し、ドライバ208に接続されている。一方、出力バッファ30に接続されたパッドに針P6が接触し、コンパレータ220に接続され、出力バッファ32に接続されたパッドに針P7が接触し、コンパレータ220に接続されている。なお、ドライバは本実施の形態に係る信号生成部であり、コンパレータは本実施の形態に係る信号判定部である。
(1)テスタ200の1つのドライバを共通に使用する2つのスキャン入力(SCN IN1、SCN IN2)、およびテスタ200の1つのコンパレータを共通に使用する2つのスキャン出力(SCN OUT1、SCN OUT2)を配置する。この際、2つのスキャン入力で1つのドライバが共用化されるように、また2つのスキャン出力で1つのコンパレータが共用化されるようにプローブカードを構成する。
(2)2つのスキャン入力(SCN IN1、SCN IN2)に対応する2つの入力バッファ(入力バッファ26、28)のイネーブル論理を相互に反転させ、2つのスキャン出力(SCN OUT1、SCN OUT2)に対応する2つの出力バッファ(出力バッファ30、32)のイネーブル論理を相互に反転させる。
(3)圧縮バイパススキャンモード信号でスキャンテストの経路を切り替える2つのMUX論理を設ける。
このとき、入力バッファ28は入力禁止、出力バッファ32出力禁止となり、スキャン入力2(SCN IN2)とスキャン出力2(SCN OUT2)はオープンと同等である。
図4を参照して、本実施の形態に係る半導体装置300について説明する。図4は、本実施の形態に係るスキャン回路を備えた半導体装置300を、該半導体装置300を検査するテスタ200と共に示した検査系2の図である。上記実施の形態に係る半導体装置10では、スキャンチェイン回路が1つ、スキャン入力(SCN IN)およびスキャン出力(SCN OUT)が2系統の形態を例示して説明したが、これに限らず、スキャン入力(SCN IN)およびスキャン出力(SCN OUT)を3系統以上の形態としてもよい。その際、半導体装置300が以下の条件を充足するように構成することにより、スキャン入力(SCN IN)およびスキャン出力(SCN OUT)を3系統以上としても全ての入力バッファ、出力バッファ、あるいは遅延セルの故障検出が可能となる。
(1)テスタ200の1つのドライバを共通に使用する複数のスキャン入力(SCN IN)、およびテスタ200の1つのコンパレータを共通に使用する複数のスキャン出力(SCN OUT)を配置する。この際、複数のスキャン入力(SCN IN)で1つのドライバが共用化されるように、また複数のスキャン出力(SCN OUT)で1つのコンパレータが共用化されるようにプローブカードを構成する。
(2)テスタ200のドライバを共通にしたスキャン入力数と同じ数のスキャンテスト項目を用意し、それぞれのスキャンモード信号(後述する、SCN MOD A、SCN MOD B)を生成可能なように構成する。
(3)各スキャンモード信号ごとに所定の入力バッファ、および出力バッファをイネーブル可能なように構成する。
(4)各スキャンチェインの前段にMUX論理を挿入し、他のスキャン入力(SCN IN)と切り替え可能なように構成する。
(5)スキャンチェインに接続されないスキャン出力(SCN OUT)の観測用FF前段にMUX論理を挿入し、スキャンチェインからのテスト結果が外部に出力されるように構成する。
半導体装置300は、このほかにスキャンモードC(SCN MOD C)を有しており、本実施の形態に係るスキャンモードC(SCN MOD C)は圧縮バイパススキャンテストとされている。
さらに、スキャンモードA、BをSCN MOD A=L、SCN MOD B=Lに設定することにより、入出力系3によりスキャンチェイン回路308がテストされ、入出力系6によりスキャンチェイン回路309がテストされる。本実施の形態では、このようにテスト系1とテスト系2とはスキャンモードA、B、C(SCN MOD A、B、C)のうちの同じモードのテストを実行するように構成されているので、以下テスト系1を例示して説明する。
10 半導体装置
12 ロジック回路
14 スキャン対象回路
16 モードエントリ回路
18 スキャンチェイン回路
20〜28 入力バッファ(IBUF)
30、32 出力バッファ(OBUF)
40〜46 遅延セル(DC)
50 制御用FF(C/FF)
52 観測用FF(O/FF)
54、56 MUX論理(MUX)
60 OR回路
62〜68 セレクタ
70、72 インバータ
100 半導体装置
102 ロジック回路
104 スキャン対象回路
110〜120 入力バッファ(IBUF)
122、124 出力バッファ(OBUF)
130〜136 遅延セル(DC)
140 制御用FF(C/FF)
142 観測用FF(O/FF)
200 テスタ
202〜210 ドライバ(DRV)
220、222 コンパレータ(CMP)
230 プローブカード
300 半導体装置
302 ロジック回路
304 スキャン対象回路
306 モードエントリ回路
308 スキャンチェイン回路
309 スキャンチェイン回路
310〜326 入力バッファ(IBUF)
330〜340 出力バッファ(OBUF)
350〜372 遅延セル(DC)
380〜386 制御用FF(C/FF)
390〜396 観測用FF(O/FF)
400〜410 MUX論理(MUX)
420 OR回路
422〜444 セレクタ
P1〜P15 針
Claims (10)
- 複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路と、
前記複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路と、
前記複数の入力回路および前記複数の出力回路に接続されたスキャンチェイン回路と、 前記複数のスキャンモードのうちの指定されたスキャンモードに対応する前記入力回路および前記出力回路を選択する選択回路と、
前記スキャンチェイン回路に接続されない回路のスキャン出力を観測する観測用フリップフロップと、
を含むスキャン回路。 - 前記複数の入力回路の各々は入力バッファを備え、
前記複数の出力回路の各々は出力バッファを備え、
前記選択回路は、前記指定されたスキャンモードのスキャンテスト信号を入力する前記入力回路の前記入力バッファを入力固定に設定し、前記指定されたスキャンモードのスキャンテスト信号によるテスト結果信号を出力する前記出力回路の前記出力バッファを出力固定に設定する
請求項1に記載のスキャン回路。 - 前記選択回路は、前記指定されたスキャンモード以外のスキャンテスト信号を入力する前記入力回路の前記入力バッファを入力禁止に設定し、前記指定されたスキャンモード以外のスキャンテスト信号によるテスト結果信号を出力する前記出力回路の前記出力バッファを出力禁止に設定する
請求項2に記載のスキャン回路。 - 前記複数の入力回路の各々が接続されるとともに前記複数の入力回路のいずれかを選択して前記スキャンチェイン回路に接続させる多重回路と、
前記スキャンチェイン回路に接続されるとともに前記複数の出力回路のいずれかを選択して前記テスト結果信号を出力させる多重分離回路と、をさらに含み、
前記選択回路は、前記指定されたスキャンモードに対応する前記スキャンテスト信号が前記スキャンチェイン回路に入力されるように前記多重回路を動作させるとともに、前記指定されたスキャンモードに対応する前記スキャンテスト信号によるテスト結果信号が出力されるように前記多重分離回路を動作させる
請求項1〜請求項3のいずれか1項に記載のスキャン回路。 - 前記観測用フリップフロップは、前記多重分離回路の出力側に接続される
請求項4に記載のスキャン回路。 - 前記複数の入力回路の少なくとも1つは前記スキャンテスト信号を遅延させる遅延セルを備え、
前記複数の出力回路の少なくとも1つは前記テスト結果信号を遅延させる遅延セルを備える
請求項1〜請求項5のいずれか1項に記載のスキャン回路。 - 複数の請求項1〜請求項6のいずれか1項に記載のスキャン回路を含む
集合スキャン回路。 - 信号を入力させる複数の入力部と、
信号を出力させる複数の出力部と、
前記複数の入力部および前記複数の出力部に接続されたロジック回路と、を含み、スキャン回路を構成可能な半導体装置であって、
前記複数の入力部の少なくとも一部によって複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路を構成し、
前記複数の出力部の少なくとも一部によって前記複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路を構成し、
前記ロジック回路によって前記複数の入力回路および前記複数の出力回路に接続されたスキャンチェイン回路、前記複数のスキャンモードのうちの指定されたスキャンモードに対応する前記入力回路および前記出力回路を選択する選択回路、および前記スキャンチェイン回路に接続されない回路のスキャン出力を観測する観測用フリップフロップを構成して前記スキャン回路を構成する
半導体装置。 - 前記複数の入力部の少なくとも一部が前記ロジック回路の動作時と前記スキャンチェイン回路の動作時とで共用化され、
前記複数の出力部の少なくとも一部が前記ロジック回路の動作時と前記スキャンチェイン回路の動作時とで共用化される
請求項8に記載の半導体装置。 - 検査装置による検査の対象である半導体装置において、複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路、前記複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路、前記複数の入力回路および前記複数の出力回路に接続されたスキャンチェイン回路、前記複数のスキャンモードのうちの指定されたスキャンモードに対応する前記入力回路および前記出力回路を選択する選択回路、および前記スキャンチェイン回路に接続されない回路のスキャン出力を観測する観測用フリップフロップを含むスキャン回路を構成し、
前記検査装置から前記スキャンモードを順次指定するとともに指定したスキャンモードに対応するスキャンテスト信号を1つの信号生成部から前記複数の入力回路に順次入力させ、
前記選択回路により前記指定されたスキャンモードに対応する前記入力回路および前記出力回路を順次選択しつつ前記スキャンチェイン回路によるスキャンテストを実行し、
前記スキャンチェイン回路から出力された前記指定されたスキャンモードのスキャンテスト信号によるテスト結果信号を前記複数の出力回路から前記検査装置の1つの信号判定部に順次入力させてテスト結果信号の判定を行う
半導体装置の検査方法。
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