JP2018054324A - スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法 - Google Patents

Abstract

【課題】検査装置を用いたスキャンテストにおいて、検査装置のリソースに制限がある場合でも、同時に検査する入力部および出力部の数を増加させ検査品質の維持が可能なスキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法を提供すること。【解決手段】複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路ＩＢＵＦと、複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路ＯＢＵＦと、複数の入力回路ＩＢＵＦおよび複数の出力回路ＯＢＵＦに接続されたスキャンチェイン回路１８と、複数のスキャンモードのうちの指定されたスキャンモードに対応する入力回路ＩＢＵＦおよび出力回路ＯＢＵＦを選択する選択回路１６と、を含む。【選択図】図１

Description

本発明は、スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法に関する。

近年、半導体装置、特にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｃｕｉｔ：大規模集積回路）のような半導体装置では回路規模の増大に伴い、回路故障の発生率も増大する傾向にある。このような回路故障の検出漏れを防ぐためには、故障検査のために用いられるテストパターンを増やすことが考えられるが、テストパターンを増やすと、故障検査に必要とされる時間、コスト等が増加するため、好ましくない。そこで、テスト容易化設計を行って、回路故障の検出漏れを減少させる方法が提案されている。
テスト容易化設計を導入することによって、被検査半導体装置の故障検出率を向上させると共に、テストパターンの複雑化、パターン数の増加を軽減して、故障検査に要する時間、コストを抑制することが可能となるからである。

テスト容易化設計技術を用いた半導体装置の故障検査方式として、スキャンテスト方式が知られている。スキャンテスト方式では、半導体装置内に点在する複数のフリップフロップ（Ｆｌｉｐ Ｆｌｏｐ。以下「ＦＦ」）をシフトレジスタとして動作させることができるように内部配線を形成しておく。すなわち、該複数のＦＦの出力を半導体装置に設けられた端子から観測できるようにするために、ＦＦの出力を次段のＦＦのスキャン入力端子に直接入力することが可能なように配線しておく。このように構成されたシフトレジスタはスキャンパス（スキャンチェイン）とも呼ばれ、スキャンパスの入力端子から入力されたテストパターンを出力端子から読み出して期待値と照合し故障検査を行う。スキャンテストにおけるこの動作は、一般にシフト動作と呼ばれる。

一方、上記構成をとると、スキャンＦＦ（順序回路）が半導体装置のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ：入出力）端子と等価とみなせるため、スキャンテストの対象は組み合わせ回路のみとなる。スキャンＦＦで区画された半導体装置内の回路、つまり組み合わせ回路を検査する場合には、スキャンパスにテストパターンを設定した後、すなわちスキャンインした後、半導体装置の動作を途中で止めてそのとき半導体装置内部の各ラッチ回路に保持されているデータを上記スキャンパスによるシフトレジスタ動作で出力させる、すなわちスキャンアウトさせることで、半導体装置が論理設計通りの動作を行なうか否か検査する。この半導体装置内部のラッチ回路に保持されているデータをスキャンパスに設定する動作を、一般にキャプチャ動作という。このキャプチャ動作は、基本的には通常動作（システム動作）と同じ動作である。それに対し、上記スキャンイン、スキャンアウトはシフト動作である。

つまり、半導体装置のスキャンテストにおいては、スキャンイン−キャプチャ−スキャンアウトの一連の動作が繰り返される、すなわち、キャプチャ動作とシフト動作が繰り返されることになる。

以上のように、特にＬＳＩ等のロジック部に対してはテスト品質向上のためにスキャンテストを用いることが一般的である。また、このようなスキャンテストにおいては自動テストパターン生成（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ：ＡＴＰＧ）ツールにより高故障検出率のスキャンテストパターンを容易に生成することができる。その結果、ロジック部のＦＦ−ＦＦ間、入力−ＦＦ間、ＦＦ−出力間にある論理セルの縮退故障（ロジック回路において、入力あるいは出力がハイレベル（以下、「Ｈ」）またはロウレベル（以下、「Ｌ」）に貼りつく故障）をテストすることができる。

しかしながら、回路規模の増大とともに、生成されるスキャンテストパターンの量も膨大となり、テストのコストも問題となってくる。そこで、現代では、半導体装置の中にスキャンテストパターンの展開回路と圧縮回路を内蔵することで、スキャンテストパターンの量とテスト時間を削減する、圧縮スキャン技術が主流となっている。圧縮スキャン技術を用いることによって、大規模な半導体装置であっても高品質なテストを行うことが可能となる。

圧縮スキャン技術に関する従来技術として、特許文献１に開示された半導体集積回路が知られている。特許文献１に開示された半導体集積回路では、スキャンチェインに対して、圧縮テストを行い、圧縮テストで故障が発見された場合には、そのスキャンチェインに対して圧縮のないスキャンテストを行っている。

ここで、比較例に係る半導体装置を例にとり、比較例に係るスキャンテストについてより詳細に説明する。図５は、比較例に係る半導体装置１００にテスタ２００を接続した検査系を示している。なお、テスタとは、製造工程完了後のウェハ状態の半導体装置の入力用のパッドから電気信号を入力し、半導体装置で処理された電気信号を出力用のパッドから取り出すことにより半導体装置の電気的特性を検査する検査装置である。テスタは半導体装置の入力用のパッドに入力させる電気信号を生成するドライバ（駆動回路。図５では、「ＤＲＶ」と表記）、半導体装置から出力された電気信号を判定するコンパレータ（比較器。図５では「ＣＭＰ」と表記）を備えている。

半導体装置をテスタで検査する場合には、通常半導体装置とテスタとの間に介在しコネクタの機能を発揮するプローブカードを用いる。プローブカードは、半導体装置のパッドに接触させてパッドに電気信号を入力させ、あるいはパッドから電気信号を出力させる針を備えている。

図５に示す比較例に係る検査系では、ドライバ２０２、２０４、２０６、２０８、および２１０が、各々針Ｐ１、Ｐ２、Ｐ３、Ｐ４、およびＰ５を介して、ＳＹＳ ＣＬＫ（システムクロック）、ＳＹＳ ＲＳＴ（システムリセット）、ＳＣＮ ＭＯＤ（スキャンモード）、ＳＹＳ ＣＥＢ（システムイネーブル）、およびＳＹＳ ＤＡＴＡ ＩＮ（システムデータ入力）の各パッド（図５では、「ＰＡＤ」と表記）に接続されている。また、半導体装置１００の出力用のパッドが、針Ｐ６を介してコンパレータ２２０に接続されている。なお、ＳＹＳ ＣＬＫは半導体装置１００の本来の機能で動作させる場合（以下、「システム動作」という場合がある）のクロック信号、ＳＹＳ ＲＳＴはリセット信号、ＳＹＳ ＣＥＢはイネーブル信号、およびＳＹＳ ＤＡＴＡ ＩＮはデータ入力であり、ＳＣＮ ＭＯＤはスキャンテストのモードを選択する信号を意味する。

半導体装置１００は主にロジック回路１０２から構成され、ロジック回路１０２の内部にはスキャンテストの対象となるスキャン対象回路１０４が含まれている。スキャンテストでは、ＳＣＮ ＣＬＫ（スキャンクロック）、ＳＣＮ ＲＳＴ（スキャンリセット）、ＳＣＮ ＭＯＤ（スキャンモード）、ＳＣＮ ＣＥＢ（スキャンイネーブル）、ＳＣＮ ＩＮ（スキャン入力）、ＳＣＮ ＯＵＴ（スキャン出力）の各パッドを準備する必要がある。なお、ＳＣＮ ＣＬＫは半導体装置１００においてスキャンテスト実行する場合のクロック信号、ＳＣＮ ＲＳＴはリセット信号、ＳＣＮ ＣＥＢはイネーブル信号、およびＳＣＮ ＤＡＴＡ ＩＮはデータ入力であり、ＳＣＮ ＭＯＤはスキャンテストのモードを選択する信号である。半導体装置１００では、ＳＣＮ ＣＬＫ、ＳＣＮ ＲＳＴ、ＳＣＮ ＣＥＢ、ＳＣＮ ＩＮの各パッドが各々、ＳＹＳ ＣＬＫ、ＳＹＳ ＲＳＴ、ＳＹＳ ＣＥＢ、およびＳＹＳ ＤＡＴＡ ＩＮの各パッドと共用化されている。

そして、図５に半導体装置１００では、入力バッファ（図５では「ＩＢＵＦ」と表記）１２０からスキャンテストパターンが入力され、遅延セル（図５では「ＤＣ」と表記）１３２を介してスキャン対象回路１０４に入力される。スキャン対象回路１０４ではスキャンチェインが構成されており、このスキャンチェインで処理されたスキャンテストパターンが遅延セル１３４を通過し出力バッファ（図５では「ＯＢＵＦ」と表記）１２４に接続されたパッドから針Ｐ６を介してテスタ２００のコンパレータ２２０に入力される。

特開２０１２−１９８０７８号公報

ところで、スキャンチェイン数を減らすためには複数のスキャン入力、複数のスキャン出力を専用のＰＡＤで用意することが理想である。しかしながら、テスタが具備するドライバＤＲＶ、あるいはコンパレータＣＭＰの数（テスタリソース）には限りがあるので、可能な限りパッドは共用化するのが望ましい。例えば、スキャンテスト用のパッドはシステム用のパッドと共用することが可能であり、半導体装置１００でも上記のようにスキャン用の各パッドがシステム用の各パッドと共用化されている。

スキャンテストにおいて同時に検査する入力部、出力部の数を多くするとテスタリソースであるドライバＤＲＶ、あるいはコンパレータＣＭＰを割り当てられないパッドが発生する場合がある。図５に示す比較例に係る検査系でも、入力バッファ１１８、遅延セル１３０、制御用ＦＦ１４０（図５では「Ｃ／ＦＦ」と表記）、観測用ＦＦ（図５では「Ｏ／ＦＦ」と表記）１４２、遅延セル１３２、出力バッファ１２２を含む経路にテスタリソースが割り当てられていない。

テスタリソースの制限により、ドライバＤＲＶ、あるいはコンパレータＣＭＰを全パッドに割り当てられない場合には、割り当てられないパッドに接続される入力バッファは入力禁止に設定し、出力バッファは出力禁止に設定する。一方、割り当てられたパッドに接続される入力バッファは入力固定に設定し、出力パッドは出力固定にする。そして、スキャン対象回路１０４の入力または出力の最前段、最終段の論理故障が検出できなくなることを避けるために入力バッファの後段に上記の制御用ＦＦを挿入し制御性を維持する。また、出力バッファの前段に上記の観測用ＦＦを挿入し観測性を維持する。

図５に示す比較例に係るスキャン対象回路１０４でも、制御用ＦＦ１４０、および観測用ＦＦ１４２が設けられている。また、入力バッファ１１０、１１２、１１４、１２０は入力固定（図５では入力バッファのブロックを実線で示している。以下同様）とされている一方、入力バッファ１１８は入力禁止（図５では入力バッファのブロックを点線で示している。以下同様）とされている。また、出力バッファ１２４は出力固定（図５では出力バッファのブロックを実線で示している。以下同様）とされている一方、出力バッファ１２２は出力禁止（図５では出力バッファのブロックを点線で示している。以下同様）とされている。

このように、同時に検査する入力部、出力部の数が増加すると、テスタリソースの制限からテスタリソースを割り当てられないパッドが増え、スキャンの制御が不可能となる（スキャンテストの経路を組めなくなる）場合も発生する。このような場合には、テスタリソースが割り当てられない回路部分の入力バッファ、入力バッファから制御用ＦＦの間の遅延セルは故障検出できないという問題があった。また、観測が不可能となって、出力バッファ、観測用ＦＦから出力バッファの間の遅延セルの故障が検出できないという問題があった。遅延セルは、半導体装置１００の回路レイアウトに応じてタイミング調整用に設けられる回路素子であり、例えば入力バッファから制御用ＦＦの間、あるいは観測用ＦＦから出力バッファの間に配置される。図５に示す半導体装置１００でも、入力バッファ１１８、遅延セル１３０、あるいは、遅延セル１３２、出力バッファ１２２を含む回路ブロックは図５に示す検査系において検査することができない。システム用のパッドと共用化している入力バッファ、あるいは出力バッファの故障が検出できないことは、特にシステムテストを実施しないことが多いＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ：ウエハテスト）テストでは問題であった。すなわち、比較例に係る半導体装置１００では、テスタリソースの制限によって故障未検出箇所が発生すること（検査品質が維持されないこと）が問題となっていた。

本発明は、上述した課題を解決するためになされたものであり、検査装置を用いたスキャンテストにおいて、検査装置のリソースに制限がある場合でも、同時に検査する入力部および出力部の数を増加させ検査品質の維持が可能なスキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法を提供することを目的とする。

本発明に係るスキャン回路は、複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路と、前記複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路と、前記複数の入力回路および前記複数の出力回路に接続されたスキャンチェイン回路と、前記複数のスキャンモードのうちの指定されたスキャンモードに対応する前記入力回路および前記出力回路を選択する選択回路と、を含むものである。

本発明に係る集合スキャン回路は、複数の上記のスキャン回路を含むものである。

本発明に係る半導体装置は、信号を入力させる複数の入力部と、信号を出力させる複数の出力部と、前記複数の入力部および前記複数の出力部に接続されたロジック回路と、を含み、スキャン回路を構成可能な半導体装置であって、前記複数の入力部の少なくとも一部によって複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路を構成し、前記複数の出力部の少なくとも一部によって前記複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路を構成し、前記ロジック回路によって前記複数の入力回路および前記複数の出力回路に接続されたスキャンチェイン回路、および前記複数のスキャンモードのうちの指定されたスキャンモードに対応する前記入力回路および前記出力回路を選択する選択回路を構成して前記スキャン回路を構成するものである。

一方、本発明に係る半導体装置の検査方法は、検査装置による検査の対象である半導体装置において、複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路、前記複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路、前記複数の入力回路および前記複数の出力回路に接続されたスキャンチェイン回路、および前記複数のスキャンモードのうちの指定されたスキャンモードに対応する前記入力回路および前記出力回路を選択する選択回路を含むスキャン回路を構成し、前記検査装置から前記スキャンモードを順次指定するとともに指定したスキャンモードに対応するスキャンテスト信号を１つの信号生成部から前記複数の入力回路に順次入力させ、前記選択回路により前記指定されたスキャンモードに対応する前記入力回路および前記出力回路を順次選択しつつ前記スキャンチェイン回路によるスキャンテストを実行し、前記スキャンチェイン回路から出力された前記指定されたスキャンモードのスキャンテスト信号によるテスト結果信号を前記複数の出力回路から前記検査装置の１つの信号判定部に順次入力させてテスト結果信号の判定を行うものである。

本発明によれば、検査装置を用いたスキャンテストにおいて、検査装置の入力部、および出力部の数に制限がある場合でも同時に検査するスキャンチェインの数を増加させつつ、検査品質の維持が可能なスキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法を提供することが可能となる。

第１の実施の形態に係る半導体装置の検査系を示すブロック図である。 第１の実施の形態に係る圧縮スキャンテストを説明するブロック図である。 第１の実施の形態に係る圧縮バイパススキャンテストを説明するブロック図である。 第２の実施の形態に係る半導体装置の検査系を示すブロック図である。 比較例に係る半導体装置の検査系を示すブロック図である。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。

［第１の実施の形態］
図１ないし図３を参照して、本実施の形態に係るスキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法について説明する。図１は、本実施の形態に係るスキャン回路を備えた半導体装置１０を、該半導体装置１０を検査するテスタ２００と共に示した検査系１の図である。また、図２は、テスタ２００による検査のうち、圧縮スキャンテストを説明するための図であり、図３は、圧縮バイパススキャンテストを説明するための図である。

圧縮スキャンテストとは、上述したようにスキャンテストパターンのデータ量の削減を実現する手法である。すなわち、パターン展開回路とテスト結果圧縮回路を用いることで内部スキャンチェインの本数を大幅に増やしてスキャンチェイン段数を短くすることにより、スキャンシフト時間を短縮し総テスト実行時間を短縮するテスト方式である。圧縮スキャンテストでは、制御容易性、観測容易性が悪化するため、圧縮しない通常のスキャンテストに比べて故障検出率が減少する。このような問題に対応するために、展開回路と圧縮回路をバイパスする圧縮バイパススキャンモードを設ける必要がある。すなわち、圧縮スキャンテストと圧縮バイパススキャンテストは通常ペアで実行される。

図１に示すように、本実施の形態に係る半導体装置１０は、入力バッファ２０、２２、２４、２６、２８、出力バッファ３０、３２、およびロジック回路１２を含んで構成されている。

ロジック回路１２は、半導体装置１０の入力バッファ２０、２２、２４、２６、２８、出力バッファ３０、３２等の周辺回路を除いた本体部分の回路であり、モードエントリ回路１６（選択回路）、スキャンチェイン回路１８を備えたスキャン対象回路１４を含んで構成されている。

入力バッファ２０には、パッドを介してＳＹＳ ＣＬＫ（システムクロック）が入力される。本実施の形態では、ＳＹＳ ＣＬＫ入力はＳＣＮ ＣＬＫ（スキャンクロック）入力と共用化されている。入力バッファ２２には、パッドを介してＳＹＳ ＲＳＴ（システムリセット）が入力される。本実施の形態では、ＳＹＳ ＲＳＴ入力はＳＣＮ ＲＳＴ（スキャンリセット）入力と共用化されている。入力バッファ２４には、パッドを介してＳＹＳ ＣＥＢ（システムイネーブル）が入力される。本実施の形態では、ＳＹＳ ＣＥＢ入力はＳＣＮ ＣＥＢ（スキャンイネーブル）入力と共用化されている。入力バッファ２６には、パッドを介してＳＹＳ ＤＡＴＡ ＩＮ１（システムデータ入力１）が入力される。本実施の形態では、ＳＹＳ ＤＡＴＡ ＩＮ１入力はＳＣＮ ＩＮ１（スキャン入力１）入力と共用化されている。入力バッファ２８には、パッドを介してＳＹＳ ＤＡＴＡ ＩＮ２（システムデータ入力２）が入力される。本実施の形態では、ＳＹＳ ＤＡＴＡ ＩＮ２入力はＳＣＮ ＩＮ２（スキャン入力２）入力と共用化されている。

一方、出力バッファ３０からは、パッドを介してＳＹＳ ＤＡＴＡ ＯＵＴ１（システムデータ出力１）が出力される。本実施の形態では、ＳＹＳ ＤＡＴＡ ＯＵＴ１出力はＳＣＮ ＤＡＴＡ１（スキャン出力１）出力と共用化されている。出力バッファ３２からは、パッドを介してＳＹＳ ＤＡＴＡ ＯＵＴ２（システムデータ出力２）が出力される。本実施の形態では、ＳＹＳ ＤＡＴＡ ＯＵＴ２出力はＳＣＮ ＤＡＴＡ２（スキャン出力２）出力と共用化されている。

スキャン対象回路１４に含まれるモードエントリ回路１６は、テスタ２００あるいは図示しないシステム制御部から受け取ったコマンドに基づいて各スキャンテストのモードを設定し、スキャンテストのイネーブル信号であるＳＣＮ ＭＯＤ（スキャンモード）信号、スキャンテストのモードを設定するＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ（圧縮バイパススキャンモード）信号を出力する。スキャンチェイン回路１８は、スキャンテストの対象となる回路であり、システム動作時に通常動作する各回路がスキャンテスト時にスキャンチェイン回路１８として構成される。

ロジック回路１２は、さらに、ＯＲ回路６０、ＭＵＸ論理（Ｍｕｌｔｉｐｌｅｘｅｒ。
図１では、「ＭＵＸ」と表記）５４、５６、制御用ＦＦ５０、観測用ＦＦ５２、セレクタ６２、６４、６６、６８、遅延セル４０、４２、４４、４６、インバータ７０、７２を含んでいる。本実施の形態では、制御用ＦＦ５０がスキャン入力１（ＳＣＮ ＩＮ１）の入力バッファ２６の後段に挿入され、ＭＵＸ論理５４がスキャン入力２（ＳＣＮ ＩＮ２）の入力バッファ２８の後段に挿入されている。また、ＭＵＸ論理５６および観測用ＦＦ５２がスキャン出力１（ＳＣＮ ＯＵＴ１）の出力バッファ３０の前段に挿入されている。
なお、ＭＵＸ論理５４は本実施の形態に係る多重回路であり、ＭＵＸ論理５６は本実施の形態に係る多重分離回路である。

テスタ２００は、ドライバ２０２、２０４、２０６、２０８、およびコンパレータ２２０を備えている。また、テスタ２００には針Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７を備えたプローブカード２３０がセットされている。半導体装置１０の入力バッファ２０に接続されたパッドに針Ｐ１が接触し、ドライバ２０２に接続されている。入力バッファ２２に接続されたパッドに針Ｐ２が接触し、ドライバ２０４に接続されている。入力バッファ２４に接続されたパッドに針Ｐ３が接触し、ドライバ２０６に接続されている。入力バッファ２６に接続されたパッドに針Ｐ４が接触し、ドライバ２０８に接続されている。
入力バッファ２８に接続されたパッドに針Ｐ５が接触し、ドライバ２０８に接続されている。一方、出力バッファ３０に接続されたパッドに針Ｐ６が接触し、コンパレータ２２０に接続され、出力バッファ３２に接続されたパッドに針Ｐ７が接触し、コンパレータ２２０に接続されている。なお、ドライバは本実施の形態に係る信号生成部であり、コンパレータは本実施の形態に係る信号判定部である。

テスタ２００を用いた検査（ＥＤＳテスト）では、このようにプローブカード２３０の針を各パッドに接触させ、テスタのドライバおよびコンパレータを半導体装置１０と電気的に接続し、半導体装置１０のロジック回路１２を検査（テスト）する。

本実施の形態に係るプローブカード２３０では、針Ｐ４とＰ５とが根本で接続され、テスタ２００のドライバ２０８に接続されている。また、針Ｐ６とＰ７とが根本で接続され、テスタ２００のコンパレータ２２０に接続されている。つまり、本実施の形態に係る半導体装置１０では、ＳＹＳ ＤＡＴＡ ＩＮ１（ＳＣＮ ＩＮ１）用のテスト信号を出力するドライバと、ＳＹＳ ＤＡＴＡ ＩＮ２（ＳＣＮ ＩＮ２）用のテスト信号を出力するドライバとが共用化されている。また、ＳＹＳ ＤＡＴＡ ＯＵＴ１（ＳＣＮ ＯＵＴ１）信号を入力するコンパレータと、ＳＹＳ ＤＡＴＡ ＯＵＴ２（ＳＣＮ ＯＵＴ２）信号を入力するコンパレータとが共用化されている。本実施の形態に係る半導体装置１０では、このようにドライバおよびコンパレータの共用化を図ることによって、テスタリソースの制限に対応している。

半導体装置１０は複数のテストモードを有しているが、本実施の形態では、圧縮スキャンテストを実行する圧縮スキャンモードと、圧縮処理および伸張処理を解除した圧縮バイパススキャンテストを実行する圧縮バイパススキャンモードの２種類のテストモードを実行するものとして説明する。

半導体装置１０は、テストモードの設定用の信号として、スキャンモード（ＳＣＮ ＭＯＤ）信号と、圧縮バイパススキャンモード（ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ）の２つの制御信号を備えている。スキャンモード（ＳＣＮ ＭＯＤ）信号はスキャンテストのイネーブル信号（すなわち、スキャンテストモードとシステム制御モードとを切り替える信号）であり、図１に示すように制御用ＦＦ５０、セレクタ６２、６４、６６、６８に入力されている。セレクタ６２、６４、６６、６８はＳＣＮ ＭＯＤ＝Ｈでスキャンモードが選択され、ＳＣＮ ＭＯＤ＝Ｌでシステム制御が選択される。

一方、圧縮バイパススキャンモード（ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ）信号は圧縮スキャンモードと圧縮バイパススキャンモードとを切り替える信号であり、ＭＵＸ論理５４、５６、およびセレクタ６２、６４、６６、６８に入力されている。圧縮バイパススキャンモード信号は、ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｌで圧縮スキャンモードが選択され、ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｈで圧縮バイパススキャンモードが選択される。また、圧縮バイパススキャンモード信号によって入力バッファ２６、２８、および出力バッファ３０、３２の設定（禁止／固定）がなされる。なお、圧縮バイパススキャンモード信号の論理は、ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｈで固定、ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｌで禁止である。

ここで、スキャンモード信号と圧縮バイパススキャンモード信号には専用のパッドを設ける必要はないので、本実施の形態に係る半導体装置１０では、図１に示すように、テスタから（あるいはシステムデータ入力から）モードエントリ回路１６にコマンドエントリしてこれらの制御信号が設定されるようにしている。

上述したように、スキャンテストを実行する場合、スキャンクロック（ＳＣＮ ＣＬＫ）、スキャンリセット（ＳＣＮ ＲＳＴ）、スキャンイネーブル（ＳＣＮ ＣＥＢ）、２つのスキャン入力（ＳＣＮ ＩＮ１、ＳＣＮ ＩＮ２）、２つのスキャン出力（ＳＣＮ ＯＵＴ１、ＳＣＮ ＯＵＴ２）用のパッドが必要となる。本実施の形態に係る半導体装置１０では、これら７つのパッドはシステム動作時のパッドと共用化されているので、これらのパッドをスキャンテスト用のパッドに指定するためにＯＲ回路６０が設けられている。すなわち、ＯＲ回路６０にはシステム制御信号（図１では、「ＳＹＳ ＣＯＮＴ」と表記）とスキャンモード（ＳＣＮ ＭＯＤ）信号が入力される。

次に、図２を参照して、本実施の形態に係る半導体装置１０の圧縮スキャンテスト時における動作についてより詳細に説明する。本実施の形態に係る圧縮スキャンテストでは、スキャンテストパターンの入力パッドとしてスキャン入力２（ＳＣＮ ＩＮ２）、出力パッドとしてスキャン出力２（ＳＣＮ ＯＵＴ２）が用いられる。

圧縮スキャンテストでは、テスタ２００からコマンドを発行し、モードエントリ回路１６を介してスキャンモード信号をＳＣＮ ＭＯＤ＝Ｈに設定し、圧縮バイパススキャンモード信号をＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｌに設定する。この設定により、半導体装置１０はスキャンテストモードに設定され（スキャンテストモードがイネーブルとされ）、かつスキャンテストが圧縮スキャンテストに設定される。

より具体的には、ＳＣＮ ＭＯＤ＝Ｈの設定によってＯＲ回路６０の出力がＨに固定され、入力バッファ２０、２２、２４が入力固定（図２では、入力バッファのブロック外周を実線で示している）に設定される。これは、スキャンテスト中に入力制御がシステム側制御に切り替わらないようにするためである。また、制御用ＦＦ５０はシステム入力に切り替えられる。セレクタ６２および６６はスキャンテスト側に切り替えられるが、この際ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｌなので、入力バッファ２６が入力禁止（図２では、入力バッファのブロック外周を点線で示している）、出力バッファ３０が出力禁止（図２では、出力バッファのブロック外周を点線で示している）に設定される。

一方、セレクタ６４および６８はスキャンテスト側に切り替えられるが、この際ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｌでかつ間に各々インバータ７０および７２を介しているので、入力バッファ２８が入力固定、出力バッファ３２が出力固定に設定される。

ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｌと設定することにより、ＭＵＸ論理５４ではスキャン入力２（ＳＣＮ ＩＮ２）側の経路が選択され、ＭＵＸ論理５６ではスキャン出力１（ＳＣＮ ＯＵＴ１）側の経路が選択される。

本実施の形態ではテスタ２００のドライバ２０８はスキャン入力１と２（ＳＣＮ ＩＮ１、２）とで共用化され、コンパレータ２２０はスキャン出力１と２（ＳＣＮ ＯＵＴ１、２）とで共用化されているが、上記の設定により有効になる半導体装置１０の入力および出力は、スキャン入力２（ＳＣＮ ＩＮ２）およびスキャン出力２（ＳＣＮ ＯＵＴ２）となる。従って、入力バッファ２８に接続されたパッドからテスタ２００によるスキャンテストパターンが入力され、図２に点線で示す経路に従って出力バッファ３２に接続されたパッドからテスト結果がテスタ２００に送られ、本圧縮スキャンテストのスキャンシフト動作が実行される。つまり、スキャンチェイン回路１８の圧縮スキャンテストが実行される。

先述したスキャンキャプチャ動作を実行することによりスキャンチェイン回路１８のＦＦとＦＦの間の故障検出が可能であり、本実施の形態ではさらにスキャン入力２（ＳＣＮ ＩＮ２）のパッドとＦＦ間にある入力バッファ２８と遅延セル４２の故障検出が可能である。また、スキャンチェイン回路１８のＦＦとスキャン出力２（ＳＣＮ ＯＵＴ２）との間にある遅延セル４６と出力バッファ３２の故障検出が可能である。

テスタ２００から半導体装置１００に入力する圧縮スキャンテストのテストパターンは、上記の条件、すなわち圧縮バイパススキャンモード（ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ）信号＝Ｌ（ディスエーブル）、入力＝スキャン入力２（ＳＣＮ ＩＮ２）、出力＝スキャン出力２（ＳＣＮ ＯＵＴ２）を自動テストパターン生成（ＡＴＰＧ）ツールに指定し生成する。

次に、図３を参照して、本実施の形態に係る半導体装置１０の圧縮バイパススキャンテスト時における動作についてより詳細に説明する。本実施の形態に係る圧縮バイパススキャンテストでは、スキャンテストパターンの入力としてスキャン入力１（ＳＣＮ ＩＮ１）、出力としてスキャン出力１（ＳＣＮ ＯＵＴ１）が用いられる。

圧縮バイパススキャンテストでは、テスタ２００からコマンドを発行し、モードエントリ回路１６を介してスキャンモード信号をＳＣＮ ＭＯＤ＝Ｈに設定し、圧縮バイパススキャンモード信号をＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｈに設定する。この設定により、半導体装置１０は圧縮バイパススキャンモードに設定され（スキャンテストモードがディスエーブルとされ）、かつスキャンテストが圧縮バイパススキャンテストに設定される。

より具体的には、ＳＣＮ ＭＯＤ＝Ｈの設定によってＯＲ回路６０の出力がＨに固定され、入力バッファ２０、２２、２４が入力固定に設定される。また、制御用ＦＦ５０はシステム入力に切り替えられる。セレクタ６２および６６はスキャンテスト側に切り替えられるが、この際ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｈなので、入力バッファ２６が入力固定、出力バッファ３０が出力固定に設定される。

一方、セレクタ６４および６８はスキャンテスト側に切り替えられるが、この際ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｈでかつ間に各々インバータ７０および７２を介しているので、入力バッファ２８が入力禁止、出力バッファ３２が出力禁止に設定される。

ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ＝Ｈと設定することにより、ＭＵＸ論理５４ではスキャン入力１（ＳＣＮ ＩＮ１）側の経路が選択され、ＭＵＸ論理５６ではスキャン出力２（ＳＣＮ ＯＵＴ２）側の経路が選択される。

本実施の形態ではテスタ２００のドライバ２０８はスキャン入力１と２（ＳＣＮ ＩＮ１、２）とで共用化され、とコンパレータ２２０はスキャン出力１と２（ＳＣＮ ＯＵＴ１、２）とで共用化されているが、上記の設定により有効になる半導体装置１０の入力および出力は、スキャン入力１（ＳＣＮ ＩＮ１）およびスキャン出力１（ＳＣＮ ＯＵＴ１）となる。従って、入力バッファ２６に接続されたパッドからテスタ２００によるスキャンテストパターンが入力され、図３に点線で示す経路に従って出力バッファ３０に接続されたパッドからテスト結果がテスタ２００に送られ、本圧縮バイパススキャンテストのスキャンシフト動作が実行される。つまり、スキャンチェイン回路１８の圧縮バイパススキャンテストが実行される。

先述したスキャンキャプチャ動作を実行することによりスキャンチェイン回路１８のＦＦとＦＦの間の故障検出が可能であり、本実施の形態ではさらにスキャン入力１（ＳＣＮ ＩＮ１）のパッドとＦＦ間にある入力バッファ２６と遅延セル４０の故障検出が可能である。また、スキャンチェイン回路１８のＦＦとスキャン出力１（ＳＣＮ ＯＵＴ１）との間にある遅延セル４４と出力バッファ３０の故障検出が可能である。

テスタ２００から半導体装置１００に入力する圧縮バイパススキャンテストのテストパターンは、上記の条件、すなわち圧縮バイパススキャンモード（ＣＭＰ ＢＹＰ ＳＣＮ ＭＯＤ）信号＝Ｈ（イネーブル）、入力＝スキャン入力１（ＳＣＮ ＩＮ１）、出力＝スキャン出力１（ＳＣＮ ＯＵＴ１）を自動テストパターン生成（ＡＴＰＧ）ツールに指定し生成する。

以上のように構成された本実施の形態に係る半導体装置１０の構成の要点は以下のとおりである。
（１）テスタ２００の１つのドライバを共通に使用する２つのスキャン入力（ＳＣＮ ＩＮ１、ＳＣＮ ＩＮ２）、およびテスタ２００の１つのコンパレータを共通に使用する２つのスキャン出力（ＳＣＮ ＯＵＴ１、ＳＣＮ ＯＵＴ２）を配置する。この際、２つのスキャン入力で１つのドライバが共用化されるように、また２つのスキャン出力で１つのコンパレータが共用化されるようにプローブカードを構成する。
（２）２つのスキャン入力（ＳＣＮ ＩＮ１、ＳＣＮ ＩＮ２）に対応する２つの入力バッファ（入力バッファ２６、２８）のイネーブル論理を相互に反転させ、２つのスキャン出力（ＳＣＮ ＯＵＴ１、ＳＣＮ ＯＵＴ２）に対応する２つの出力バッファ（出力バッファ３０、３２）のイネーブル論理を相互に反転させる。
（３）圧縮バイパススキャンモード信号でスキャンテストの経路を切り替える２つのＭＵＸ論理を設ける。

上記の構成を備えた本実施の形態に係る半導体装置１０によれば、圧縮スキャンテストを実行することにより、スキャン入力２（ＳＣＮ ＩＮ２）から入力された圧縮スキャンテストパターンが、入力バッファ２８、遅延セル４２、ＭＵＸ論理５４を通過してスキャンチェイン回路１８に入力され、スキャンチェイン回路１８から出力されたテスト結果信号が遅延セル４６、出力バッファ３２を通過してスキャン出力２（ＳＣＮ ＯＵＴ２）から出力されることで、スキャン入力２（ＳＣＮ ＩＮ２）からスキャン出力２（ＳＣＮ ＯＵＴ２）のスキャンシフト動作が可能となる。この圧縮スキャンテストにより、スキャンキャプチャ動作で入力バッファ２８、遅延セル４２、ロジック回路１２、遅延セル４６、出力バッファ３２の故障が検出される。このとき、入力バッファ２６は入力禁止、出力バッファ３０出力禁止となるので、スキャン入力１（ＳＣＮ ＩＮ１）とスキャン出力１（ＳＣＮ ＯＵＴ１）はオープン（開放）と同等である。

次の圧縮バイパススキャンテストでは、スキャン入力１（ＳＣＮ ＩＮ１）から入力された圧縮バイパススキャンテストパターンが、入力バッファ２６、遅延セル４０、ＭＵＸ論理５４を通過してスキャンチェイン回路１８に入力され、スキャンチェイン回路１８から出力されたテスト結果がＭＵＸ論理５６、遅延セル４４、出力バッファ３０を通過してスキャン出力１（ＳＣＮ ＯＵＴ１）から出力されることで、スキャン入力１（ＳＣＮ ＩＮ１）からスキャン出力１（ＳＣＮ ＯＵＴ１）のスキャンシフト動作が可能となる。
このとき、入力バッファ２８は入力禁止、出力バッファ３２出力禁止となり、スキャン入力２（ＳＣＮ ＩＮ２）とスキャン出力２（ＳＣＮ ＯＵＴ２）はオープンと同等である。

以上のように、本実施の形態に係る半導体装置１０によれば、比較例に係る半導体装置１００ではスキャンキャプチャ動作により検出することが出来なかった入力バッファ２６、遅延セル４０、遅延セル４４、出力バッファ３０の故障が検出可能となる。つまり、半導体装置１０において同時に検査する入力部、出力部の数を増やすと、テスタ２００のドライバ、あるいはコンパレータ等のテスタのリソースによる制限が発生するが、上記の構成を有する本実施の形態に係る半導体装置１０によれば、従来は検出できなかった入力バッファ、出力バッファ、遅延セル等の故障の検出が可能となり、テスタリソースが制限される場合でも品質を落とさずテストできるという効果が得られる。

なお、本実施の形態では、圧縮スキャンテストをスキャン入力２（ＳＣＮ ＩＮ２）側の経路で行い、圧縮バイパススキャンテストをスキャン入力１（ＳＣＮ ＩＮ１）側の経路で行う形態を例示して説明したが、この関係は逆であってもよい。すなわち、圧縮スキャンテストをスキャン入力１（ＳＣＮ ＩＮ１）側の経路で行い、圧縮バイパススキャンテストをスキャン入力２（ＳＣＮ ＩＮ２）側の経路で行う形態としてもよい。

［第２の実施の形態］
図４を参照して、本実施の形態に係る半導体装置３００について説明する。図４は、本実施の形態に係るスキャン回路を備えた半導体装置３００を、該半導体装置３００を検査するテスタ２００と共に示した検査系２の図である。上記実施の形態に係る半導体装置１０では、スキャンチェイン回路が１つ、スキャン入力（ＳＣＮ ＩＮ）およびスキャン出力（ＳＣＮ ＯＵＴ）が２系統の形態を例示して説明したが、これに限らず、スキャン入力（ＳＣＮ ＩＮ）およびスキャン出力（ＳＣＮ ＯＵＴ）を３系統以上の形態としてもよい。その際、半導体装置３００が以下の条件を充足するように構成することにより、スキャン入力（ＳＣＮ ＩＮ）およびスキャン出力（ＳＣＮ ＯＵＴ）を３系統以上としても全ての入力バッファ、出力バッファ、あるいは遅延セルの故障検出が可能となる。
（１）テスタ２００の１つのドライバを共通に使用する複数のスキャン入力（ＳＣＮ ＩＮ）、およびテスタ２００の１つのコンパレータを共通に使用する複数のスキャン出力（ＳＣＮ ＯＵＴ）を配置する。この際、複数のスキャン入力（ＳＣＮ ＩＮ）で１つのドライバが共用化されるように、また複数のスキャン出力（ＳＣＮ ＯＵＴ）で１つのコンパレータが共用化されるようにプローブカードを構成する。
（２）テスタ２００のドライバを共通にしたスキャン入力数と同じ数のスキャンテスト項目を用意し、それぞれのスキャンモード信号（後述する、ＳＣＮ ＭＯＤ Ａ、ＳＣＮ ＭＯＤ Ｂ）を生成可能なように構成する。
（３）各スキャンモード信号ごとに所定の入力バッファ、および出力バッファをイネーブル可能なように構成する。
（４）各スキャンチェインの前段にＭＵＸ論理を挿入し、他のスキャン入力（ＳＣＮ ＩＮ）と切り替え可能なように構成する。
（５）スキャンチェインに接続されないスキャン出力（ＳＣＮ ＯＵＴ）の観測用ＦＦ前段にＭＵＸ論理を挿入し、スキャンチェインからのテスト結果が外部に出力されるように構成する。

図４は、上記の条件を充足する、スキャンテスト項目がスキャンモードＡ、スキャンモードＢ、スキャンモードＣ（図示省略）の３つで、スキャンチェイン回路がスキャンチェイン回路３０８、３０９の２つ、スキャン入力（ＳＣＮ ＩＮ）、およびスキャン出力（ＳＣＮ ＯＵＴ）が各々６系統の半導体装置３００、および半導体装置３００に接続されるテスタ２００、プローブカード２３０を示している。

以下、半導体装置３００の回路構成およびその動作についてより詳細に説明する。半導体装置３００は半導体装置１０の変形例であり、半導体装置１０と同様の名称の構成は同様の機能を有するものとし詳細な説明を省略する。図４に示すように、半導体装置３００は、ロジック回路３０２、スキャン対象回路３０４を含んで構成されている。また、スキャン対象回路３０４はモードエントリ回路３０６、スキャンチェイン回路３０８、３０９を備えている。

モードエントリ回路３０６はテスタ２００からのコマンドによりスキャンモードの設定を行う。図４に示すように、半導体装置３００はモード設定用の制御信号として、スキャンモード（ＳＣＮ ＭＯＤ）、スキャンモードＡ（ＳＣＮ ＭＯＤ Ａ）、スキャンモードＢ（ＳＣＮ ＭＯＤ Ｂ）を有している。スキャンモード（ＳＣＮ ＭＯＤ）はスキャンモードのイネーブル信号であり、Ｈでイネーブル、Ｌでディスエーブルである。以下では、ＳＣＮ ＭＯＤ＝Ｈに設定されているものとして説明する。スキャンモードＡ（ＳＣＮ ＭＯＤ Ａ）、スキャンモードＢ（ＳＣＮ ＭＯＤ Ｂ）はスキャンモードであり、本実施の形態では、互いが半導体装置３００の圧縮スキャンテストの一部とされている。
半導体装置３００は、このほかにスキャンモードＣ（ＳＣＮ ＭＯＤ Ｃ）を有しており、本実施の形態に係るスキャンモードＣ（ＳＣＮ ＭＯＤ Ｃ）は圧縮バイパススキャンテストとされている。

半導体装置３００は、図４に示すように、スキャン入力としてスキャン入力１（ＳＣＮ ＩＮ１）ないしスキャン入力６（ＳＣＮ ＩＮ６）６系統を、スキャン出力としてスキャン出力１（ＳＣＮ ＯＵＴ１）ないしスキャン出力６（ＳＣＮ ＯＵＴ６）の６系統を有している。以下、スキャン入力１（ＳＣＮ ＩＮ１）ないしスキャン入力６（ＳＣＮ ＩＮ６）の各々と、対応するスキャン出力１（ＳＣＮ ＯＵＴ１）ないしスキャン出力６（ＳＣＮ ＯＵＴ６）の各々の組を入出力系ｉ（ｉ＝１〜６）という場合がある。

スキャン入力１（ＳＣＮ ＩＮ１）ないしスキャン入力３（ＳＣＮ ＩＮ３）、およびスキャン出力１（ＳＣＮ ＯＵＴ１）ないしスキャン出力３（ＳＣＮ ＯＵＴ３）の組はスキャンチェイン回路３０８をテストするための入出力である。また、スキャン入力４（ＳＣＮ ＩＮ４）ないしスキャン入力６（ＳＣＮ ＩＮ６）、およびスキャン出力４（ＳＣＮ ＯＵＴ４）ないしスキャン出力６（ＳＣＮ ＯＵＴ６）の組はスキャンチェイン回路３０９をテストするための入出力である。以下、スキャンチェイン回路３０８をテストするための回路系統をテスト系１（図４では、「ＴＳＴ１」と表記）、スキャンチェイン回路３０９をテストするための回路系統をテスト系２（図４では、「ＴＳＴ２」と表記）と称する場合がある。

図４に示すように、半導体装置３００では、スキャンモードＡをＳＣＮ ＭＯＤ Ａ＝Ｈに設定することにより、入出力系１によりスキャンチェイン回路３０８がテストされ、入出力系４によりスキャンチェイン回路３０９がテストされる。また、スキャンモードＢをＳＣＮ ＭＯＤ Ｂ＝Ｈに設定することにより、入出力系２によりスキャンチェイン回路３０８がテストされ、入出力系５によりスキャンチェイン回路３０９がテストされる。
さらに、スキャンモードＡ、ＢをＳＣＮ ＭＯＤ Ａ＝Ｌ、ＳＣＮ ＭＯＤ Ｂ＝Ｌに設定することにより、入出力系３によりスキャンチェイン回路３０８がテストされ、入出力系６によりスキャンチェイン回路３０９がテストされる。本実施の形態では、このようにテスト系１とテスト系２とはスキャンモードＡ、Ｂ、Ｃ（ＳＣＮ ＭＯＤ Ａ、Ｂ、Ｃ）のうちの同じモードのテストを実行するように構成されているので、以下テスト系１を例示して説明する。

テスト系１においてスキャンモードＡがＳＣＮ ＭＯＤ Ａ＝Ｈ、スキャンモードＢがＳＣＮ ＭＯＤ Ｂ＝Ｌに設定されると、入力バッファ３１６が入力固定、出力バッファ３３０が出力固定に設定される。一方、入力バッファ３１８、３２０が入力禁止、出力バッファ３３２、３３４が出力禁止に設定される。その結果、テスタ２００のドライバ２０８からスキャンモードＡ（ＳＣＮ ＭＯＤ Ａ）のスキャンテストパターンが入力バッファ３１６、遅延セル３５０、ＭＵＸ論理４００を介してスキャンチェイン回路３０８に入力される。また、スキャンチェイン回路３０８から出力されたテスト結果がＭＵＸ論理４０４、遅延セル３６２、出力バッファ３３０を介してコンパレータ２２０に入力され、テスト結果が判定される。

一方、テスト系１においてスキャンモードＡがＳＣＮ ＭＯＤ Ａ＝Ｌ、スキャンモードＢがＳＣＮ ＭＯＤ Ｂ＝Ｈに設定されると、入力バッファ３１８が入力固定、出力バッファ３３２が出力固定に設定される。一方、入力バッファ３１６、３２０が入力禁止、出力バッファ３３０、３３４が出力禁止に設定される。その結果、テスタ２００のドライバ２０８からスキャンモードＢ（ＳＣＮ ＭＯＤ Ｂ）のスキャンテストパターンが入力バッファ３１８、遅延セル３５２、ＭＵＸ論理４００を介してスキャンチェイン回路３０８に入力される。また、スキャンチェイン回路３０８から出力されたテスト結果がＭＵＸ論理４０６、遅延セル３６４、出力バッファ３３２を介してコンパレータ２２０に入力され、テスト結果が判定される。

さらに、テスト系１においてスキャンモードＡがＳＣＮ ＭＯＤ Ａ＝Ｌ、スキャンモードＢがＳＣＮ ＭＯＤ Ｂ＝Ｌに設定されると、入力バッファ３２０が入力固定、出力バッファ３３４が出力固定に設定される。一方、入力バッファ３１６、３１８が入力禁止、出力バッファ３３０、３３２が出力禁止に設定される。その結果、テスタ２００のドライバ２０８からスキャンモードＣ（ＳＣＮ ＭＯＤ Ｃ）のスキャンテストパターンが入力バッファ３２０、遅延セル３５４、ＭＵＸ論理４００を介してスキャンチェイン回路３０８に入力される。また、スキャンチェイン回路３０８から出力されたテスト結果が遅延セル３６６、出力バッファ３３４を介してコンパレータ２２０に入力され、テスト結果が判定される。

以上のように、本実施の形態に係る半導体装置３００によれば、テスト系１において、入出力系３に加え、リソースの制限によりテスタリソースを割り当てられない入出力系１および入出力系２のテストも可能となる。その結果、本来であれば未テストの状態とされる入力バッファ３１６、３１８、遅延セル３５０、３５２、３６２、３６４、出力バッファ３３０、３３２のテストが可能となる。

上記のテスト系１と同様の動作により、本実施の形態に係る半導体装置３００によれば、テスト系２において、入出力系６に加え、リソースの制限によりテスタリソースを割り当てられない入出力系４および入出力系５のテストも可能となる。その結果、本来であれば未テストの状態とされる入力バッファ３２２、３２４、遅延セル３５６、３５８、３６８、３７０、出力バッファ３３６、３３８のテストが可能となる。

以上詳述したように、本実施の形態に係るスキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法によれば、テスタリソースの制限によりプローブカードの針を割り当てることができなかったパッドに針を接触させ、スキャンシフト動作およびキャプチャ動作を可能とすることで、未検出であった入力バッファ、出力バッファ、遅延セルの故障を検出することが可能となる。

なお、上記各実施の形態では、スキャンテストとして圧縮スキャンテスト、圧縮バイパススキャンテストを行う形態を例示して説明したが、これに限られずその他のスキャンテスト、例えば非圧縮のスキャンテストを行う形態としてもよい。

１、２ 検査系
１０ 半導体装置
１２ ロジック回路
１４ スキャン対象回路
１６ モードエントリ回路
１８ スキャンチェイン回路
２０〜２８ 入力バッファ（ＩＢＵＦ）
３０、３２ 出力バッファ（ＯＢＵＦ）
４０〜４６ 遅延セル（ＤＣ）
５０ 制御用ＦＦ（Ｃ／ＦＦ）
５２ 観測用ＦＦ（Ｏ／ＦＦ）
５４、５６ ＭＵＸ論理（ＭＵＸ）
６０ ＯＲ回路
６２〜６８ セレクタ
７０、７２ インバータ
１００ 半導体装置
１０２ ロジック回路
１０４ スキャン対象回路
１１０〜１２０ 入力バッファ（ＩＢＵＦ）
１２２、１２４ 出力バッファ（ＯＢＵＦ）
１３０〜１３６ 遅延セル（ＤＣ）
１４０ 制御用ＦＦ（Ｃ／ＦＦ）
１４２ 観測用ＦＦ（Ｏ／ＦＦ）
２００ テスタ
２０２〜２１０ ドライバ（ＤＲＶ）
２２０、２２２ コンパレータ（ＣＭＰ）
２３０ プローブカード
３００ 半導体装置
３０２ ロジック回路
３０４ スキャン対象回路
３０６ モードエントリ回路
３０８ スキャンチェイン回路
３０９ スキャンチェイン回路
３１０〜３２６ 入力バッファ（ＩＢＵＦ）
３３０〜３４０ 出力バッファ（ＯＢＵＦ）
３５０〜３７２ 遅延セル（ＤＣ）
３８０〜３８６ 制御用ＦＦ（Ｃ／ＦＦ）
３９０〜３９６ 観測用ＦＦ（Ｏ／ＦＦ）
４００〜４１０ ＭＵＸ論理（ＭＵＸ）
４２０ ＯＲ回路
４２２〜４４４ セレクタ
Ｐ１〜Ｐ１５ 針

Claims (10)

1. 複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路と、
   前記複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路と、
   前記複数の入力回路および前記複数の出力回路に接続されたスキャンチェイン回路と、 前記複数のスキャンモードのうちの指定されたスキャンモードに対応する前記入力回路および前記出力回路を選択する選択回路と、
   を含むスキャン回路。
2. 前記複数の入力回路の各々は入力バッファを備え、
   前記複数の出力回路の各々は出力バッファを備え、
   前記選択回路は、前記指定されたスキャンモードのスキャンテスト信号を入力する前記入力回路の前記入力バッファを入力固定に設定し、前記指定されたスキャンモードのスキャンテスト信号によるテスト結果信号を出力する前記出力回路の前記出力バッファを出力固定に設定する
   請求項１に記載のスキャン回路。
3. 前記選択回路は、前記指定されたスキャンモード以外のスキャンテスト信号を入力する前記入力回路の前記入力バッファを入力禁止に設定し、前記指定されたスキャンモード以外のスキャンテスト信号によるテスト結果信号を出力する前記出力回路の前記出力バッファを出力禁止に設定する
   請求項２に記載のスキャン回路。
4. 前記複数の入力回路の各々が接続されるとともに前記複数の入力回路のいずれかを選択して前記スキャンチェイン回路に接続させる多重回路と、
   前記スキャンチェイン回路に接続されるとともに前記複数の出力回路のいずれかを選択して前記テスト結果信号を出力させる多重分離回路と、をさらに含み、
   前記選択回路は、前記指定されたスキャンモードに対応する前記スキャンテスト信号が前記スキャンチェイン回路に入力されるように前記多重回路を動作させるとともに、前記指定されたスキャンモードに対応する前記スキャンテスト信号によるテスト結果信号が出力されるように前記多重分離回路を動作させる
   請求項１〜請求項３のいずれか１項に記載のスキャン回路。
5. 前記多重分離回路の出力側に接続されるとともに前記スキャンチェイン回路に接続されない回路のスキャン出力を観測する観測用フリップフロップをさらに含む
   請求項４に記載のスキャン回路。
6. 前記複数の入力回路の少なくとも１つは前記スキャンテスト信号を遅延させる遅延セルを備え、
   前記複数の出力回路の少なくとも１つは前記テスト結果信号を遅延させる遅延セルを備える
   請求項１〜請求項５のいずれか１項に記載のスキャン回路。
7. 複数の請求項１〜請求項６のいずれか１項に記載のスキャン回路を含む
   集合スキャン回路。
8. 信号を入力させる複数の入力部と、
   信号を出力させる複数の出力部と、
   前記複数の入力部および前記複数の出力部に接続されたロジック回路と、を含み、スキャン回路を構成可能な半導体装置であって、
   前記複数の入力部の少なくとも一部によって複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路を構成し、
   前記複数の出力部の少なくとも一部によって前記複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路を構成し、
   前記ロジック回路によって前記複数の入力回路および前記複数の出力回路に接続されたスキャンチェイン回路、および前記複数のスキャンモードのうちの指定されたスキャンモードに対応する前記入力回路および前記出力回路を選択する選択回路を構成して前記スキャン回路を構成する
   半導体装置。
9. 前記複数の入力部の少なくとも一部が前記ロジック回路の動作時と前記スキャンチェイン回路の動作時とで共用化され、
   前記複数の出力部の少なくとも一部が前記ロジック回路の動作時と前記スキャンチェイン回路の動作時とで共用化される
   請求項８に記載の半導体装置。
10. 検査装置による検査の対象である半導体装置において、複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路、前記複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号によるテスト結果信号を各々出力する複数の出力回路、前記複数の入力回路および前記複数の出力回路に接続されたスキャンチェイン回路、および前記複数のスキャンモードのうちの指定されたスキャンモードに対応する前記入力回路および前記出力回路を選択する選択回路を含むスキャン回路を構成し、
    前記検査装置から前記スキャンモードを順次指定するとともに指定したスキャンモードに対応するスキャンテスト信号を１つの信号生成部から前記複数の入力回路に順次入力させ、
    前記選択回路により前記指定されたスキャンモードに対応する前記入力回路および前記出力回路を順次選択しつつ前記スキャンチェイン回路によるスキャンテストを実行し、
    前記スキャンチェイン回路から出力された前記指定されたスキャンモードのスキャンテスト信号によるテスト結果信号を前記複数の出力回路から前記検査装置の１つの信号判定部に順次入力させてテスト結果信号の判定を行う
    半導体装置の検査方法。