JP2008512682A - 遠隔でテストチャンネルをバッファリングする方法および装置 - Google Patents

Abstract

漏れ電流測定あるいはパラメトリックテストが、チャネルラインに提供された分離バッファで実行されることができるためのシステムが提供される。複数のそのような分離バッファは、単一信号チャネルを複数のラインに接続するために使用される。漏れ電流測定は、例えば抵抗器あるいは伝送ゲートなどのバッファバイパス素子を、バッファそれぞれの入力および出力の間に提供することによって提供される。バッファバイパス素子は、バッファバイパス素子を通る反射パルスに基づいてバッファ遅延を決定するためにＴＤＲ測定を使用することによって、テストシステムから、バッファ遅延を校正するために使用されることができる。バッファ遅延は同様に、バッファ付のおよびバッファなしのチャネルラインの測定を比較することによって、あるいは、既知の遅延を有する装置を測定することによって校正されることができる。

Description

本発明は一般的に、信号劣化を防止するために、分離バッファを通して複数のラインに信号を分配することに関する。特に、本発明は、ウエハ上で集積回路（ＩＣ）のテストを可能にするために、ウエハテストシステムの単一テスト信号チャネルを、バッファを通して、複数のテストプローブに接続するためのシステムに関する。

図１に示されるように、複数の伝送ラインに信号をファンアウトするには、多くの場合、信号は等しい移相で複数の宛先に致達することが必要である。例えば、クロック信号をファンアウトするためには、複数のラインに致達する信号はライン致達点で同期になるように、あるいは位相差なしで分配されるようにクロック信号を分配するために、クロックツリーが使用される。通常は、位相差がないことを確かなものにするために、複数の伝送ラインは同じ長さを有するように設計される。しかしながら、すべてが同じ長さになるように複数のラインの経路をきめることは不可能である場合が中にはあり得る。さらに、障害あるいはラインの劣化が複数のラインの一つに起こり得、リターン信号を引き起こし得、これが他のラインでの信号の混信および重大な減衰の原因となる。

図２に示されるように、分離バッファは障害の影響を減らすために、複数の伝送ラインそれぞれの経路に提供され得る。あいにくと、分離バッファ回路構成は信号に遅延を加えるばかりではなく、通常、致達遅延不確定をもたらしたり、あるいは、複数の伝送ラインの致達点で、実際上、位相差を引き起こす。回路構成差異および温度差異が、同期回路にとって問題となり得るバッファ回路ごとの遅延差異の通常の要因である。

クロックツリーは、信号が同期に分配される一つの例を提供するけれども、等しい位相遅延が維持できれば、他のシステムにおいてそのような分配を提供することは便利であろう。図３は、１つのそのようなシステム、すなわち、半導体ウエハ上でＩＣをテストするためのテストシステムを、簡略化した構成図を示す。テストシステムは、通信用ケーブル６でテストヘッド８に接続されたテストコントローラ４で構成されたテスタ２を含む。テストシステムはさらに、テストされるウエハ１４を取り付けるためのステージ１２で構成されたプローバ１０を含むが、ステージ１２は移動してプローブカード１８上のプローブ１６と接触し、プローブ１６は例えば、弾力性のばねプローブ、ポーゴピン、コブラ型プローブ、伝導性のバンプあるいは当技術分野で知られている、ＩＣに接触するためのプローブの他の形式である。カメラ２０および２２が、ウエハ１４上で形成されるＩＣの接点とのプローブ１６の正確なアラインメントを可能にするために、プローバ１０およびテストヘッド８に取り付けられて示されている。

上記テストシステムにおいて、テストデータはテストコントローラ４によって生成され、通信用ケーブル６を通してテストヘッド８に伝送される。ウエハ上のＩＣからそのとき提供されるテスト結果はテストヘッド８によって受信され、テストコントローラ４に伝送される。テストヘッド８は一組のテスタチャネルを含む。通常は、テストコントローラ４から提供されるテストデータは、ケーブル６を通して提供される個々のテスタチャネルに分割され、チャネルがそれぞれ、プローブ１６のうちの１つの分かれたプローブへ運ばれるようにテストヘッド８において切り離される。テストヘッド８からのチャネルは、電気的接続２４を通して、プローブ１６につながれている。

ほとんどの場合、プローブ１６それぞれは、単一の入出力端子（Ｉ／Ｏ）すなわち、テストされるウエハ１４のＩＣ上のパッドと接触している。次に、テスタチャネルそれぞれはＩＣ入力へテスト信号を送信するかあるいは、ＩＣがその入力信号に応答して期待された通りに作動しているかどうかを決定するために、ＩＣ出力信号をモニタし得る。図４はテスタチャネルそれぞれが、単一のプローブにつながれている場所の詳細を示している。図４において、２つの単一チャネル伝送ライン３１および３２が、ウエハ１４上の２つの別々のＩＣ３７_１および３７_２上のパッドに接触する２つの個別のプローブ１６_１および１６_２に提供されている様子が示されている。チャネル伝送ライン３１および３２それぞれは、それぞれのドライバ３４および３５によって駆動されるが、ドライバ３４および３５は通常テストコントローラ４に位置している。チャネル伝送ライン３１および３２からのテストデータは、プローブカード１８を通して、個別のプローブ１６_１および１６_２に分配される。いったんテストが完了すると、ウエハはさいの目に刻まれ、ＩＣ３７_１から３７_４までを切り離す。

普通、利用できるテスタチャネルの数よりも多くのＩ／Ｏパッドがあるので、テスタはいつでもウエハ上のＩＣの一部のみをテストできる。このようにして、ウエハを保持している「プローバ」は、すべてのＩＣがテストされ得るように、ウエハをプローブの下に何度も置き直さなくてはならない。テスト時間の節約およびテストシステムとの多重接触により起こり得るウエハ損傷の防止のため、もしウエハ上のすべてのＩＣが、ウエハを置きなおす必要なく同時に接触テストされれば有利であろう。

ウエハを置き直さずに、ウエハ全体をテストするために必要なテスタチャネルの数を減らす一つの方法は、図１に概略示されているように、単一のテストチャネルを、複数のラインに分配する、すなわちファンアウトすることであるが、可能性としては、同じテスタチャネルが、ウエハ上の多数のＩＣのＩ／Ｏパッドに信号を提供することがある。一つのチャネルがファンアウトされることができるけれども、ファンアウトにより、一つのＤＵＴから提供されたテスト結果に見出された障害は、間違ってもう一つのＤＵＴのテスト結果に現れ得る。例えば、アースにショートされる、一つのＤＵＴ上の接触パッドにおける障害は、第２ＤＵＴ上の接触パッドをアースにショートさせ、第２ＤＵＴに間違って不良としてテストさせる原因となるであろう。さらに、ラインの一つにおける開路障害は、そのラインに接続されているウエハをテスト不能にするであろう。一つのラインにおけるショートであれ、開路であれ、他のＤＵＴ用に意図された他のラインへ同じチャネルから提供されるテスト信号を多大に減衰させるであろう。

いずれのＩ／Ｏパッドにおいても、あるいはいずれのＩ／Ｏパッドの近くにおいても、障害が、相互接続システムを通過するテスト信号を多大に減衰させないよう防止する一つの方法は、プローブとチャネルライン分岐点との間に分離抵抗器を置くことである。分離抵抗器は、一つのＤＵＴ上でのアースへのショートが、他のＤＵＴをアースに引っ張らないよう防止し、同様に、一つのラインにおける開路から生じる減衰を多大に減じる。“Ｃｌｏｓｅｄ−Ｇｒｉｄ Ｂｕｓ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｆｏｒ Ｗａｆｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｔｒｕｃｔｕｒｅ”と題する、特許文献１の図７はそのような分離抵抗器の使用を説明している。分離抵抗器は障害の影響を減ずるけれども、障害によって引き起こされた減衰を完全に除去するわけではない。さらに、分離抵抗器を付け加えるとラインに寄生キャパシタンスが生じて、テスト信号の立ち上がり時間および立下り時間に悪影響を及ぼし得るＲＣ遅延をもたらし、間違ったテスト結果を生成する可能性がある。

抵抗器減衰をもたらすことなく障害を分離するもう一つの方法は、チャネル分岐点それぞれとプローブとの間に分離バッファを含むことであるが、これについては図２に概略示され、かつ図５には一つのテストシステムについてさらに詳細に図示されている。図５において、テスタのドライバ４０からの一つの伝送ラインチャネル４２が、２つのＩＣ３７_１および３７_２（それぞれ、テストを受ける装置“ＤＵＴ”としてラベル付けされている）上のパッドに接触するための個別のプローブ４２_１および４２_２へチャネル信号を提供するために、プローブカード１８における２つのバスライン５０_１および５０_２にファンアウトされる。もちろん、１つのチャネルは同様に複数のバスラインで、同じＩＣ上の複数のパッドにファンアウトされることができる。

分離バッファの一つの欠点は、すでに示されたように、分離バッファがテスタからウエハ上のＤＵＴへのテスト信号の伝送に不確実な遅延をもたらすことである。遅延が不確実であるのは、バッファを通しての遅延は温度と給電電圧の変化と共に変化することがあり得るからである。テスタからウエハ上のＤＵＴへの信号遅延は、ウエハのＤＵＴ上で一連のテストを行う間に変化し、不確実なテスト結果を生成することがあり得る。

テストシステムで使用される分離バッファのもう一つの欠点は、テスタが、総括的にパラメトリックテストと称されることがあるＤＵＴ入力ピンオープン、ショートおよび漏れテストを行うことを、バッファが妨げることである。上に説明されたように、チャネルに導入されたバッファは、１つのライン上のショートあるいは開路の影響がもう一つのラインに影響を与えることを阻止するであろう。これは、分岐ラインを分離することの１つの利点を提供するけれども、故意にショートあるいは開路条件を使用してテストすることを妨げるであろう。同様に、１つのＤＵＴからの漏れ電流は、バッファによって他のラインから阻止され、これはＤＵＴからの漏れを測定することを妨げる条件となるであろう。
米国特許第６，６０３，３２３号明細書

不等遅延をもたらすことなく、かつテスタがウエハのＤＵＴ上でパラメトリックテストを行うことを妨げることなく、信号を複数の伝送ラインに分配し、バッファを使用して障害からの分離を提供することが望ましい。

本発明により、テスタがウエハのＤＵＴ上で漏れおよびパラメトリックテストを行うことを妨げず、バッファを使用して障害を分離するために、回路構成が提供される。さらに、回路構成は複数の分離バッファを通しての遅延を一定に保つために提供される。

本発明に従う構成要素を有するウエハテストシステムにおける分離バッファによって、プローブカードを、分岐して分離バッファを通るチャネルを有するプローブカードに単に変えることで、より効率的で費用効果の高いシステムが提供される。そのような分岐によって、プローバは、より多くのＤＵＴをテストするために何度もウエハに接触するために位置を変えられる必要はない。しかし、テストカードに分岐を使用しなければ、この必要がある。単にプローブカードを分離バッファで置き換えるだけで、新しいテスタを購入するより別のもっと格段に安価な方法が提供されもする。

チャネルライン経路に含まれるバッファをパラメトリック、あるいは他の漏れテストに提供するために、漏れ電流が通過できるように、チャネルラインにおけるバッファの入力と出力との間に、バッファバイパス素子が提供される。漏れあるいはパラメトリックテスト測定の間、テストを受けつつあるラインにおけるバッファは不能とされることができ、唯一漏れ電流だけがバッファバイパス素子を通って測定されることができる。一つの実施形態においては、バッファバイパス素子は、バッファそれぞれの入力と出力との間に提供される既知値の抵抗器である。別の実施形態では伝送ゲートが、バッファそれぞれの入力と出力との間に提供される。電力およびアースをバッファから切り離すことに対する別の方法として、トライステートバッファが、漏れあるいはパラメトリックテストの間、バッファを不能とすることができるようにするために使用されることができる。

さらに本発明によれば、テスト測定値から効果的にバッファ遅延を校正し出すために、リモートバッファを校正するための方法が提供される。第１校正方法は、有効バッファと共に、パラメトリックテストのためのテストモードと同様な漏れテストモードを使用し、さらに、時間領域反射率計（ＴＤＲ）測定を使用する。バッファ遅延によってもたらされた中断は、漏れ電流のＴＤＲ測定において検知され、テスタがバッファ遅延を補正することを可能にする。第２の校正方法は、バッファ遅延のない個別のテスタチャネルを使用し、バッファ遅延を除去するためにバッファによる遅延チャネルと比較する。すべてのバッファが同じウエハ上にあるとすれば、第２の方法は、同じ測定されたバッファ遅延をすべてのバッファ付チャネルに適用することができる。第３の方法は、例えば、バッファ付きではないプローブカードを使用して測定された遅延など、既知の遅延を有するウエハあるいはＤＵＴを使用する。次に、バッファ付プローブカードタイミングは、バッファ付プローブカードタイミングテスト結果が既知の装置の遅延を示すように調節されるであろう。

分離バッファ遅延が均一であることを確かなものにするために、バッファ遅延は、給電電圧あるいは分離バッファそれぞれに提供された電流を制御する中央遅延制御回路によって制御される。遅延制御回路は基準遅延ラインおよび基準バッファの入力へ信号を提供する発振器を含む。基準遅延ラインおよび基準バッファは次に、位相比較器に入力を提供する。基準遅延ラインは、分離バッファの遅延を設定するために選択された長さを有する。位相比較器の出力は基準バッファおよび、分岐に提供された分離バッファを駆動するために、ループフィルタを通して提供される。構成されている通り、遅延制御回路は、システムにおける分離バッファそれぞれのように、基準バッファが基準遅延ラインに等しい遅延を提供するであろう遅延ロックループを実際上形成する。

分離バッファの遅延を変化させると、分離バッファそれぞれの出力電圧を変化させることにもなるので、さらなる実施形態においては、２つのバッファが、チャネル分岐点それぞれとプローブとの間で、順次使用される。第１バッファは可変遅延制御の適用を受ける一方、第２バッファは遅延制御を有さず、システムに、出力に変化のない電圧を供給することができる。

本発明のさらなる詳細が、添付された図面の助けで、以下説明される。

図６は、バッファ５０に供給されるバイアス電圧を変化させることのできる遅延制御を有する、分離バッファ５０の実施形態である。図６において、バッファ５０は、信号入力５５および出力５６を有するインバータ５１を含む。システム給電電圧レール５７および５８は高圧Ｖ＋および低圧Ｖ−を運ぶ。ＣＭＯＳ装置と共に、バイアスあるいは給電電圧は通常ＶｄｄおよびＶｓｓと称される。通常、レール電圧Ｖ＋およびＶ−はバッファに直接供給される。例えば、電圧Ｖ＋は５ボルトであり得る一方、Ｖ−はアースあるいはゼロボルトであり得る。しかしながら、図６において、遅延制御回路は、給電電圧を変化させることによって遅延を制御するように設定され、電圧レールＶ＋およびＶ−は、インバータ５１へ高および低給電電圧として、それぞれの遅延制御回路６０および６１を通して提供される。図５および図６には、２つの分離遅延制御回路６０および６１として示されているけれども、単一合成回路が使用されることができる。さらに、２つの回路６０および６１は、Ｖ＋およびＶ−電圧両方を変化させるように説明されているけれども、Ｖ＋あるいはＶ−のうちいずれか１つが、望ましい遅延を達成するために、単独に変えられることができる。

バッファに供給される電圧を変化させることによってバッファ遅延を制御することが説明されたけれども、そのようにすることに付随する問題は、例えばインバータ５１のようなバッファに供給される電圧の変化は、その出力５６で供給される高および低電圧を変化させることである。本発明により、この問題は、図７に図解されているように、一対のインバータ（例えば、ＣＭＯＳインバータ）として分離バッファそれぞれをインプリメントすることによって対処される。

図７は、インバータ５１と直列にインバータ５２を加えるために図６を変更することによりバッファが構成される、そのようなインプリメンテーションを図解する。遅延は給電バイアス電圧を変化させることで制御され、第１インバータ５１へ供給される電圧のみが、その遅延を制御するように変えられる。第２インバータ５２への給電バイアス電圧はＶ＋およびＶ−レールに固定されたままである。第２インバータ５２の出力は、総合バッファ５０の出力５６であるので、総合バッファ５０の高および低出力電圧はＶ＋およびＶ−レールに固定されている。いくつかの場合においては、分離バッファ出力はＶ＋およびＶ−レールに固定されたままでなくてはならないので、図７の回路は、固定給電電圧で第２インバータ５２を使用する。

異なった遅延制御回路が分離バッファそれぞれに提供され、温度および装置特性が分離バッファ間の遅延を変化させ得る。従って、分離バッファそれぞれによって提供される遅延を制御するために単一遅延制御回路が好ましい。複数の遅延制御回路に対比して、複数の分離バッファのための単一遅延制御回路の使用は、テストシステムに所望の総合回路構成を多大に減少させることもできる。

複数のバッファの遅延を制御するための単一遅延制御回路の詳細は図８に示されている。遅延回路７０は、図５同様、ウエハテスタ構成の２つの分離バッファ５０_１、および５０_２に接続されて示されている。しかしながら、遅延制御回路７０は同様に、３つ以上の分離バッファへ提供されることができ、あるいは、例えばクロックツリーのようなウエハテスタ以外の他のタイプの回路の分岐において提供されることができる。さらに、当業者に理解されるであろうように、図示されている遅延制御回路７０は、図５および図６に示される遅延制御回路６０および６１の組み合わせ、あるいは遅延制御回路６０および６１の個別のものとして機能するように構成されることができる。

遅延制御回路７０は、基準遅延ライン７４および基準バッファ７６両方の入力へ提供される周期信号を生成するために発振器か、あるいはクロック生成器７２を含む。発振器は直列接続のインバータあるいは、例えば抵抗器などのような遅延素子と直列のインバータから構成されることができる。発振器信号周波数およびデューティサイクルは重大ではない、というのは、誤差信号は、同時に基準遅延ライン７４および基準バッファ７６へ入力される発振器の、同じ周期あるいはサイクルの立上がりおよび立下りエッジから来るのみであるからである。

基準遅延ライン７４は、分離バッファ５０_１および５０_２を通る望ましい遅延に等しい遅延を有するように構成される。基準遅延ライン７４の次元は、当業者によって理解されるであろうように、遅延ライン７４を通る遅延を制御するように設定されることができる。基準遅延ライン７４は、分離バッファ５０_１および５０_２、基準バッファ７６、位相比較器７８その他を含む集積回路上に構成されることができるか、あるいはそのような集積回路の外部に提供されることができる。集積回路上の構成要素の物理的次元は、リソグラフィーで制御されることができるので、部分ごとの差異は最小限にされることができる。絶対あるいは相対遅延のさらに正確な制御が所望される、要求の厳しいアプリケーションにおいては、レーザトリミングが遅延ライン７４を同調するために適用されることができる。レーザトリミングなしでは、伝送ライン遅延における若干の差異は、伝送ラインを構成するために使用された材料あるいは物質のＴｃｅのためにもたらされ得る。このような場合、伝送ラインの比較的小さな遅延差異は遅延ロックループを同調することにより安定化されることができる。

位相比較器７８は、基準遅延ライン７４および基準バッファ７６からの出力の位相における相違を測定する。位相比較器７８の出力は低域フィルタすなわち、ループフィルタ回路８０を駆動する。フィルタ８０は、位相誤差に比例する制御電圧を生成するために位相比較器信号をフィルタリングする。この位相誤差制御電圧は次に、基準バッファ７６の遅延を調節するために使用される。電圧制御基準バッファ７６、位相比較器７８および低域フィルタ８０の組み合わせは普通、「遅延ロックループ」と称される。このように、遅延制御回路７０は、基準バッファ７６に、タイムプロセスおよび温度から独立した基準を提供し、さらに、制御電圧を、例えば５０_１および５０_２などのような複数の分離バッファに印加する。

図８の遅延制御回路７０は、基準バッファ７６を通る遅延を強制して基準遅延ライン７４を通る遅延に合わせる。基準遅延ライン７４を通る遅延は通常は、周囲の条件（例えば、温度あるいは給電の電圧）によって変化しないので、遅延制御回路７０は、周囲の温度あるいは、その給電の電圧における変化にもかかわらず、基準バッファ７６を通る遅延を一定に保つ。

図８の遅延制御回路７０はさらに、単一チャネル４２とＤＵＴ３７_１および３７_２の間の分岐４２_１および４２_２において提供される分離バッファ５０_１および５０_２のバイアス電圧を制御する。このようにして、遅延制御回路７０は、基準バッファ７６および分離バッファ５０_１および５０_２を通る遅延を一定に保つ傾向がある。２つの分離バッファ５０_１および５０_２が図示されているけれども、図解されているように、他の分岐に提供されたさらなるバッファは回路７０によって遅延を制御され得る。

遅延制御回路７０は、バッファ遅延を設定するために、基準バッファ７６および分離バッファ５０_１および５０_２に供給されている電圧Ｖ＋およびＶ−のいずれか、あるいは両方ともを制御するために接続されることができる。このようにして、ループフィルタ８０からの接続は、Ｖ−あるいはＶ＋のうちの１つからの変化した電圧を提供するための単一ラインかあるいは、Ｖ＋およびＶ−それぞれからの変化した電圧を提供するための２つのラインを有するバスか、いずれかであることができる。

バッファ間の遅延が実質的に同じになることを確かなものにするために、基準バッファ７６および分離バッファ５０_１、５０_２その他はできるだけ同様であるべきであり、あるいは少なくとも分離バッファ５０_１および５０_２を通る遅延を受容できる相違以内に保つために必要なくらい同様であるべきである。基準バッファ７６および分離バッファ５０_１および５０_２は同じウエハで製造され、かつ同様な装置および温度特性を確かなものにするために、できるなら同じＩＣチップ上に提供されることができることが好ましい。

基準バッファ７６および、分離バッファ５０_１および５０_２は図６に示される単一インバータ構成かあるいは、図７に示される直列インバータであるか、いずれかであることができる。図６の単一インバータ構成であれば、遅延制御回路７０は、バッファインバータのすべてに供給される給電電圧のいずれか、あるいは両方ともを制御する。図７の直列インバータ構成であれば、遅延回路７０は、直列の第１インバータの給電バイアス電圧を制御する一方、給電電圧は第２直列インバータのため、Ｖ＋およびＶ−に固定されたままとなる。図７の分離バッファ構成であれば、基準バッファ７６および分離バッファ５０_１および５０_２の両方ともが、遅延がバッファそれぞれにおいて実質的に同じ値に正確に制御されるように、基準および分離バッファの間の類似性を最大限にするために直列インバータを含むほうが好ましい。

図９は低域フィルタすなわち、ループフィルタ８０のための１つの実施形態の詳細を示す。図８に示されるように、ループフィルタ８０は、位相比較器７８の出力を統合し、かつＶ＋およびＶ−システム電圧レール間に集中した基準バッファ７６および分離バッファ５０_１および５０_２に２つの集中遅延制御電圧Ｖ_ＨおよびＶ_Ｌを提供するように機能する。図９に示される回路は、ループフィルタ８０のための１つの実施形態を提供するが、フィルタデザインは重大ではなく、当業者に理解されるであろうように、別の低域フィルタ回路構成によって取って代わられることができる。例えば、コンデンサおよび抵抗器を使用する受動低域フィルタは、能動素子増幅器９０および９２を含む図９に示されるループ回路８０に取って代わることができよう。

図９のループフィルタ回路８０は入力として、給電レール電圧Ｖ＋およびＶ−および位相比較器７８の出力を受信する。これらの入力から、図９の回路は制御電圧Ｖ_ＨおよびＶ_Ｌを生成する。電圧Ｖ_Ｈは高給電入力（すなわち、ＣＭＯＳインバータのためのＶｄｄ入力）として、基準バッファ７６および分離バッファに提供される一方、Ｖ_Ｌは低給電入力（すなわち、ＣＭＯＳインバータのためのＶｓｓ入力）として、基準バッファ７６および分離バッファに提供される。

ループフィルタ８０は２つの差動増幅器９０および９２を含む。増幅器９０の出力は制御電圧Ｖ_Ｈを提供する一方、増幅器９２の出力は制御電圧Ｖ_Ｌを提供する。抵抗器９４はレール電圧Ｖ＋を増幅器９０の非反転（＋）入力に接続する一方、抵抗器９６はレール電圧Ｖ−を増幅器９２の非反転（＋）入力に接続する。位相比較器７８からの出力は抵抗器９８を通して増幅器９０の非反転（＋）入力へ、かつ抵抗器９９を通して増幅器９２の反転（−）入力へ接続される。フィードバックが、反転入力をアースに接続する抵抗器１０１と共に、抵抗器１００およびその出力をその反転（−）入力に接続するコンデンサ１０３によって増幅器９０において提供される。フィードバックが抵抗器１０２および、その出力をその反転（−）入力に接続するコンデンサ１０４によって増幅器９２において提供される。フィードバックコンデンサ１０３および１０４は、増幅器９０および９２が、ノイズを減じるための積算器として機能することを可能にする。抵抗器９４、９６、９８および９９は、電圧Ｖ_ＨおよびＶ_ＬがＶ＋およびＶ−の間に集中することを確かなものにするために機能する。

多数のバッファを駆動するために、電力増幅器がＶ_ＨおよびＶ_Ｌ出力を増幅するために加えられ得る。また、コンデンサはＶ_ＨおよびＶ_Ｌ出力と分離バッファのそれぞれの入力との間に置くことが望ましい。そのようなコンデンサは給電からの高周波ノイズをフィルタリングする。

図９の回路は、分離バッファの出力でのデジタル信号がその給電入力を変化させることがないように、かつＶ＋およびＶ−との間の給電レベルに集中されるようにデザインされている。そうすることによって、次の回路の遷移は、Ｖ＋およびＶ−レベルが変化を受けないままであるときのように、信号の立上がりあるいは立下りエッジにおいて、およそ等しい時間に起きるであろう。分離バッファの出力をＶ＋およびＶ−の間に集中させないことによって、１つのエッジは次の回路遷移を通常よりも早く誘発し、誤ったテスト結果が生じる原因となるであろう。

図９に示される回路構成では、位相比較器７８からの位相差信号出力が大きければ大きいほど、Ｖ_ＨおよびＶ_Ｌとの間の相違も大きい。分離バッファに適用された場合、バッファ遅延制御回路７０からのＶ_ＨおよびＶ_Ｌとの間の相違が大きければ大きいほど、分離バッファによって提供される遅延は小さい。

図１０は、図９の回路からのＶ_ＨおよびＶ_Ｌ信号出力に対する作動範囲を図解する図表を示す。Ｖ_ＨおよびＶ_Ｌの範囲は抵抗器９４、９６、９８および９９に対して選ばれた値に依存する。Ｖ_ＨおよびＶ_Ｌとの間のセンタライン電圧が同じにとどまることを確かなものにするために、位相差の変化と共に、等しい差異がＶ_ＨおよびＶ_Ｌにおいて起きるように抵抗器９４、９６、９８および９９は選ばれる方が好ましい。位相比較器７８からの位相差出力信号がゼロのときは、Ｖ_Ｈはその範囲全体の中央にあり、かつＶ_Ｌはその範囲全体の中央にあるように、抵抗器の値はさらに選ばれる。Ｖ_ＨおよびＶ_Ｌに対する特定の範囲は、インプリメントされる特別な回路の要求次第で変化するであろう。

図１１は所望の回路構成を全体的に減らすために構成された、図８の分離バッファおよび遅延制御回路に対する別法を示す。図１１において、単一可変遅延分離バッファ１１０が、分岐点の前のチャネル、あるいは伝送ライン４２に置かれる。インバータとして示されている分離バッファ１１０は、その遅延を設定するために遅延制御回路７０から可変給電バイアス信号Ｖ_ＬおよびＶ_Ｈを受け取る。固定遅延バッファ１１２_１および１１２_２は、そのとき、ファンアウト点の後で分岐４２_１および４２_２に含まれている。バッファ１１２_１および１１２_２はまたインバータとしても図示されているが、システム給電レールから固定給電入力Ｖ＋およびＶ−を受け取る。２つのバッファ１１２_１および１１２_２が示されているが、ファンアウトは３つ以上へなされることができよう。

図１１の直列インバータ１１４および１１６は図８の基準バッファ７６の代わりを務める。インバータ１１４は、ループフィルタ８０から可変給電バイアス信号Ｖ_ＬおよびＶ_Ｈを受け取る。インバータ１１６は固定給電レールＶ＋およびＶ−を受け取る。インバータはすべて、同様な装置および温度差異特性を生成するために、同じ半導体ウエハ上で製造されることを含んで、できるだけ同様に製造されることが好ましい。かくて、図１１の回路は、分離バッファに１つの共通チャネルからのファンアウトを提供し、均一な遅延を生成する。図１１の回路は、図７に示されるようにバッファを使用する図８の回路に勝る利点を提供する、というのは分岐点それぞれにおいて、ただ１つのバッファが必要とされているからである。

図１２は、直列ＣＭＯＳインバータによって形成された図７の分離バッファのための実施形態を図解するが、インバータ５１は単一遅延制御回路１６０によって遅延が制御される一方、インバータ５２は固定遅延を有する。遅延制御回路１６０は、図１１の遅延制御回路７０同様、図７の回路６０および６１の機能を組み合わせる。ＣＭＯＳインバータ５１は、図１１の回路７０同様、遅延制御回路１６０から生成された遅延制御電圧Ｖ_ＨおよびＶ_Ｌを受け取るＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２０を含む。ＣＭＯＳインバータ５２は同様にＰＭＯＳおよびＮＭＯＳトランジスタを含み、これらトランジスタは固定Ｖ−およびＶ＋電圧レールによって駆動される。

図１３は、図１２の回路において変化する電圧に対比して、遅延が電流を変化させることによって制御される分離バッファ構成を図解する。図１３はさらに、バッファは、ＣＭＯＳインバータと対比して、例えば二極接合トランジスタ（ＢＪＴ）を使用して作成された差動増幅器など、他の構成をとることができることを図解する。図示されているように、図１３のバッファ５１は、電流が遅延制御回路１６１によって制御される電流シンク１３０を有する差動増幅器である。１つの実施形態においては、遅延制御回路１６１は図８の回路７０として構成されることができる。遅延制御回路１６１のそのような構成においては、図８のループフィルタ８０の出力は、差動増幅器および差動増幅器バッファ５１として構成された基準バッファ７６の電流入力を供給するであろう。図１３のバッファ５１は、＋および−差動増幅器入力を形成するバス、電流シンク１３０へ接続された共通エミッタおよび抵抗器１３６および１３８を通してＶ＋給電レールに提供されたコレクタを有するＢＪＴトランジスタ１３２および１３４を含む。

差動増幅器５１は単独で使用されることができるか、あるいは、もしレールからレールへの単一出力が望まれるならば、第２の増幅器５２を通して出力５６へ接続されることができる。差動増幅器５１はレールからレールへのＶ＋およびＶ−電圧を分配しないであろう、というのは、抵抗器１３６および１３８ならびに電流シンク１３０は出力スイングを制限するからである。レールからレールへの出力が望まれるならば、図１３に示されるように、Ｖ＋およびＶ−レールへ接続された制御電圧Ｖ_ＯＨおよびＶ_ＯＬで比較器として構成された増幅器５２が所望のレールからレールへのスイングを提供するであろう。

図１４は、パラメトリックテストのための漏れ電流測定を可能にするために、分離バッファ５０_１−３の入力と出力との間の抵抗器１４０_１−３によって提供されたバッファバイパス素子がチャネル４２の分岐において提供された分離バッファ５０_１−３を示す。抵抗器１４０_１−３を使用して提供されたバイパス素子はきわめて低い電流漏れ測定を可能にする。低い漏れ測定に便宜を図るために、既知値の抵抗器１４０_１−３はバッファ５０_１−３それぞれの入力および出力との間に接続される。図１５は、図１１の配置同様、複数のバッファ１１０および１１２_１−３を横断する抵抗器１４０_１−３を使用してバッファバイパス素子を提供するための、図１４の回路構成に対する変型例を図解する。

図１４および図１５の構成で漏れ電流を測定するために、漏れ測定の間、バッファすべておよび測定されている途中ではないＤＵＴへの電力およびアースは、給電とバッファとの間および給電とＤＵＴとの間に提供された高インピーダンス抵抗スイッチあるいはリレー（図示されず）を使用して切断される。次に、電圧が抵抗器１４０_１−３全部にわたって強制され、その結果生じる電流が、給電に接続されたままであったＤＵＴすべてに対して測定される。バッファおよび使用されていないＤＵＴは同様に、パラメトリックテストのためには動作不能となっている。

図１６は、チャネルにおいて提供されているバッファ１５０_１−２に対しての漏れおよびパラメトリックテストを可能にするために、伝送ゲート１４５_１−２を使用してバッファバイパス素子を提供するためのもう１つの実施形態を示す。伝送ゲート１４５_１−２がバッファ１５０_１−２それぞれの入力および出力の間に提供される。伝送ゲート１４５_１−２が、並列に接続されたソースドレイン経路および制御入力を提供するために、インバータを通して共に接続されたゲートを有するＰＭＯＳおよびＮＭＯＳトランジスタで、標準的なＣＭＯＳ装置として形成されることができる。伝送ゲート１４５_１−２は同様に、バッファおよび制御を提供するゲートを横断して接続されたソースドレイン経路を有する単一ＰＭＯＳあるいはＮＭＯＳトランジスタから形成されることができる。伝送ゲートは同様に、異なるトランジスタのタイプを使用して、例えばＢＪＴトランジスタなどを使用することによって、形成されることができる。図１６は、もし望まれるならば、伝送ゲート１４５_１−２を使用して、複数のバッファ１１０および１１２_１−２を横断してバッファバイパス素子を提供するための、図１７の回路構成に対する変型例を図解する。

パラメトリックテストに伝送ゲート１４５_１−２を提供するために、１つの実施形態において、バッファ１５０_１−２あるいは１１２_１−２は、テストを受けるＤＵＴへ接続された伝送ゲートが動作可能にされている間、トライステートモードに置かれる。このことを図解するために、出力イネーブル信号ＯＥは、図１６−１７において、異なる時間に、トライステートバッファおよび伝送ゲートを動作可能にするために逆極性が提供されて示されている。この実施形態は、より大きな漏れ値を測定するために適切であり、かつバッファ装置の電力とアースの切断は必要ではないであろう。同様に、電力は、テストを受けている途中にないＤＵＴへ接続されたままであることができよう。図１７の構成で、バッファ１１０はトライステートバッファではない、というのは、その信号経路はバッファ１１２_１−２によって阻止されているからである。しかしながら、バッファ１１０からの漏れがテスト測定に影響を与えるならば、トライステート装置としてバッファ１１０を有することが望ましい。図１７の構成はさらに、図１１について説明されたように、遅延制御回路からのより少ない数のラインを使用する。

本発明はさらに、本発明により説明されたように、バッファバイパス素子を有するバッファでシステムを校正するための方法を提供する。校正は、バッファ遅延が、バッファを含むチャネルラインを使用して出されたテスト結果から校正されることができるように、バッファを通る遅延の指示を提供する。校正手順は、図１４−１７において示されている回路構成のうち、いずれを使用しても実施されることができる。

第１構成方法は、バッファあるいは能動であるバッファと共なる、かつさらに従来の時間領域反射率（ＴＤＲ）測定と共なるバッファバイパス素子（漏れテストモードで動作可能にされている）を通して提供された漏れ電流のテストを使用する。バッファ遅延によってもたらされた不連続は、ＴＤＲ比較器を使用して検知され、かつ測定され、このようにして、テストシステムのテスタがバッファ遅延を差し引くことによって計算し、テストシステムにおけるバッファのために補償することを可能にする。ＴＤＲ測定において、テストパルスが提供され、かつ反射パルスはバッファ入力および出力から測定される。バッファの入力および出力からの反射の受け取りの間での時間差は、バッファを通る遅延の決定のために使用される。同様な計算は、複数のバッファがチャネルにおいて直列で提供されていれば、他のバッファに対しても使用される。

図１８−１９は異なる長さの遅延を提供するバッファでＴＤＲ測定を使用しての、バッファ遅延の決定を図解するタイミング図である。図１８は、ＴＤＲ測定装置から提供されたパルス１６０、およびパルスがバッファ遅延とおよそ同じバッファの入力と出力からの、結果として生じたリターン反射１６２および１６４を示す。図１８に示されているように、バッファ遅延は、バッファの入力と出力からの反射１６２および１６４の立上がりエッジ間の時間差を測定することによって決定される。図１９は、ＴＤＲ装置から提供されたパルス１７０およびパルスがバッファ遅延よりも小さい、結果として生じるリターン反射１７２および１７４を示す。バッファの入力および出力からの反射パルス１７２および１７４は分離されているけれども、２つの反射パルス１７２および１７４の立上がりエッジの間の同様な測定はバッファ遅延を決定する。

バッファ遅延を決定し除去するための第２校正方法においては、個別の比較テストチャネルが、バッファを含むチャネルから使用される。測定が、チャネルに接続された共通の装置の遅延を決定するためになされ、かつ結果の比較がなされ、その相違がバッファ遅延を示す。テストシステムにおけるバッファすべてが同じダイ上にあれば、あるいは同じ温度で同じウエハからであれば、この方法は、１つのバッファに対するバッファ遅延決定が、バッファ付チャネルすべてのためのバッファ遅延として使用されることを可能にする。

バッファ遅延を決定し除去するための第３校正方法においては、既知のあるいは校正された遅延を有するウエハあるいは他のＤＵＴが使用される。テスト装置の遅延が、バッファ付ではないチャネルを使って決定されることができる。次に、測定がバッファ付チャネルに対してなされ、バッファ付チャネルの測定値は、既知の装置の校正された遅延以外の遅延を差し引くことによって、バッファから生じるいかなる遅延も実際的に校正するために調整される。

本発明は以上、細目にわたって説明されたけれども、これは単に当業者に本発明の作成および使用方法を教示するためであった。多くのさらなる変型例が本発明の範囲内に入るし、その範囲は次の特許請求の範囲によって規定されている通りである。

複数の信号ラインへファンアウトされた単一伝送ラインを示す。 複数のラインにおいて提供された分離バッファを有する、複数のラインへファンアウトされた単一伝送ラインを示す。 半導体ウエハ上のＩＣをテストするための、従来のテストシステムの簡略化された構成図を示す。 チャネルそれぞれが単一プローブに連結されている従来のテストシステム配置を図解する。 ウエハテスタの単一チャネルがいかにして、単一チャネルを使って複数のＩＣを同時にテストするために、分離バッファを有する複数のプローブへファンアウトされることができるかを図解する。 バッファに供給される給電バイアス電圧を変化させることによって制御される遅延を有する、分離バッファの１つの実施形態を示す。 ２つの直列インバータによって形成された分離バイアスを図解するが、第１に対してのみ給電バイアス電圧が変化される。 複数の分離バッファの遅延を制御するための遅延制御回路の詳細を示す。 図８のループフィルタの実施形態の詳細を示す。 図９の回路から出力されたＶ_ＨおよびＶ_Ｌ信号に対する作動範囲を図解する図表を示す。 チャネル分岐点の前に置かれた可変給電電圧分離バッファ、および分岐それぞれにおいて提供された固定電圧バッファを有する、図８の回路に対する別法を示す。 直列ＣＭＯＳインバータによって形成された図７の分離バッファのための実施形態を図解するが、第１直列ＣＭＯＳインバータは単一遅延制御回路によって遅延が制御される。 差動増幅器を流れる電流を変化させることにより遅延が制御される差動増幅器として構成された、分離バッファを有する実施形態を図解する。 漏れ電流測定を可能にするために、抵抗器によって提供されたバッファバイパス素子を有する、チャネルの分岐において提供された分離バッファを示す。 複数のバッファを横断してバッファバイパス素子を提供するための、図１４の回路構成に対する変型例を図解する。 漏れテストのため、伝送ゲートを使用して提供されたバッファバイパス素子を有する、チャネルの分岐において提供された分離バッファを示す。 複数のバッファを横断してバッファバイパス素子を提供するための、図１６の回路構成に対する変型例を図解する。 時間領域反射率（ＴＤＲ）測定を使用してバッファ遅延を決定することを図解するタイミング図である。 時間領域反射率（ＴＤＲ）測定を使用してバッファ遅延を決定することを図解するタイミング図である。

Claims (26)

1. テストシステムのテストチャネルにおいて提供された分離バッファと、
   該テストチャネルにおいて、該分離バッファの信号入力と出力との間に提供されたバッファバイパス素子と
   を含む、装置。
2. 前記バッファバイパス素子が抵抗器を含む、請求項１に記載の装置。
3. 前記バッファバイパス素子が伝送ゲートを含む、請求項１に記載の装置。
4. 前記分離バッファがトライステートバッファである、請求項３に記載の装置。
5. 信号が、前記トライステートバッファが動作可能にされるときには前記伝送ゲートを動作不能にするために、該トライステートバッファが動作不能にされるときには該伝送ゲートを動作可能にするために提供される、請求項３に記載の装置。
6. 前記バッファバイパス素子がトランジスタを含む、請求項１に記載の装置。
7. 前記トランジスタが、前記分離バッファの入力と出力との間に接続されたソースドレイン経路を有するＣＭＯＳ装置である、請求項６に記載の装置。
8. テストチャネルにおいて提供された分離バッファと、
   該分離バッファと並列に提供されたバッファバイパス素子と
   を含む、プローブカード。
9. 前記テストチャネルはそれぞれ、プローブ接触点において終了している、請求項８に記載のプローブカード。
10. 前記プローブ接触点は弾力性のばねを含む、請求項９に記載のプローブカード。
11. 前記バッファバイパス素子は抵抗器を含む、請求項８に記載の装置。
12. 前記バッファバイパス素子は伝送ゲートを含む、請求項８に記載の装置。
13. 共通節点からの分岐を有する回路と、
    分離バッファであって、該分離バッファのそれぞれは該分岐のうちの一つにおいて提供される、分離バッファと、
    バッファバイパス素子であって、該バッファバイパス素子それぞれは該分離バッファのうちの１つの入力と出力との間に提供される、バッファバイパス素子と
    を含む、装置。
14. 前記共通節点に接続される信号ライン経路において提供されるさらなるバッファであって、前記分離バッファの入力に接続される入力を有するさらなるバッファをさらに含み、前記バッファバイパス素子は該さらなるバッファの入力と該分離バッファそれぞれの出力との間に提供されている、請求項１３に記載の装置。
15. 前記バッファバイパス素子は抵抗器を含む、請求項１３に記載の装置。
16. 前記バッファバイパス素子は伝送ゲートを含む、請求項１３に記載の装置。
17. 前記さらなるバッファはトライステートバッファを含む、請求項１６に記載の装置。
18. 信号が、前記トライステートバッファが動作可能にされるときには前記伝送ゲートを動作不能にするため、該トライステートバッファが動作不能とされるときには該伝送ゲートを動作可能とするために提供される、請求項１７に記載の装置。
19. さらなるバッファであって、該さらなるバッファそれぞれは、前記分岐それぞれにおいて前記分離バッファのうちの１つと直列に提供される、さらなるバッファをさらに含み、前記バッファバイパス素子は該分岐それぞれにおいて該直列バッファと並列に提供される、請求項１３に記載の装置。
20. 前記分離バッファに可変遅延制御入力を提供する出力を有する遅延制御回路であって、遅延時間基準を通して遅延を実質的に合わせるように該分離バッファを通して遅延を制御するために、その出力で遅延制御電位を設定する該遅延制御回路をさらに含む、請求項１３に記載の装置。
21. テスト回路におけるバッファの遅延を測定する方法であって、該方法は、
    該バッファを通して信号パルスを提供することと、
    該バッファの入力と出力との間に提供されたバッファバイパス素子から反射される該信号パルスを測定することと、
    時間領域反射率計算を使用して、該反射された信号パルスから、該バッファによってもたらされた遅延を決定することと
    を含む、方法。
22. 前記バッファ出力はテストプローブに接続されている、請求項２１に記載の方法。
23. テスト回路におけるバッファの遅延を測定する方法であって、該バッファは第１伝送ラインに提供され、該方法は、
    該第１伝送ラインおよび該バッファの遅延を測定することと、
    バッファなしの該第１伝送ラインと実質的に同様な第２伝送ラインの遅延を測定することと、
    該バッファ付該第１伝送ラインを通る遅延と該第２伝送ラインを通る遅延との間での相違を決定することによって、該バッファを通る遅延を計算することと
    を含む、方法。
24. バッファバイパス素子は前記バッファの入力と出力との間に提供される、請求項２３に記載の方法。
25. テスト回路におけるバッファの遅延を校正する方法であって、該方法は、
    該バッファ付テスト装置を使用して、既知の遅延を有する装置の遅延を測定することと、
    該既知の遅延を有する該装置の該測定された遅延と比較することによって、該バッファの該遅延を校正することと
    を含む、方法。
26. バッファバイパス素子が、前記バッファの入力と出力との間に提供された、請求項２５に記載の方法。

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