TWI401447B - 用於遠距地緩衝測試波道之方法及裝置 - Google Patents

Description

用於遠距地緩衝測試波道之方法及裝置

本發明係有關於透過隔離緩衝器將一信號配送至多重線路以防止信號劣化。更特別地，本發明是有關於一種為以透過各緩衝器，將一晶圓測試系統之單一測試信號波道連接至多重測試探針，以供對一晶圓進行積體電路(IC)測試的系統。

將一信號配發至多重傳輸線路，即如圖1所示，在許多情況下會要求該信號按一相等相位位移方式抵達多重目的地。例如，為配發一時脈信號，會利用一時脈樹項以配送該時脈信號，使得抵達多重線路上的信號會為同步，或是經配送而在線路目的地處不會有相位差。通常，為確保無相位差，會將多重傳輸線路佈置成具有相同的長度。然而，在一些情況下，要路由延佈多重線路而皆具有相同長度或為不可能。此外，會在多重線路其中一條上出現錯誤或線路劣化，這會產生出造成在其他線路上之信號出現干擾與顯著衰減的回返信號。

可在多重傳輸線路之各者的路徑上提供隔離緩衝器，即如圖2所示，以降低錯誤的效應。不幸地，該隔離緩衝器電路不僅會對信號增加延遲，同時通常也會引入一抵達延遲不確定性，或是有效地在多重傳輸線路之目的地處產生出相位差。電路建構變異性及溫度變異性通常會貢獻出逐一緩衝器電路之延遲變異性，而這經證明確會對同步電路造成問題。

一時脈樹項雖提供一種其中可同步地配送一信號之範例，然若確可維持相等相位延遲，則在其他系統裡提供此一配送會為便利。圖3顯示此一系統之簡化方塊圖：一用以測試在一半導體晶圓上之IC的測試系統。該測試系統包含一測試器2，其中由一測試控制器4所組成，而由一通信纜線6連接至一測試頭8。該測試系統進一步包含一探針器10，此者由一為以架置一待予測試之晶圓14的階台12所組成，該階台12會被移至接觸到該探針卡18之各探針16，該等探針16係例如具彈性之彈簧探針、pogo腳針、cobra型探針、導體凸塊或是業界所眾知之其他形式為以接觸到IC的探針。相機20及22經圖示為接附於該探針器10及該測試頭8，以供精確對準該等探針16而接觸到經構成於該晶圓14上的IC。

在此測試系統裡，會由該測試控制器4產生出測試資料，並透過該通信纜線6而傳送至該測試頭8。然後由該測試頭8接收來自該晶圓上之IC的測試結果，並傳送至該測試控制器4。該測試頭8含有一組測試器波道。通常從該測試控制器4所提供的測試資料會被分入透過該纜線6所提供之個別測試器波道並在該測試頭8內區隔，使得波道會被帶至該等探針16之個別者。來自該測試頭8的波道會透過該等電子連接24而鏈結到該等探針16。

在多數的情況下，該等探針16各者接觸到在所測試之晶圓14的IC上之單一輸入/輸出(I/O)終端或觸點區。接著各測試器波道可將一測試信號傳送至一IC輸入，或監視一IC輸出信號以決定該IC回應於其輸入信號的行為是否確如預期。圖4顯示其中各測試器波道鏈結至一單一探針的細節。在圖4裡，兩條信號波道傳輸線路31及32經圖繪為提供至兩個在該晶圓14上兩個個別IC 37₁ 及37₂ 上之個別探針16₁ 及16₂ 接觸觸點區。各條波道傳輸線路31及32被一個別驅動器34及35所驅動，該等驅動器34及35通常是位在該測試控制器4內。來自該等波道傳輸線路31及32的測試資料會透過該探針卡18而配送到個別探針16₁ 及16₂ 。一旦測試完畢後，會將該晶圓切割成個別的IC 37₁ －37₄ 。

由於比起可用的測試器波道通常會有更多的I/O觸點區，因此一測試器任何一次皆僅能測試該晶圓上的一部分IC。因此，一握夾一晶圓之「探針器(Prober)」必須多次地重新定位在探針下的晶圓，以測試所有的IC。若可同時地接觸及測試一晶圓上的所有IC而無須重新定位該晶圓，則由於可節省測試時間並且防止因多次與一測試系統接觸所致生的可能晶圓損傷而確為有利。

一種減少所需以測試整個晶圓之測試器波道的次數而又不必重新定位該晶圓的方式，即為將一單一測試波道配送或配發至多條線路，即如圖1所概述，潛在地讓相同的測試器波道能夠將信號提供至一晶圓上之大量IC的I/O觸點區。雖可配發出單一波道，然在自一DUT提供之測試結果內所識別出之錯誤或會偽誤地出現在另一DUT的各項測試結果中。例如，在一經短路至接地之DUT上的接觸觸點區內之錯誤將會把一第二DUT上之接觸觸點區短路至接地，而造成該第二DUT被偽誤地測試為不良。此外，在各線路其一者上之開路錯誤會造成一經連接至該線路的晶圓無法加以測試。一線路上的短路或開路皆會使得自相同波道所提供而接往為以其他DUT之其他線路的測試信號嚴重地衰減。

一種防止在或靠近任何I/O觸點區處出現嚴重地衰減一通過該互連系統之測試信號的錯誤之方式，即為在各探針及一波道線路分支點之間放置隔離電阻器。該等隔離電阻器可防止在一DUT上之接地短路將其他的DUT拉至接地，並且同樣可顯著地降低因在一線路上之開路所致生的衰減。美國專利第6,603,323號，標題為「Closed－Grid Bus Architecture For Wafer Interconnect Structure」中的圖7即描述此等隔離電阻器的運用方式。雖可降低錯誤的影響，然該等隔離電阻器並無法完全消除因錯誤所造成的衰減。此外，由於線路上的寄生電容之故，增加隔離電阻器會引入一RC延遲而不利地影響到測試信號的揚昇與下落時間，這會潛在地產生錯誤測試結果。

另一種隔離錯誤而不致引入電阻器衰減的方式，是在各波道分支點與探針之間納入一隔離緩衝器，即如圖2中所概述，且如圖5中之測試系統所進一步詳述。在圖5裡，一從一測試器之一驅動器40而來的傳輸線路波道42會被配發至在該探針卡18內的兩條匯流排線路50₁ 及50₂ ，以對於在兩個IC 37₁ 及37₂ (各者經標註為一待予測試之器件「DUT」)上的接觸觸點區，將波道信號提供給個別探針42₁ 及42₂ 。當然，一波道可類似地透過多條匯流排線路上而配發至相同IC上的多個觸點區。

如前述般，隔離緩衝器的缺點即為其等會將一不確定延遲引入至從該測試器到一晶圓上之各DUT的測試信號傳輸內。該延遲為不確定，這是因為透過緩衝器的延遲會隨著溫度及電力供應電壓之變化而改變。從該測試器到一晶圓上各DUT的信號延遲會在對一晶圓上各DUT進行一系列之測試的過程中改變，產生出不正確的測試結果。

一測試系統內之隔離緩衝器的另一項缺點，即為緩衝器會讓測試器無法令各DUT輸入腳針為開路、短路，以及有時共同地稱為參數測試的各項漏洩測試。即如前述，一經引入至一波道內的緩衝器會阻擋在一線路上之短路或開路影響另一者的效果。此者雖可提供隔離分支線路的優點，然這會有意地阻礙到使用短路或開路條件之測試作業。類似地，來自一DUT的漏洩電流會由一緩衝器所阻擋而離於其他線路，然此妨礙一DUT進行漏洩測量作業的情況。

所希冀者為將一信號配送至多個傳輸線路，並且可利用緩衝器將錯誤隔離，而不致引入一不等延遲，又不會妨礙到一測試器對一晶圓上之各DUT執行參數測試。

根據本發明，茲提供一種電路以利用緩衝器來隔離錯誤，而不會妨礙一測試器對一晶圓上之各DUT進行漏洩及參數測試。此外，茲提供一種電路以透過多個隔離緩衝器將延遲保持為固定。

藉由在一具根據本發明之各組件的晶圓測試系統內之隔離緩衝器，僅將一探針卡改變至一具有經該等隔離緩衝器所分支之波道者，可提供更有效率且具成本效益性的系統。藉此分支，該探針並不需要重新定位以數次接觸該晶圓來測試更多的DUT，即如未在探針卡中使用分支所要求者。僅將探針卡替換為隔離緩衝器亦可對於購買一新的測試器提供顯著較價廉的替代方式。

為藉經納入於波道線路路徑內之緩衝器以提供參數或其他漏洩測試，會在波道線路內之該等緩衝器的輸入及輸出間提供緩衝器旁通元件，以便讓漏洩電流通過。在漏洩或參數測試測量的過程中，可將受測試之線路內的緩衝器停用，而僅讓待予測量之漏洩電流通過該等緩衝器旁通元件。在一具體實施例裡，該緩衝器旁通元件為一具已知數值之電阻器，而經提供於各緩衝器之輸入與輸出間。在一替代性具體實施例裡，可在各緩衝器之輸入及輸出之間提供一傳輸閘。可利用三態緩衝器以供在漏洩或參數測試的過程中停用該緩衝器，作為一將電力及接地斷連於該等緩衝器的替代方式。

此外，根據本發明，茲提供一種用以校準該遠端緩衝器，俾有效地將來自測試測量作業之緩衝器延遲加以校準的方法。一第一校準方法是併同於一作用中緩衝器而利用類似對於參數測試之測試模式的漏洩測試模式，並且進一步利用一時域反射儀(TDR)測量作業。在該漏洩電流之TDR測量作業裡會偵測到由緩衝器延遲所引入的不連續性，這可讓測試器補償該緩衝器延遲。該第二校準方法是利用一個別測試器波道而無緩衝器延遲，並相較於經緩衝器延遲之波道，俾以消除該緩衝器延遲。假定所有的緩衝器在相同的晶圓上，則該第二方法可將相同的所測量緩衝器延遲施用於所有的經緩衝波道。一第三方法是利用一晶圓或DUT，此者具有像是利用一非經緩衝之探針卡所測得的延遲之已知延遲。接著會調整經緩衝之探針卡時序，使得經緩衝之探針卡時序測試結果能夠表示出該已知器件的延遲。

為確保隔離緩衝器延遲為均勻，會由一經供置於各隔離緩衝器，而控制該電力供應電壓或電流之中央延遲控制電路來控制緩衝器延遲。該延遲控制電路包含一將一信號提供至一參考延遲線路之輸入以及一參考緩衝器的振盪器。該參考延遲線路及參考緩衝器接著將各項輸入提供至一相位比較器。該參考延遲線路具有一經選擇以設定該等隔離緩衝器之延遲的長度。該相位比較器的輸出是透過一迴圈濾波器所提供，俾驅動該參考緩衝器以及該等經供置於各分支內之隔離緩衝器。按此組態設定，該延遲控制電路可有效地構成一延遲鎖定迴路，其中該參考緩衝器會提供一等於該參考延遲線路的延遲，即如該系統內之各個隔離緩衝器所提供者。

由於改變該等隔離緩衝器之延遲亦可造成各隔離緩衝器之輸出電壓的變化，因此在一進一步具體實施例裏，會在各波道分支點及探針之間按串序方式利用兩個緩衝器。該第一緩衝器經施加以一可變延遲控制，而該第二緩衝器並無延遲控制，並且可在其輸出處不變地供應該系統電壓。

圖6顯示具延遲控制之隔離緩衝器50的具體實施例，此者可改變供應至該緩衝器50之偏壓。在圖6裏，該緩衝器50包含一具一單一輸入55及輸出56之反相器51。該系統電力供應電壓軌57及58載荷一高電壓V＋及一低電壓V－。藉CMOS器件，該偏壓或電力供應電壓通常是稱為Vdd及Vss。通常會將該軌電壓V＋及V－直接地供應至該緩衝器。例如該電壓V＋可為5伏特，而該電壓V－可為接地或零伏特。然而，在具經設定以藉改變電力供應電壓來控制延遲之延遲控制電路的圖6裡，會透過個別的延遲控制電路60及61來提供該等軌電壓V＋及V－作為對該反相器51之高及低電力供應電壓。雖在圖5及6中經圖繪為兩個個別延遲控制電路60及61，然確可運用單一合併電路。此外，兩個電路60及61雖經描述為改變V＋及V－電壓兩者，然可單獨改變該等V＋及V－電壓其中一者而達到所欲之延遲。

雖此既經描述為藉由改變供應至該緩衝器之電壓來控制緩衝器延遲，然如此進行之問題即為供應給一像是反相器51之緩衝器的電壓內之變化，會改變在其輸出56處所供應的高及低電壓。根據本發明，可藉由按一對反相器(即如CMOS反相器)以實作各隔離緩衝器來解決這項問題，即如圖7所示。

圖7說明此一實作，其中是藉由修改圖6而增加一串接於該反相器51之反相器52來構成一緩衝器。由於是藉改變電力供應偏壓來控制延遲，因此僅會改變供應至該第一反相器51的電壓以控制其延遲。對該第二反相器52的電力供應偏壓會在V＋及V－軌處維持固定。由於該第二反相器52的輸出為該整體緩衝器50的輸出56，因此該整體緩衝器50的高及低輸出電壓會在V＋及V－軌處維持固定。因為在一些情況下，該隔離緩衝器輸出必須在V＋及V－軌處維持固定，因此圖7的電路利用具一固定電力供應電壓的第二反相器52。

而藉對於各隔離緩衝器所提供的不同延遲控制電路，各項溫度及器件特徵即可改變各個隔離緩衝器間的延遲。因此，一為控制由各隔離緩衝器所提供之延遲的單一延遲控制電路會為較佳。對多個隔離緩衝器利用一單一延遲控制電路，相對於多個延遲控制電路，亦可顯著地減少對一測試系統所必要的整體電路。

為以控制多個緩衝器之延遲的單一延遲控制電路細節可如圖8所顯示。該延遲電路70經圖示為連接至一類似於圖5之晶圓測試器組態的兩個隔離緩衝器50₁ 及50₂ 。然而，該延遲控制電路70可類似地經供置有兩個以上的隔離緩衝器，或經供置於除晶圓測試器外，像是一時脈樹項之其他型態的電路之分支內。此外，即如熟諳本項技藝之人士應即瞭解，所繪之延遲控制電路70可經組態設定以運作如一圖5及6內所示之延遲控制電路60及61的組合，或是為該等延遲控制電路60及61的個別其一者。

該延遲控制電路70包含一振盪器或時脈產生器72，以產生一經提供至一參考延遲線路74及一參考緩衝器76兩者之輸入的週期性信號。該振盪器可由一串聯連接之反相器，或是一經串接於一像是電阻器之延遲元件的反相器所構成。該振盪器信號頻率及工作週期並非關鍵，這是因為一錯誤信號僅導源於該振盪器之相同時段或週期的揚昇及落降邊緣，且同時地被輸入至該參考延遲線路74及該參考緩衝器76。

該參考延遲線路74係經建構以具有一等於透過該等隔離緩衝器50₁ 及50₂ 之所欲延遲的延遲。即如熟諳本項技藝之人士應即瞭解，可設定該參考延遲線路74的維度，以控制經過該延遲線路74之延遲。該參考延遲線路74可經建構於一含該等隔離緩衝器50₁ 及50₂ 、該參考緩衝器76、該相位比較器78等等之積體電路上，或是可為以外部於此一積體電路的方式所供置。由於可按微影蝕刻方式控制在一積體電路上之各組件的實體維度，因此可將逐一部分之變異性最小化。對於其中更為精確控制絕對或相對延遲為必要之要求性極高的應用，可施用雷射修裁處理以調諧該延遲線路74。若無雷射修裁處理，可能會有因用以建構該傳輸線路之材料或基板的Tce而引入傳輸線路延遲上的些微變異性。在這些情況下，可藉由調諧該延遲鎖定迴路以穩定傳輸線路的相對微小延遲變異性。

該相位比較器78測量來自該參考延遲線路74及該參考緩衝器76之輸出的相位差。該相位比較器78的輸出可驅動一低通濾波器，或迴圈濾波器電路80。該濾波器80過濾該相位比較器信號以產生一與該相位誤差成正比的控制電壓。然後利用此相位誤差控制電壓來調整該參考緩衝器76的延遲。該等受電壓控制之參考緩衝器76、相位比較器78及低通濾波器80的組合通稱為「延遲鎖定迴路」。如此，該延遲控制電路70可將一時序處理以及與溫度無關之參考提供給該參考緩衝器76，並進一步將該控制電壓施用於多個隔離緩衝器，像是50₁ 及50₂ 。

圖8的延遲控制電路70強制通過該參考緩衝器76之延遲符合於經過該參考延遲線路74的延遲。由於通過該參考延遲線路74的延遲通常並不會受週遭條件(即如溫度或該電力供應器的電壓)而改變，因此該延遲控制電路70可保持通過該參考緩衝器76的延遲為固定，即使是週遭溫度或其電力供應器的電壓變化亦然。

圖8的延遲控制電路70可進一步控制該等經供置於一單一波道42與各DUT 37₁ 及37₂ 間之分支42₁ 及42₂ 內的隔離緩衝器50₁ 及50₂ 之偏壓。如此，該延遲控制電路70會傾向於將通過該參考緩衝器76及該等隔離緩衝器50₁ 及50₂ 之延遲保持為固定。圖中雖繪示兩個隔離緩衝器50₁ 及50₂ ，然對其他分支所提供之額外緩衝器可如所述般具有由該電路70所控制之延遲。

可連接該延遲控制電路70以控制供應給該參考緩衝器76及該等隔離緩衝器50₁ 及50₂ 之電壓V＋及V－其一或兩者，以利設定該緩衝器延遲。如此，來自該迴圈濾波器80的連接可為一提供一從V－或V＋其一者之替換電壓的單一線路，或是一具兩條線路以提供從V＋及V－各者所替換之電壓的匯流排。

為確保各緩衝器間的延遲為實質上相同，該參考緩衝器76及該等隔離緩衝器50₁ 及50₂ 應為盡可能地類似，或至少如為保持經過該等隔離緩衝器50₁ 及50₂ 之延遲在一可接受差異之內所必要而類似。最好，該參考緩衝器76及該等隔離緩衝器50₁ 及50₂ 為經製造於相同的晶圓上，且可能地經供置於相同IC晶片上，以確保類似的器件及溫度特徵。

該參考緩衝器76及該等隔離緩衝器50₁ 及50₂ 可為如圖6之單一反相器組態，或如圖7所示之串列反相器。按如圖6之單一反相器組態，該延遲控制電路70控制施加於所有緩衝器反相器上之其一或兩者電力供應電壓。藉如圖7的串列反相器組態，該延遲電路70控制該串列內之第一反相器的供應偏壓，而對於該第二串列反相器該電力供應電壓維持固定於V＋及V－。藉圖7的隔離緩衝器組態，該參考緩衝器76及該等隔離緩衝器50₁ 及50₂ 兩者最好是包含串列反相器，以將於該參考緩衝器與各隔離緩衝器之間的類似性最大化，而能夠在各緩衝器內將該延遲精確地控制至一實質相等的數值。

圖9顯示一低通濾波器或迴圈濾波器80之具體實施例的細節。該迴圈濾波器80可運作以如圖8整合該相位比較器78的輸出，並將兩個以V＋及V－系統電壓軌為中心之集中延遲控制電壓V_H 及V_L 提供給該參考緩衝器76及該等隔離緩衝器50₁ 及50₂ 。圖9所示之電路提供一種對於該迴圈濾波器80的具體實施例，但該濾波設計並非關鍵，且可如熟諳本項技藝之人士所瞭解由另款低通濾波器電路組態取代。例如，一利用電容器及電阻器之被動低通濾波器可取代如圖9所示的迴圈電路80，其中可包含該等主動元件放大器90及92。

圖9之迴圈濾波器電路80接收該電力供應軌電壓V＋及V－以及該相位比較器78的輸出作為輸入。從這些輸入，圖9之電路可產生出控制電壓V_H 及V_L 。該電壓V_H 經提供作為對該參考緩衝器76及各隔離緩衝器之高電力供應輸入(亦即對一CMOS反相器之Vdd輸入)，而V_L 則經提供作為一對於該參考緩衝器76及各隔離緩衝器的低電力供應輸入(亦即對一CMOS反相器之Vss輸入)。

該迴圈濾波器80包含兩個差分放大器90及92。該放大器90的輸出提供控制電壓V_H ，而該放大器92的輸出提供控制電壓V_L 。一電阻器94將該軌電壓V＋連接至該放大器90的非反相(＋)輸入，而一電阻器96將該軌電壓V－連接至該放大器92的非反相(＋)輸入。該相位比較器78的輸出透過一電阻器98連接至該放大器90的非反相(＋)輸入，並透過一電阻器99連接至該放大器92的反相(－)輸入。而在該放大器90內，回饋係由一電阻器100以及一將其輸出連接至其反相(－)輸入之電容器103，連同一將該反相輸入連接至接地的電阻器101所提供。在該放大器92內，回饋係由一電阻器102以及一將其輸出連接至其反相(－)輸入之電容器104提供。該回饋電容器103及104可讓該等放大器90及92運作如積分器俾以減低雜訊。電阻器94、96、98及99可運作以確保電壓V_H 及V_L 是以V^＋ 及V^－ 為中心。

為驅動大量的緩衝器，可增加功率放大器以放大該等V_H 及V_L 輸出。亦或會希望放置電容器於該等V_H 及V_L 輸出以及各隔離緩衝器的個別輸入之間。此等電容器可從電力供應中濾除高頻率雜訊。

圖9之電路係經設計以保持在一隔離緩衝器輸出處之數位信號不致令其電力供應輸入變化，而會以該等V＋及V－電力供應位準之間為中心。藉如此進行，若該等V＋及V－位準維持未變，則在一信號之揚昇或落降邊緣上，在約一相等時間處就會如所應出現般出現後續的電路換接。藉由不令該隔離緩衝器的輸出以V＋及V－之間為中心，其一邊緣會比起正常為較早地觸發一後續電路換接，而或會造成錯誤測試結果出現。

藉如圖9內所示之電路，來自該相位址比較器78之相位差信號輸出愈大，V_H 及V_L 之間的差值也愈大。當施加於各隔離緩衝器時，來自該緩衝器延遲控制電路70的V_H 及V_L 間之差值愈大，由該等隔離緩衝器所提供的延遲就愈小。

圖10顯示一說明來自圖9電路之V_H 及V_L 信號輸出的操作範圍之圖表。V_H 及V_L 的範圍是依照為該等電阻器94、96、98及99所選定之數值而定。該等電阻器94、96、98及99會最好是經選定，使得，藉相位差內的變化，在V_H 及V_L 內會出現相等的變異性，以確保在V_H 及V_L 之間的中心線電壓會維持相同。可進一步選擇電阻器的數值，使得當來自該相位比較器78之相位差輸出信號為0時，該V_H 位在其總範圍的中間，並且該V_L 位在其總範圍的中間。對於V_H 及V_L 的特定範圍會依照所實作之特定電路的需要而定。

圖11顯示一對於如圖8之隔離緩衝器及延遲控制電路的替代方式，此者係經組態設定以減少所要求的整體電路。在圖11裏，一單一可變延遲隔離緩衝器110是被放置在一分支點之前的波道或傳輸線路42內。該隔離緩衝器110經圖示為一反相器，可接收來自該延遲控制電路70之可變電力供應偏壓信號V_L 及V_H 以設定其延遲。接著，在該配發點之後，將該等固定延遲緩衝器112₁ 及112₂ 納入該分支42₁ 及42₂ 內。該等緩衝器112₁ 及112₂ ，又稱為反相器，接收來自該系統電力供應軌的固定電力供應輸入V＋及V－。圖中雖繪出兩個緩衝器112₁ 及112₂ ，然該配發可為兩個以上的緩衝器。

圖11內的串列反相器114及116作為取代圖8的參考緩衝器76。該反相器114接收來自該迴圈濾波器80的可變電力供應偏壓信號V_L 及V_H 。反相器116接收固定電力供應軌V＋及V－。所有的反相器會最好是令為盡可能地類似，包含令為在相同的半導體晶圓上，以產生類似的器件及溫度變異性特徵。據此，圖11的電路可提供來自一共同波道的配發，而具產生一均勻延遲的隔離緩衝器。圖11的電路可利用如圖7之緩衝器提供一佳於圖8電路之優點，這是因為在各分支點內僅會需要單一緩衝器。

圖12顯示一由一串列CMOS反相器所構成之圖7的隔離緩衝器的具體實施例，該反相器51具有由一單一延遲控制電路160所控制的延遲，而該反相器52具有一固定延遲。該延遲控制電路160合併圖7之電路60及61的功能，類似於圖11的延遲控制電路70。該CMOS反相器51包含一PMOS電晶體121及NMOS電晶體120，該等可接收從該延遲控制電路160所產生的延遲控制電壓V_H 及V_L ，類似於圖11的電路70。該CMOS反相器52同樣地包含一PMOS電晶體及一NMOS電晶體，而該等電晶體是由固定V－及V＋電壓軌所驅動。

圖13說明一藉改變電流來控制延遲的隔離緩衝器組態，其相對於圖12中的電路改變電壓。圖13進一步說明緩衝器可採其他組態，像是利用雙極接面電晶體(BJT)所製作之差分放大器，即如相對於CMOS反相器。即如圖示，圖13內的緩衝器51為一具一電流耗散130之差分放大器，而電流是由一延遲控制電路161所控制。在一具體實施例裡，該延遲控制電路161可經組態如圖8的電路70。在此一對於該延遲控制電路161之組態裏，圖8之迴圈濾波器80的輸出會供應經組態設定為一差分放大器之參考緩衝器76以及該差分放大器緩衝器51的電流輸入。圖13的緩衝器51包含BJT電晶體132及134，具有構成＋及－差分放大器輸入的基極、連接至該電流耗散130之共同射極，以及透過電晶體136及138所提供至該V＋電力供應軌的集極。

可單獨運用該差分放大器51，或若意欲一軌對軌單一輸出，則可透過一第二放大器52連接至該輸出56。該差分放大器51不會遞送軌對軌V＋及V－電壓，這是因為電阻器136與138以及該電流耗散130會限制該輸出擺幅。如想要一軌對軌輸出，則該放大器52經組態設定為一比較器，即如圖13具連接至該V＋及V－軌之控制電壓V_{O H} 及V_{O L} ，會提供該所欲之軌對軌擺幅。

圖14顯示經供置於一波道42之各分支的隔離緩衝器50_{1 － 3} ，而由該等電阻器140_{1 － 3} 所提供之各緩衝器旁通元件則經供置於該等隔離緩衝器50_{1 － 3} 之輸入及輸出間，以供進行參數測試之漏洩電流測量作業。利用該電阻器140_{1 － 3} 所提供之旁通元件可供以進行極低電流漏洩測量作業。為容納該低漏洩測量作業，該等具已知數值之電阻器140_{1 － 3} 經連接於各緩衝器50_{1 － 3} 的輸入與輸出間。圖15說明圖14之電路修改例，利用該等電阻器140_{1 － 3} 提供跨於多個緩衝器110及112_{1 － 3} 之緩衝器旁通元件，其類似於圖11之排置方式。

為藉由如圖14及15之組態來測量漏洩電流，在漏洩測量的過程中，會利用經供置於該電力供應器與各緩衝器之間，以及在該電力供應器與各DUT之間的高阻抗電晶體切換開關或是中繼器(未以圖示)，對所有緩衝器以及對未加測量之各DUT的電力及接地予以斷連。然後，透過該等電阻器140_{1 － 3} 強行施加一電壓，以及測量對所有仍然連接於該等電力供應器之DUT而測量之所獲電流。會按類似方式對於參數測試而停用各緩衝器及各未用DUT。

圖16顯示另一為以利用各傳輸閘145_{1 － 2} 提供各緩衝器旁通元件之具體實施例，以供藉由在各波道內之緩衝器150_{1 － 2} 進行漏洩及參數測試。該等傳輸閘145_{1 － 2} 經供置於各緩衝器150_{1 － 2} 各者之輸入及輸出間。該等傳輸閘145_{1 － 2} 可為按一具有PMOS及NMOS電晶體之標準CMOS器件所構成，該等電晶體具有之源極－竭極路徑係經平行連接且透過一反相器將閘極併同連接以提供一控制輸入。該等傳輸閘145_{1 － 2} 可類似於一單一PMOS或NMOS電晶體所構成，該等電晶體具有跨於該緩衝器所連接之源極－竭極路徑以及一提供控制的閘極。各傳輸閘同樣地可利用不同的電晶體型態，像是藉利用BJT電晶體，而構成。圖16說明圖17之電路的修改例，藉以若確需要，可利用該等傳輸閘145_{1 － 2} ，提供跨於多個緩衝器110及112_{1 － 2} 之各緩衝器旁通元件。

為藉該等傳輸閘145_{1 － 2} 以提供參數測試，在一具體實施例裡，會在當經連接至各待予測試之DUT的該等傳輸閘經啟動之後，將該等緩衝器150_{1 － 2} 或112_{1 － 2} 設置在一三態模式下。為對此加以說明，圖示該輸出致能信號OE為經提供以相反極性，以於圖16－17裡在不同時間處啟動該等三態緩衝器及傳輸閘。此具體實施例適合於測量較大的漏洩數值，且不會要求將該緩衝器器件的電力及接地予以斷連。類似地，會維持電力連接至各未予測試之DUT。藉圖17之組態，該緩衝器110並非一三態緩衝器，這是因為其信號路徑被該等緩衝器112_{1 － 2} 所阻斷。然而，若來自該者之漏洩會影響到測試測量作業，則會希望是令緩衝器110為一三態器件。圖17之組態進一步利用來自於一延遲控制電路的較少線路，即如參照於圖11所述者。

本發明進一步提供方法以藉緩衝器校準一系統，其中具有如前根據本發明所述之各緩衝器旁通元件。該校準作業提供一透過各緩衝器之延遲的指示，因此可從利用一含有緩衝器之波道線路所製作的測試結果中，校準出該緩衝器延遲。可利用圖14－17中所顯示之任何電路組態執行該校準程序。

該第一校準方法利用一透過該緩衝器旁通元件(在漏洩測試模式下所啟動)，併同於作用中之(各)緩衝器，且進一步併同於一傳統時域反射儀(TDR)測量作業，所供置之漏洩電流的測試。可利用一TDR比較器偵測到並測量出由一緩衝器延遲所引入的不連續性，因此可讓一測試系統之測試器能夠藉由減去該緩衝器延遲計算並補償一測試系統內之緩衝器。在該TDR測量作業裡提供有一測試脈衝，並從一緩衝器輸入及輸出中測量出反射脈衝。在該緩衝器輸入及輸出之反射結果間接收的時間差會被用來決定一經過該緩衝器的延遲。如在一波道中經串列供置有多個緩衝器，則可將類似計算運用在其他的緩衝器。

圖18－19為說明利用TDR測量作業來決定緩衝器延遲之時序圖，而各緩衝器提供不同長度的延遲。圖18顯示一從一TDR測量器件所提供之脈衝160，以及來自一緩衝器之輸入及輸出的所獲回返反射162與164，其中該脈衝約等於該緩衝器延遲。即如圖18所示，該緩衝器延遲是藉由測量在來自該緩衝器輸入及輸出之反射162及164的揚昇邊緣間之時間差所決定。圖19顯示一提供自一TDR器件之脈衝170，以及所獲回返反射172及174，其中該脈衝小於該緩衝器延遲。來自該緩衝器之輸入及輸出的反射脈衝172及174雖為分離，然於兩個反射脈衝172及174之各揚昇邊緣間的類似測量結果可決定該緩衝器延遲。

在一第二校準方法裡，為決定並移除緩衝器延遲，會從含有該緩衝器之波道利用一個別的比較測試波道。會進行測量作業以決定一連接於各波道之共同器件的延遲，並且對各結果加以比較，而該差值即表示該緩衝器延遲。假定在該測試系統內的所有緩衝器為位在相同的晶粒上，或來自相同的晶圓，且在相同溫度下，這項方法可讓對於一緩衝器之緩衝器延遲決定結果能夠用來作為所有經緩衝波道之緩衝器延遲。

在一第三校準方法裡，為決定並移除緩衝器延遲，故使用具有一已知或經校準之延遲的晶圓或其他DUT。可利用一未經緩衝波道來決定該測試器件之延遲。然後對該經緩衝之波道進行測量作業，並且藉由減去該已知器件之經校準延遲之延遲來調整該經緩衝之波道的測量，俾有效地校準出任何因該緩衝器所致生之延遲。

本發明雖已按如上特定性加以說明，然此僅為教示熟諳本項技藝之人士如何製作並運用本發明。多項其他修改方式歸屬於即如後載之申請專利範圍中所定義的本發明範圍內。

2．．．測試器

4．．．測試控制器

6．．．通信纜線

8．．．測試頭

10．．．探針器

12．．．階台

14．．．晶圓

16．．．探針

16₁ －16₂ ．．．接觸觸點區

18．．．探針卡

20．．．相機

22．．．相機

24．．．電子連接

31．．．波道傳輸線路

32．．．波道傳輸線路

34．．．驅動器

35．．．驅動器

37₁ －37₄ ．．．積體電路

40．．．驅動器

42．．．傳輸線路波道

42₁ －42₂ ．．．探針

50．．．延遲緩衝器

50₁ －50₂ ．．．匯流排線路/隔離緩衝器

51．．．反相器

52．．．第二反相器

55．．．單一輸入

56．．．單一輸出

57．．．系統電力供應電壓軌

58．．．系統電力供應電壓軌

60．．．延遲控制電路

61．．．延遲控制電路

70．．．延遲控制電路

72．．．振盪器或時脈產生器

74．．．參考延遲線路

76．．．參考緩衝器

78．．．相位比較器

80．．．迴圈濾波器

90．．．主動構件放大器

92．．．主動構件放大器

94．．．電阻器

96．．．電阻器

98．．．電阻器

99．．．電阻器

100．．．電阻器

101．．．電阻器

102．．．電阻器

103．．．電容器

104．．．電容器

110．．．單一可變延遲隔離緩衝器

112₁ －112₃ ．．．固定延遲緩衝器

114．．．反相器

116．．．反相器

120．．．NMOS電晶體

121．．．PMOS電晶體

130．．．電流耗散

132．．．BJT電晶體

134．．．BJT電晶體

136．．．電晶體

138．．．電晶體

140₁ －140₃ ．．．電阻器

145₁ －145₂ ．．．傳輸閘

150₁ －150₂ ．．．緩衝器

160．．．延遲控制電路

161．．．延遲控制電路

162．．．回返反射

164．．．回返反射

170．．．脈衝

172．．．回返反射

174．．．回返反射

在此將藉助於各隨附圖式以解釋本發明之進一步細節，其中：圖1顯示一經配發至多條信號線路的單一傳輸線路；圖2顯示一經配發至多條線路的單一傳輸線路，其在該等多條線路中提供有各隔離緩衝器；圖3顯示一為以測試一半導體晶圓上之各IC的傳統測試系統簡化方塊圖；圖4說明一傳統測試系統排置，其中各波道鏈結於一單一探針；圖5說明可如何地將一晶圓測試器之單一波道配發至多個具隔離緩衝器之探針，以利用單一波道同時地測試多個IC；圖6顯示一具藉由改變供應至該緩衝器之電力供應偏壓以加以控制之延遲的隔離緩衝器具體實施例；圖7說明一由兩個串列反相器所構成之隔離緩衝器，而其中僅該第一者將一電力供應偏壓加以更替；圖8顯示一用以控制多個隔離緩衝器之延遲的延遲控制電路細部；圖9顯示圖8之迴圈濾波器的具體實施例細部；圖10顯示一說明對於自圖9電路所輸出之V_H 及V_L 信號的操作範圍圖表；圖11顯示一對於圖8之電路的替代方式，其中將一可變供應電壓隔離緩衝器放置在一波道分支點之前，以及一經供置於各分支內的固定電壓緩衝器；圖12顯示一如圖7而由一串列CMOS反相器所構成之隔離緩衝器的具體實施例，該第一串列CMOS反相器具有由一單一延遲控制電路所控制的延遲；圖13說明一具一經組態設定為一差分放大器之隔離緩衝器具體實施例，此者具有藉由改變通過該差分放大器之電流來控制之延遲；圖14顯示經供置於一波道之各分支內，而具有由電阻器所提供之緩衝器旁通元件以供進行漏洩電流測量作業的隔離緩衝器；圖15說明圖14之電路的修改例，以提供跨於多個緩衝器之各緩衝器旁通元件；圖16顯示經供置於一波道之各分支內，而具有利用各傳輸閘所提供之各緩衝器旁通元件俾進行漏洩測量的隔離緩衝器；圖17說明圖16之電路的修改例，以提供跨於多個緩衝器之各緩衝器旁通元件；以及圖18－19為說明利用時域反射儀(TDR)測量作業來決定緩衝器延遲之時序圖。

37₁ －37₂ ．．．積體電路

40．．．驅動器

42．．．傳輸線路波道

50₁ －50₃ ．．．隔離緩衝器

140₁ －140₃ ．．．電阻器

Claims (27)

1. 一種用以測試一電子裝置之設備，該設備包含：一隔離緩衝器，經供置於用以測試一電子裝置之一測試系統之一測試波道內；一緩衝器旁通元件，經供置於該隔離緩衝器之一信號輸入及輸出間的測試波道內；及一測試探針，經配置以與該電子裝置接觸；其中該測試波道經組配以電連接於用以控制該電子裝置之測試之一測試器之一端，且於該測試探針之另一端終止。
2. 如請求項1之設備，其中該緩衝器旁通元件包含一傳輸閘。
3. 如請求項2之設備，其中一信號經提供以當三態緩衝器為致動時使該傳輸閘失能，並以當該三態緩衝器為失能時致動該傳輸閘。
4. 如請求項1之設備，其中該緩衝器旁通元件包含一電晶體。
5. 如請求項4之設備，其中該電晶體係一CMOS元件，其具有一經連接於該隔離緩衝器之輸入及輸出間的源極-汲極路徑。
6. 如請求項1之設備，其中該測試波道包含一共同信號線路，其電連接至複數個分支信號線路，該裝置另包含：複數個測試探針，其經配置以接觸複數個受測之電子裝置，各該分支於該等測試探針之一者處終止； 複數個隔離緩衝器，供置於該等分支之每一者內；以及複數個緩衝器旁路元件，各緩衝器旁路元件平行地電連接至該等隔離緩衝器之一者。
7. 如請求項6之設備，其另包含該測試器，其中該測試器經組配以藉由通過該測試波道提供數個測試信號給該等電子裝置，來控制該等電子裝置之測試。
8. 如請求項6之設備，其中該等測試探針包含數個彈性彈簧結構。
9. 一種探針卡，其包含：數個隔離緩衝器，經供置於用以測試數個電子裝置之數個測試波道內；數個緩衝器旁通元件，其經供置與該等隔離緩衝器並聯；一電性介面，經配置以電連接該等測試波道至用以控制該等電子裝置之測試之一測試器，；以及數個測試探針，經配置以接觸該等電子裝置；其中該電性介面電連接至該等測試探針。
10. 如請求項9之探針卡，其中該等測試波道各者為於該等測試探針之一者處終止。
11. 如請求項10之探針卡，其中該等測試探針包含數個彈性彈簧。
12. 如請求項9之探針卡，其中該等緩衝器旁通元件包含數個傳輸閘。
13. 如請求項9之探針卡，其中該等測試探針包含數個彈性彈簧結構。
14. 如請求項9之探針卡，其中該等測試波道之至少一者包含一共同信號線路，該共同信號線路電連接至複數個分支信號線路，且該等信號線路分支之每一者於該等探針之一者處終止。
15. 如請求項14之探針卡，其中於該等測試波道之至少一者內，該等隔離緩衝器之一者供置於該等分支線路之每一者內。
16. 如請求項15之探針卡，其中於該等測試波道之至少一者內，各該緩衝器旁路元件係連接於該等隔離緩衝器之一者的一輸入及一輸出。
17. 如請求項15之探針卡，其另包含一額外隔離緩衝器，其供置於該等測試波道之至少一者之該共同信號線路內。
18. 如請求項17之探針卡，其中於該等測試波道之至少一者內：該額外隔離緩衝器之一輸出係連接於該等隔離緩緩衝器之數個輸入；以及各該緩衝器旁路元件係連接於該額外隔離緩衝器之一輸入與該等隔離緩衝器之一者的一輸出。
19. 一種用以測試一電子裝置之設備，該設備包含：一信號線路，經配置以電連接至用以測試數個電子裝置之一測試器；自該信號線路至複數個測試探針之複數個分支，該等 測試探針經配置以接觸該等電子裝置之數個電子裝置；數個隔離緩衝器，該等隔離緩衝器之各者經供置於數個分支之其一者內；以及數個緩衝器旁通元件，該等緩衝器旁通元件之各者並聯地電連接至該等隔離緩衝器之一者。
20. 如請求項19之設備，進一步包含一經供置於該信號線路的額外緩衝器，該額外緩衝器具有一輸出，該輸出連接至該等隔離緩衝器之數個輸入，其中該等緩衝器旁通元件電連接於該額外緩衝器之一輸入與該等隔離緩衝器之一者的一輸出。
21. 如請求項19之設備，其中該等緩衝器旁通元件包含數個傳輸閘。
22. 如請求項21之設備，其中該額外緩衝器包含一三態緩衝器。
23. 如請求項22之設備，其中一信號經提供以當該三態緩衝器為致動時使該等傳輸閘失能，並以當該三態緩衝器為失能時致動該等傳輸閘。
24. 如請求項19之設備，進一步包含數個額外緩衝器，該等額外緩衝器之各者經供置與於該等分支之一者之該等隔離緩衝器之一者串列配置，其中該等緩衝器旁通元件經供置而與於各分支內之串列緩衝器並聯。
25. 如請求項19之設備，進一步包含：一延遲控制電路，其具有一輸出，用以將一可變延遲控制輸入提供至該等隔離緩衝器，該延遲控制電路可設 定在其輸出處之延遲控制電壓電位，以將通過各隔離緩衝器的延遲控制在實質上符合於通過一時間延遲參考的延遲。
26. 如請求項19之設備，其中每該緩衝器旁路元件係電連接至該等隔離緩衝器之一者的一輸出及一輸入。
27. 如請求項19之設備，其中該等測試探針包含數個彈性彈簧結構。