CN101115998B - 用于远程缓冲测试通道的方法和装置 - Google Patents

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Abstract

提供了一种使得泄漏电流测量或参数测试可用设置在通道线路中的隔离缓冲器来执行的系统。多个这种隔离缓冲器被用来将单个信号通道连接到多个线路。通过设置在每一个缓冲器的输入和输出之间的缓冲器旁路元件，诸如电阻器或传输门，来提供泄漏电流测量。通过使用TDR测量来基于通过缓冲器旁路元件的反射脉冲确定缓冲器延迟，缓冲器旁路元件可被用来校准消除测试系统中的缓冲器延迟。通过比较测量缓冲和非缓冲通道线路或者通过测量具有已知延迟的设备，同样可校准消除缓冲器延迟。

Description

用于远程缓冲测试通道的方法和装置
技术领域
本发明一般地涉及通过隔离缓冲器将信号分配到多个线路以避免信号退化，本发明尤其涉及用于通过诸缓冲器将晶片测试系统的单个测试信号通道连接到多个测试探针，以使测试晶片上的集成电路(IC)得以测试。
背景技术
如图1所示，将一信号扇出到多个传输线路在很多情况下需要信号以相等的相移到达多个目的地。例如为了扇出一时钟信号，时钟树被用来分发时钟信号以使得到达多个线路的诸信号是同步的，或者在线路目的地上无相位差地被分发。通常为了保证没有相位差，多条传输线路被设置成具有相同长度。然而在一些情况中，路由多条线路以使得所有线路都有相同长度是不可能的。进一步地，多条线路之一上可发生故障或线路退化，这可产生引起其它线路上信号干扰和显著衰减的返回信号。
如图2所示，可在多条传输线路的每一路径中设置隔离缓冲器以减少故障的影响。不幸的是，隔离缓冲器电路不仅会将延迟加入信号，通常也会引入到达延迟不确定性，或者实际上在多条传输线路的目的地产生相位差。电路结构变化和温度变化是从一个缓冲电路到另一个缓冲电路的延迟变化的起因，这对同步电路来说是个问题。
尽管时钟树提供了信号应当被同步分发的一个例子，但如果可以维持相等的相位延迟则会便于在其它系统中提供这样的分发。图3示出这种系统——用于测试半导体晶片上的IC的测试系统——的简化框图。该测试系统包括由测试控制器4构成的测试器2，其中该测试控制器4由通信电缆6连接到测试头8。该测试系统进一步包括由用于安装被测试晶片14的工作台12构成的探测器10，该工作台12移动成与探针卡18上的诸探针16接触，其中这些探针16是，例如，弹性弹簧探针、弹簧引脚、眼镜蛇形探针(cobra type probe)、导电突点、或用于接触集成电路的本领域所公知的其它形式探针。相机20和22被示为附加到探测器10和测试头8，以使得诸探针16与晶片14上形成的IC的触点能精确对准。
在测试系统中，测试数据由测试控制器4产生并通过通信电缆6传输到测试头8。然后从晶片上的IC提供的测试结果被测试头8接收并且传输给测试控制器4。测试头8包含一组测试器通道。通常从测试控制器4提供的测试数据被分到通过电缆6提供并在测试头8中分开的各个测试器通道，从而每个通道都贯穿到诸探针16中的一个单独探针。来自测试头8的诸通道通过电连接24被链接到诸探针16。
在大部分情况下诸探针16的每一个都接触被测试晶片14的IC上的单个输入/输出(I/O)端子或焊盘。然后每个测试器通道可将测试信号传送到IC输入或者监视IC输出信号，以确定IC是否响应其输入信号如所期望的那样运行。图4详细示出每个测试器通道在何处被连接到单个探针。在图4中，两个信号通道传输线路31和32被示为设置成两个单独的探针161和162接触晶片14上两个单独的IC 371和372上的焊盘。通道传输线路31和32中的每一个由相应驱动器34和35驱动，该驱动器34和35通常位于测试控制器4中。来自通道传输线路31和32的测试数据通过探针卡18被分发到单独的探针161和162。一旦测试完成，晶片就被分割成单独的IC 371-374。
因为通常有比可用测试通道更多的I/O焊盘，所以测试器一次只可以测试晶片上的一部分IC。因此，支承晶片的“探测器”必须多次将晶片重新定位到探针下面从而能测试所有IC。如果不需要重新定位晶片就能同时接触并测试晶片上的所有IC，则由于节省了测试时间并防止因多次与测试系统接触而可能引起的晶片损坏而是有利的。
减少不需重新定位晶片就测试整个晶片所需要的测试通道数目的一种方法是将单个测试通道分发或扇出到多条线路，如图1中一般性所示，从而可能允许同一测试器通道将诸信号提供给晶片上大量IC的I/O焊盘。尽管可扇出一个通道，但在扇出时从一DUT(测试中设备)提供的测试结果中所识别的故障可能会错误地出现在另一DUT的测试结果中。例如，被短路到地的一DUT上的接触焊盘中的故障会把第二个DUT上的接触焊盘短路到地，从而导致该另一个DUT被错误地测试为损坏。此外，线路之一上的开路电路故障会致使连接到这一线路的晶片无法测试。线路上的开路或短路都会严重衰减从同一通道提供给供其它DUT使用的其它线路的测试信号。
防止位于或靠近任何I/O焊盘的故障严重衰减经过互连系统的测试信号的一种方法是在诸探针和通道线路分支点之间放置隔离电阻器。隔离电阻器防止在一个DUT上的短路到地将另一DUT拉到地，并同样显著减小因线路上的开路所引起的衰减。题为“Closed-Grid Bus Architecture For Wafer InterconnectStructure(用于晶片互连结构的闭合网格总线架构)”的美国专利No.6,603,323的图7描述了这类隔离电阻器的使用。尽管减轻了故障的影响，但是隔离电阻器并不能完全消除因故障引起的衰减。此外，和线路上的寄生电容一起，添加隔离电阻器引入会对测试信号的上升和下降时间产生不良影响的RC延迟，从而可能产生错误的测试结果。
不引入电阻器衰减而隔离故障的另一种方法是在每个通道分支点和探针之间包含隔离缓冲器，如图2中一般性所示，并如图5中对测试系统地更详细例示。在图5中，来自测试器的驱动器40的一个传输线路通道42被扇出到探针卡18中的两总线线路501和502，以将通道信号提供给单独的探针421和422，其中探针421和422用于接触两个IC 371和372(每个都标注为测试中设备“DUT”)上的焊盘。当然，同样可通过多条总线线路将一个通道扇出到同一IC上的多个焊盘。
如前所述，隔离缓冲器的一个缺陷是它们将不确定延迟引入到了从测试器到晶片上诸DUT的测试信号的传输。该延迟是不确定的，因为经过缓冲器的延迟会随温度和电源电压的改变而改变。从测试器到晶片上诸DUT的信号延迟会在针对晶片的诸DUT的一系列测试的执行过程中改变，从而产生错误的测试结果。
在测试系统中使用的隔离缓冲器的另一个缺陷是，缓冲器妨碍测试器能够使得DUT输入引脚开路、短路以及进行有时统称为参数测试的泄漏测试。如上所述，引入到通道中的缓冲器会阻止一条线路上的短路或开路影响另一线路。尽管这提供了隔离所支路的好处，但会妨碍有意使用短路或开路状态进行测试。同样，来自DUT的泄漏电流将通过缓冲器阻隔其它线路，这是一种妨碍测量来自DUT的泄漏的状态。
需要将信号分发到多条传输线路并利用缓冲器提供故障隔离，且既不引入不相等的延迟，也不妨碍测试器执行对晶片的诸DUT的参数测试。
发明内容
根据本发明，提供电路以使用缓冲器来隔离故障而不妨碍测试器对晶片的诸DUT执行泄漏和参数测试。此外，提供保持经过多个隔离缓冲器的延迟恒定的电路。
使用具有根据本发明组件的晶片测试系统中的隔离缓冲器，简单地将探针卡更换为具有通过隔离缓冲器进行分支的通道的探针卡提供了更有效和更节省成本的系统。借助于这样的分支，探测器不需要重新定位以多次接触晶片来测试更多的DUT，而在探针卡中没有使用支路时就需要这样做。简单地用隔离缓冲器替换探针卡也会提供一种比购买新测试器便宜得多的替代。
为了使用包含在通道线路路径中的缓冲器提供参数或其它泄漏测试，在通道线路中的缓冲器的输入和输出之间设置允许泄漏电流通过的缓冲器旁路元件。在泄漏或参数测试测量过程中，可禁用正在测试线路中的缓冲器，从而只允许测量经过缓冲器旁路元件的泄漏电流。在一个实施例中，缓冲器旁路元件是设置在每个缓冲器的输入和输出之间的已知电阻值的电阻器。在另一个实施例中，在每个缓冲器的输入和输出之间设置传输门。三态缓冲器可用来在泄漏或参数测试期间禁用缓冲器，作为将电源和接地从缓冲器切断的一种替代。
进一步根据本发明，提供用于校准远程缓冲器以有效地校准消除测试测量中的缓冲器延迟的方法。第一校准方法使用与参数测试的测试模式相似的泄漏测试模式以及有源缓冲器，并进一步使用时域反射仪(TDR)测量。由缓冲器延迟引入的不连续性在泄漏电流的TDR测量中被检测到，从而允许测试器补偿该缓冲器延迟。第二校准方法使用没有缓冲器延迟的单独的测试器通道，并与缓冲器延迟通道进行对比以消除缓冲器延迟。假设所有的缓冲器都在同一晶片上，第二方法可将相同的测得延迟应用到所有缓冲通道。第三方法使用具有已知延迟的晶片或DUT，诸如使用非缓冲探针卡测得的延迟。然后将缓冲探针卡计时调整成缓冲探针卡计时测试结果指示已知设备的延迟。
为了保证隔离缓冲器延迟是均匀的，缓冲器延迟由中央延迟控制电路控制，该中央延迟控制电路控制提供给每个隔离缓冲器的电源电压或电流。延迟控制电路包括一振荡器，该振荡器将信号提供给参考延迟线和参考缓冲器的输入。然后参考延迟线和参考缓冲器向相位比较器提供输入。选择参考延迟线的长度以设置隔离缓冲器延迟。通过环路滤波器提供相位比较器的输出以驱动参考缓冲器以及支路中所设置的隔离缓冲器。正如所配置的那样，延迟控制电路有效地形成一个延迟-闭锁环路，其中参考缓冲器将提供与参考延迟线相等的延迟，正如系统中的每一隔离缓冲器所将提供的那样。
由于改变隔离缓冲器的延迟也会导致改变每个隔离缓冲器的输出电压，所以在又一个实施例中在每个通道分支点和探针中串联使用两个缓冲器。第一缓冲器应用可变延迟控制，而第二缓冲器没有延迟控制并可在其未经改变的输出处提供系统电压。
附图说明
本发明的更多细节借助附图来说明，在附图中：
图1示出被扇出到多条信号线路的单条传输线路；
图2示出被扇出到多条信号线路的单条传输线路，其中隔离缓冲器设置在所述多个信号线路中；
图3示出用于测试半导体晶片上的IC的传统测试系统的简化框图；
图4示出常规的测试系统配置，其中每个通道都被链接到单个探针；
图5示出晶片测试器的单个通道如何被扇出到带有诸隔离缓冲器的多个探针，用于使用单个通道同时测试多个IC；
图6示出隔离缓冲器的一个实施例，其中延迟通过改变提供给缓冲器的电源偏置来控制；
图7示出由两个串联逆变器构成的隔离缓冲器，其中只有第一个逆变器具有可变的电源偏置电压；
图8示出用于控制多个隔离缓冲器的延迟的延迟控制电路的细节；
图9示出图8的环路滤波器的一个实施例的细节；
图10示出例示从图9电路输出的VH和VL信号的工作范围的图表；
图11示出图8电路的一种替代，其中可变电源电压隔离缓冲器放置在通道分支点之前，而固定电压缓冲器设置在每个支路中；
图12示出用于图7的由串联CMOS逆变器构成的隔离缓冲器的一个实施例，第一个串联CMOS逆变器具有由单个延迟控制电路控制的延迟；
图13示出用带有配置为差分放大器的隔离缓冲器的一个实施例，该差分放大器的延迟通过改变流经该差分放大器的电流来控制；
图14示出在通道的诸支路中设置的隔离缓冲器，该通道带有由电阻器提供的缓冲器旁路元件以使得能够进行泄漏电流测量；
图15示出图14电路的变体，以设置跨接多个缓冲器的缓冲器旁路元件；
图16示出设置在通道的诸支路中的隔离缓冲器，该通道带有使用传输门设置的缓冲器旁路元件以便泄漏测试；
图17示出图16电路的变体，以设置跨接多缓冲器的缓冲器旁路元件；以及
图18-19是示出使用时域反射仪(TDR)测量来确定缓冲器延迟的时序图。
具体实施方式
图6示出隔离缓冲器50的一个实施例，该隔离缓冲区50具有可改变提供给缓冲器50的偏置电压的延迟控制。在图6中，缓冲器50包括具有信号输入55和输出56的逆变器51。系统电源电压轨57和58传送高电压V+和低电压V-。对于CMOS元件，偏置电压或电源电压通常被称为Vdd和Vss。通常，轨电压V+和V-被直接供应给缓冲器。电压V+，例如，可以是5伏，而V-可以是接地或0伏。然而，图6中延迟控制电路被设置为通过改变电源电压来控制延迟，电压轨V+和V-通过相应的延迟控制电路60和61提供，作为逆变器51的高、低电源电压。尽管在图5和图6中被示出为两个单独的延迟控制电路60和61，但也可使用单个组合电路。另外，尽管两个电路60和61被描述为改变V+和V-电压，但电压V+和V-中的任一个都可被单独改变以获得所需要的延迟。
尽管已经描述通过改变提供给缓冲器的电压来控制缓冲器延迟，但这样做的一个问题是改变提供给诸如逆变器51的缓冲器的电压会改变在其输出56处提供的高、低电压。根据本发明，通过将每个隔离缓冲器实现为一对逆变器(例如CMOS逆变器)来解决这一问题，如图7所示。
图7示出这样的一个实现：通过修改图6以添加与逆变器51串联的逆变器52来构成缓冲器。当通过改变电源偏置电压来控制延迟时，只改变提供给第一逆变器51的电压以控制其延迟。第二逆变器52的电源偏置电压仍固定为V+和V-轨。由于第二逆变器52的输出是总缓冲器50的输出56，因此总缓冲器50的高、低输出电压被固定为V+和V-轨。因为在一些情况下隔离缓冲器输出必须保持固定在V+和V-轨，所以图7的电路使用具有固定电源电压的第二逆变器52。
对于为每个隔离缓冲器设置的不同的延迟控制电路，温度和器件特性可改变隔离缓冲器之间的延迟。因而，控制由每个隔离缓冲器提供的延迟的单个延迟控制电路是较佳的。相对于多个延迟控制电路，使用用于多个隔离缓冲器的单个延迟控制电路也可显著减少测试系统所需要的整个电路。
用于控制多个缓冲器的延迟的单个延迟控制电路的细节在图8中示出。类似于图5，延迟电路70被示为连接到晶片测试器配置的两个隔离缓冲器501和502。然而，延迟控制电路70同样可被设置成两个以上的隔离缓冲器，或被设置在除了诸如时钟树的晶片测试器之外的其它类型电路的支路中。此外，本领域普通技术人员会理解，所示出的延迟控制电路70可被配置成用作图5和图6中所示出的延迟控制电路60和61的组合，或者是作为延迟控制电路60和61的单独电路。
延迟控制电路70包括用于产生提供给参考延迟线74和参考缓冲器76的输入的周期性信号的振荡器或时钟发生器72。振荡器可由串联的逆变器形成、或者由逆变器与诸如电阻器的延迟元件串联形成。振荡器信号频率和占空系数并不重要，因为误差信号只来源于振荡器的相同周期或循环的上升沿和下降沿，该误差信号同时被输入到参考延迟线74和参考缓冲器76。
参考延迟线74被构建为其延迟等于通过隔离缓冲器501和502的期望延迟。本领域普通技术人员会理解，参考延迟线74的尺寸可被设置成通过延迟线74来控制延迟。参考延迟线74可被构建在包含隔离缓冲器501和502、参考缓冲器76、相位比较器78等的集成电路上，或者可被设置在这样的集成电路外部。由于集成电路上组件的实际尺寸可通过光刻控制，因此能将各部分之间的差异减到最小。在需要更精确的绝对或相对延迟控制的高要求应用中，可应用激光微调来调节延迟线74。如果不用激光微调的话，可能会由于用来构造传输线路的材料或基片的热膨胀系数(Tce)而引入传输线路延迟的轻微差异。在这些情况下，可通过调整延迟锁定环路来稳定传输线路的相对较小的延迟差异。
相位比较器78测量来自参考延迟线74和参考缓冲器76的输出的相位差异。相位比较器78的输出驱动低通滤波器或环路滤波器电路80。滤波器80过滤相位比较器信号以生成与相位误差成比例的控制电压。然后这一相位误差控制电压被用来调整参考缓冲器76的延迟。受电压控制的参考缓冲器76、相位比较器78和低通滤波器80的组合通常被称为“延迟锁定环路”。因此，延迟控制电路70向参考缓冲器76提供时间进程和温度无关参考，并进一步将控制电压应用到多个隔离缓冲器，诸如501和502。
图8的延迟控制电路70迫使经过参考缓冲器76的延迟与经过参考延迟线74的延迟相匹配。因为经过参考延迟线74的延迟通常不为环境条件(例如，温度或电源电压)所改变，因此尽管环境温度或其电源电压发生了改变，延迟控制电路70仍使经过参考缓冲器76的延迟保持恒定。
图8的延迟控制电路70进一步控制隔离缓冲器501和512的偏置电压，其中隔离缓冲器501和512被设置在单个通道42与DUT 371和372之间的支路421和422中。因此，延迟控制电路70易于使经过参考缓冲器76和隔离缓冲器501和502的延迟保持恒定。尽管示出了两个隔离缓冲器501和502，但是如图所示，其它设置到其它支路的缓冲器也可由电路70控制延迟。
可连接延迟控制电路70以控制提供给参考缓冲器76和隔离缓冲器501和502的电压V+和V-中的二者之一或全部以设置缓冲器延迟。因此，来自环路滤波器80的连接可以是提供由V-或V+之一改变而来的电压的单条线路，也可以是提供由V+和V-之一改变而来的电压的带有两条线路的总线。
为保证缓冲器之间的延迟实质上相同，参考缓冲器76和隔离缓冲器501、502等应该尽可能相似，或至少像将经过隔离缓冲器501和502的延迟保持在可接受差异内所需的那样相似。较佳地，参考缓冲器76与隔离缓冲器501和502在同一晶片上制造，并可能被设置在同一IC芯片上，以保证具有相似的器件和温度特性。
参考缓冲器76和隔离缓冲器501和502可以是图6中所示出的单个逆变器配置或者是图7中所示出的串联逆变器。对于图6的单个逆变器配置，延迟控制电路70控制提供给所有缓冲逆变器的电源电压的二者之一或全部。对于图7的串联逆变器配置，延迟电路70控制串联的第一个逆变器的电源偏置电压，而对于第二个串联逆变器电源电压保持固定为V+和V-。对于图7的隔离缓冲器配置，参考缓冲器76和隔离缓冲器501和502较佳地包括串联逆变器以使得参考和隔离缓冲器之间的相似性最大，从而使得每个缓冲器的延迟可被精确控制为基本相等的值。
图9示出低通滤波器的一个实施例或环路滤波器80的细节。环路滤波器80用来集成相位比较器78的输出，如图8所示，并将两个集中延迟控制电压VH和VL提供给置于V+和V-系统电压轨中间的参考缓冲器76与隔离缓冲器501和502。图9中所示的电路提供环路滤波器80的一个实施例，但滤波器设计并不重要，可由本领域普通技术人员所理解的另一低通滤波器电路配置来代替。例如，使用电容器和电阻器的无源低通滤波器可以代替图9中所示出的包括有源元件放大器90和92的环路滤波器80。
图9的环路滤波器电路80接收电源轨电压V+和V-以及相位比较器78的输出作为输入。根据这些输入，图9的电路生成控制电压VH和VL。电压VH被作为高电源输入(即CMOS逆变器的Vdd输入)提供给参考缓冲器76和隔离缓冲器，而VL被作为低电源输入(即CMOS逆变器的Vss输入)提供给参考缓冲器76和隔离缓冲器。
环路滤波器80包括两个差分放大器90和92。放大器90的输出提供控制电压VH，而放大器92的输出提供控制电压VL。电阻器94将轨电压V+连接到放大器90的同相(+)输入端，而电阻器96将轨电压V-连接到放大器92的同相(+)输入端。来自相位比较器78的输出通过电阻器98连接到放大器90的同相(+)输入端，并通过电阻器99连接到到放大器92的反相(-)输入端。放大器90中反馈由将其输出连接到其反相(-)输入端的电阻器100和电容器103以及将反相(-)输入端连接到地的电阻器101提供。放大器92中反馈由将其输出连接到其反相(-)输入端的电阻器102和电容器104提供。反馈电容器103和104使得放大器90和92能用作积分器以减少噪声。电阻器94、96、98和99用来保证电压VH和VL被置于V+和V-中间。
为了驱动大量的缓冲器，可添加功率放大器以放大VH和VL输出。也可期望在VH和VL输出与隔离缓冲器的相应输入之间放置电容器。这样的电容器从电源中滤除高频噪声。
图9的电路被设计为防止隔离缓冲器输出端的数字信号改变其电源输入，而是使其位于V+和V-电源电平中间。通过这样做，后续电路的转换将会在大约与信号的上升沿或下降沿相等的时刻发生，正如在V+和V-电平保持不变时将会发生的那样。通过不将隔离缓冲器的输出置于V+和V-中间，一个边沿会比正常状态更快地触发后续电路转换，从而可能导致发生错误的测试结果。
对于在图9中所示的电路，从相位比较器78输出的相位差越大，VH和VL之间的差也越大。当应用于隔离缓冲器时，来自缓冲器延迟控制电路70的VH和VL之间的差越大，隔离缓冲器所提供的延迟就越小。
图10示出例示从图9电路输出的VH和VL信号的工作范围的图表。VH和VL的范围取决于于电阻器94、96、98和99所选择的电阻值。电阻器94、96、98和99较佳地被选择为使得在相位差变化时VH和VL发生同样的变化，以保证VH和VL之间的中间电压保持相同。电阻器的电阻值进一步被选择为使得在来自相位比较器78的相位差输出信号为0时VH在其整个范围的中间且VL在其整个范围的中间。取决于所实现的特定电路的需要，VH和VL的具体范围将会改变。
图11示出图8的隔离缓冲器和延迟控制电路的一种替代，它被配置为减少所需的全部电路。在图11中，单个可变延迟隔离缓冲器110被放置在分支点之前的通道或传输线路42内。被示为逆变器的隔离缓冲器110，接收来自延迟控制电路70的可变电源偏置电压信号VL和VH来设置其延迟。然后固定延迟缓冲器1121和1122被包含在扇出点后的支路421和422中。也被示为逆变器的缓冲器1121和1122，从系统电源轨接收固定电源输入V+和V-。尽管示出两个缓冲器1121和1122，但可以扇出到超过两个的缓冲器。
图11中的串联逆变器114和116代替图8的参考缓冲器76。逆变器114接收来自环路滤波器80的可变电源偏置电压信号VL和VH。逆变器116接收固定电源轨V+和V-。所有逆变器较佳地做得尽可能相似，包括制作在同一半导体晶片上以产生相似的器件和温度变化特性。这样，图11的电路提供从公共通道的扇出，其中该公共通道带有产生相同延迟的诸延迟隔离缓冲器。由于在每个分支点中只需要单个缓冲器，因此图11的电路有优于使用图7中所示的缓冲器的图8电路的好处。
图12示出由串联CMOS逆变器构成的图7的隔离缓冲器的一个实施例，其中逆变器51的延迟由单个延迟控制电路160控制，而逆变器52具有固定的延迟。延迟控制电路160结合了图7的电路60和61的功能，类似于图11的延迟控制电路70。CMOS逆变器51包括接收从与图11电路70相类似的延迟控制电路160产生的延迟控制电压VH和VL的PMOS晶体管121和NMOS晶体管120。CMOS逆变器52同样包括PMOS和NMOS晶体管，诸晶体管由固定的V+和V-电压轨驱动。
与图12中的改变电压形成对比，图13示出一种通过改变电流来控制延迟的隔离缓冲器配置。与CMOS逆变器形成对比，图13进一步示出缓冲器可采取其它配置，例如使用双极结晶体管(BJT)制成的差分放大器。如图所示，图13中的缓冲器51是带有电流吸收器130的差分放大器，该电流吸收器具有由延迟控制电路161控制的电流。在一个实施例中，延迟控制电路161可被配置为图8的电路70。在延迟控制电路161的这种配置中，图8的环路滤波器80的输出会提供被配置为差分放大器的参考缓冲器76和差分放大器缓冲器51的电流输入。图13的缓冲器51包括BJT晶体管132和134，具有构成+和-差分放大器输入端的基极、连接到电流吸收器130的共发射极、以及设置成通过电阻器136和138到达V+电源轨的集电极。
差分放大器51可单独地使用，或者如果需要轨到轨(rail-to-rail)的单输出，也可通过第二放大器52连接到输出端56。差分放大器51不会传递V+和V-电压，因为电阻器136和138以及电流吸收器130限制了输出摆动。如果需要轨到轨输出，则被配置为比较器的放大器52将提供所需要的轨到轨摆动，其中如图13所示出的那样控制电压VOH和VOL被连接到V+和V-轨。
图14示出设置在通道42的诸支路中的隔离缓冲器501-3，其中缓冲器旁路元件通过电阻器1401-3设置在隔离缓冲器501-3的输入和输出之间，以使得用于参数测试的泄漏电流测量能够进行。使用电阻器1401-3设置的旁路元件允许极弱电流泄漏测量。为了适应微弱电流泄漏测量，已知电阻值的电阻器1401-3被连接在每个缓冲器501-3的输入和输出之间。类似于图11的设置，图15示出图14电路的变体，以使用跨接多个缓冲器110和1121-3的电阻器1401-3来设置缓冲器旁路元件。
为了使用图14和15的配置测量泄漏电流，在泄漏测量期间，使用高阻抗晶体管开关或继电器(未示出)断开到所有缓冲器和所有不是正在测量的DUT的电源和接地，其中高阻抗晶体管开关或继电器被设置在电源和缓冲器之间以及在电源和诸DUT之间。于是电压被强迫经过电阻器1401-3，由此引起的电流对保持连接到电源的所有DUT进行测量。缓冲器和未使用的诸DUT同样被禁用参数测试。
图16示出另一实施例，其中使用传输门1451-2设置缓冲器旁路元件以使得泄漏和参数测试可使用通道中所设置的缓冲器1501-2进行。传输门1451-2被设置在每个缓冲器1501-2的输入端和输出端之间。传输门1451-2可被形成为具有PMOS和NMOS晶体管的标准CMOS器件，其源极-漏极通路并联连接且其栅极通过逆变器连接在一起以提供控制输入。传输门1451-2同样可以由单个PMOS或NMOS晶体管和提供控制输入的门构成，其中PMOS或NMOS晶体管带有跨接缓冲器的源极-漏极通路。同样可使用不同类型的晶体管来构成传输门，例如使用BJT晶体管。图16示出图17的电路的变体，以在需要时使用传输门1451-2设置跨接多个缓冲器110和1121-2的缓冲器旁路元件。
为使用传输门1451-2提供参数测试，在一个实施例中，当连接到诸待测DUT的传输门被启用时，缓冲器1501-2或1121-2被置于三态模式。为对此作出说明，输出启用信号OE被示为以相反极性提供，以便在图16-17中的不同时刻启用三态缓冲器和传输门。这一实施例适用于测量较大泄漏值，并且不需断开缓冲器设备的电源和接地。同样，电源可保持连接到不作测试的诸DUT。对于图17的配置，缓冲器110不是三态缓冲器，因为其信号通路被缓冲器1121-2所阻塞。然而，如果来自缓冲器110的泄漏会影响测试测量，则将缓冲器110作为三态设备也是所期望的。如参考图11所述，图17的配置进一步使用更少来自延迟控制电路的线路。
本发明进一步提供使用具有根据本发明所述的缓冲器旁路元件的缓冲器来校准系统的方法。校准提供经过缓冲器的延迟的指示，从而可根据使用包含该缓冲器的通道线路得到的测试结果校准消除缓冲器延迟。校准过程可以使用图14-17所示的任一电路配置来执行。
结合活动的一个或多个缓冲器，并进一步结合常规的时域反射仪(TDR)测量，第一校准方法测试流经缓冲器旁路元件(在泄漏测试模式中被启用)的泄漏电流。使用TDR比较器检出并测量由缓冲器延迟引入的不连续性，从而允许测试系统的测试器通过减去缓冲器延迟来计算并补偿测试系统中的缓冲器。在TDR测量中提供测试脉冲，并测量来自缓冲器输入端和输出端的反射脉冲。接收到来自缓冲器的输入端和输出端的反射之间的时差被用来确定经过缓冲器的延迟。如果在通道中设置串联的多个缓冲器，类似的计算也可用于其它缓冲器。
图18-19是示出使用具有提供不同长度延迟的缓冲器的TDR测量来确定缓冲器延迟的时序图。图18示出从TDR测量设备提供的脉冲160，以及由此产生来自缓冲器的输入和输出的返回反射162和164，其中该脉冲大约与该缓冲器延迟相等。如图18所示，通过测量来自缓冲器的输入和输出的反射162和164的上升沿之间的时差来确定缓冲器延迟。图19示出从TDR设备提供的脉冲170以及由此产生的返回反射172和174，其中该脉冲比缓冲器延迟要小。尽管来自缓冲器的输入和输出的反射脉冲172和174是分开的，但缓冲器延迟由两个反射脉冲172和174的上升沿之间的类似测量确定。
在确定并消除缓冲器延迟的第二校准方法中，从包含缓冲器的通道使用独立的比较测试通道。进行测量以确定连接到诸通道的公共设备的延迟，并对结果进行比较，其差异指示缓冲器延迟。如果测试系统的所有缓冲器都在同一管芯上，或者都来自同一晶片并处于相同温度，则这种方法允许对缓冲器的缓冲器延迟确定被用作所有缓冲通道的缓冲器延迟。
在确定并消除缓冲器延迟的第三校准方法中，使用具有已知或已校准延迟的晶片或其它DUT。可使用非缓冲通道来确定测试设备的延迟。然后用缓冲通道进行测量，并且通过减去除了已知设备的已校准延迟之外的延迟，调整经缓冲通道的测量以有效地校准消除由缓冲器引起的任何延迟。
尽管已经在上面专门描述了本发明，但这只是指导本领域内的普通技术人员如何制造并使用本发明。许多其它变体都落在本发明范围之内，该范围由以下权利要求书限定。

Claims (33)

1.一种用于远程缓冲测试通道的装置，包括：
设置在测试系统的测试通道中的隔离缓冲器，用于测试电子设备；
设置在所述隔离缓冲器的信号输入和输出之间的所述测试通道中的缓冲器旁路元件；以及
配置为接触所述电子设备的测试探针，
其中，所述测试通道被配置为在一端与测试器电连接，用于控制对所述电子设备的测试，且所述测试通道端接于所述测试探针的一端。
2.如权利要求1所述的装置，其特征在于，所述缓冲器旁路元件包括传输门。
3.如权利要求2所述的装置，其特征在于，所述隔离缓冲器是三态缓冲器。
4.如权利要求3所述的装置，其特征在于，提供在所述三态缓冲器被启用时禁用所述传输门而在所述三态缓冲器被禁用时启用所述传输门的信号。
5.如权利要求1所述的装置，其特征在于，所述缓冲器旁路元件包括晶体管。
6.如权利要求5所述的装置，其特征在于，所述晶体管是CMOS器件，所述CMOS器件具有连接在所述隔离缓冲器的输入和输出之间的源极-漏极通路。
7.如权利要求1所述的装置，其特征在于，所述测试通道包括电连接于多个支路的公共信号线，所述装置进一步包括：
多个测试探针，被配置为与要被测试的多个电子设备相接触，每个所述支路端接于所述测试探针中的一个之中；
多个隔离缓冲器，每个所述隔离缓冲器设置在每个所述支路中；以及
多个缓冲器旁路元件，每个与所述隔离缓冲器中的一个并联地电连接。
8.如权利要求7所述的装置，其特征在于，所述装置还包括测试器，其中，所述测试器被配置为通过向所述电子设备提供经过测试通道的测试信号，对所述电子设备的测试进行控制。
9.如权利要求7所述的装置，其特征在于，所述测试探针包括弹性弹簧结构。
10.一种探针卡，包括：
设置在测试通道中的隔离缓冲器，用于测试电子设备；
与所述隔离缓冲器并联设置的缓冲器旁路元件；
配置为将所述测试通道链接到测试控制器的通信电缆，用于控制所述电子设备的测试；以及
配置为接触所述电子设备的测试探针，
其中，所述测试通道通过电连接链接到所述测试探针。
11.如权利要求10所述的探针卡，其特征在于，所述测试通道各自被端接到所述测试探针中的一个。
12.如权利要求11所述的探针卡，其特征在于，所述测试探针包括弹性弹簧。
13.如权利要求10所述的探针卡，其特征在于，所述缓冲器旁路元件包括传输门。
14.如权利要求10所述的探针卡，其特征在于，所述测试探针包括弹性弹簧结构。
15.如权利要求10所述的探针卡，其特征在于，所述测试通道中的至少一个包括电连接到多个支路信号线的公共信号线，且每个支路信号线端接在所述测试探针之一中。
16.如权利要求15所述的探针卡，其特征在于，在所述测试通道的至少一个中，在每个支路线中设置所述隔离缓冲器中的一个。
17.如权利要求16所述的探针卡，其特征在于，在所述测试通道的至少一个中，每个旁路元件连接于所述隔离缓冲器之一的输入和输出。
18.如权利要求16所述的探针卡，其特征在于，该探针卡还包括设置在所述测试通道至少一个的公共信号线中的附加隔离缓冲器。
19.如权利要求18所述的探针卡，其特征在于，在所述测试通道的至少一个之中：
所述附加隔离缓冲器的输出连接于所述隔离缓冲器的输入；且
每个旁路元件连接于所述附加隔离缓冲器的输入和所述隔离缓冲器之一的输出。
20.一种用于远程缓冲测试通道的装置，包括：
配置为电连接到测试器的信号线，用于测试电子设备；
从所述信号线到多个测试探针的多个支路，被配置为与所述电子设备中的一个相接触；
隔离缓冲器，每个隔离缓冲器被设置在所述支路之一中；以及
缓冲器旁路元件，每个缓冲器旁路元件与所述隔离缓冲器之一并联地电连接。
21.如权利要求20所述的装置，其特征在于，所述缓冲器旁路元件包括传输门。
22.如权利要求20所述的装置，其特征在于，进一步包括：
其输出将可变延迟控制输入提供给所述隔离缓冲器的延迟控制电路，所述延迟控制电路在其输出设置延迟控制电压电势来控制经过所述隔离缓冲器的延迟，以基本匹配经过时延参考的延迟。
23.如权利要求20所述的装置，其特征在于，每个缓冲器旁路元件电连接到所述隔离缓冲器之一的输入和输出。
24.如权利要求20所述的装置，其特征在于，所述测试探针包括弹性弹簧结构。
25.一种用于远程缓冲测试通道的装置，包括：
配置为电连接到测试器的信号线，用于测试电子设备；
从所述信号线到多个测试探针的多个支路，被配置为与所述电子设备中的一个相接触；
多个隔离缓冲器，每个隔离缓冲器被设置在所述支路之一中；
多个缓冲器旁路元件；以及
设置在所述信号线路中的附加缓冲器，所述附加缓冲器的输出被连接到所述多个隔离缓冲器的输入，所述附加缓冲器的输入被连接到所述多个缓冲器旁路元件的输入，并且每个隔离缓冲器的输出被连接到所述多个缓冲器旁路元件之一的输出。
26.如权利要求25所述的装置，其特征在于，所述缓冲器旁路元件包括传输门。
27.如权利要求26所述的装置，其特征在于，所述附加缓冲器包括三态缓冲器。
28.如权利要求27所述的装置，其特征在于，提供在所述三态缓冲器被启用时禁用所述传输门而在所述三态缓冲器被禁用时启用所述传输门的信号。
29.如权利要求25所述的装置，其特征在于所述附加缓冲器与设置于每个所述支路中的每个所述隔离缓冲器串联设置，其中每个所述缓冲器旁路元件与其中串联连接有所述附加缓冲器和相应的一个所述隔离缓冲器的电路径并联设置。
30.如权利要求25所述的装置，其特征在于，进一步包括：
其输出将可变延迟控制输入提供给所述附加缓冲器的延迟控制电路，所述延迟控制电路在其输出设置延迟控制电压电势来控制经过所述附加缓冲器的延迟，以基本匹配经过时延参考的延迟。
31.如权利要求25所述的装置，其特征在于，所述测试探针包括弹性弹簧结构。
32.一种测量测试电路中的缓冲器的延迟的方法，所述方法包括：
提供通过所述缓冲器的信号脉冲；
在所述信号脉冲从缓冲器旁路元件反射时测量所述信号脉冲，其中所述缓冲器旁路元件被设置在所述缓冲器的输入和输出之间；以及
使用时域反射仪计算来根据所述反射信号脉冲确定由所述缓冲器引入的延迟。
33.如权利要求32所述的方法，其特征在于，所述缓冲器输出被连接到测试探针。
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