CN1176713A - 具有延迟补正电路的集成电路装置 - Google Patents

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Abstract

一种具有延迟误差补正电路的半导体集成电路,即使在工作中发生温度变动或电压变动,也可向传送的信号经常稳定地提供高精度的延迟时间。在所述半导体集成电路装置中,由包含需要向传送的信号提供高精度延迟时间的电路的第一半导体电路部1,和分别设于所述第一半导体电路部的前端与后端、向传送的信号提供的延迟时间的精度不高也可的两个第二半导体电路部2—1、2—2作为一个半导体集成电路而一体形成,且所述半导体集成电路装置包括驱动所述半导体集成电路的第一电源7,而且,由第一电源驱动两个第二半导体电路部的同时,还设有延迟误差补正电路,所述延迟误差补正电路包括:驱动第一半导体电路部的输出电压可变的第二电源8;一体形成于需要提供所述高精度延迟时间的电路附近,用于检测在所述电路中传送的信号的延迟时间的延迟时间监控电路3;电源控制电路9,控制第二电源的输出电压,以使由所述延迟时间监控电路检测的、需要提供高精度延迟时间的电路的传送延迟时间经常成为标准延迟时间;第一及第二电平转换电路,分别插入于第一半导体电路部与前端的第二半导体电路部之间、及第一半导体电路部与后端的第二半导体电路部之间,将逻辑信号的振幅调整为分别驱动这些第一半导体电路部及第二半导体电路部的所述第二电源及第一电源的电压。

Description

具有延迟补正电路的集成电路装置
本发明涉及一种例如由多个逻辑元件组成的、适用于需要提供高精度延迟时间的电路或定时电路的半导体集成电路装置，特别涉及一种具有可提高在需要提供高精度延迟时间的电路中传送的信号上产生的延迟时间的精度并使其稳定的补正电路的集成电路装置。
众所周知，在试验各种半导体集成电路(下面简称IC)的IC试验装置(简称IC测试器)中，为了产生提供给接受试验的IC(被试验IC)的规定的特性曲线的测试信号或各种控制信号而需要各种定时信号。因此，在IC试验装置中使用了用于产生各种定时信号的定时信号产生电路，这种定时信号产生电路通常包括由串联多个延迟元件(由逻辑元件构成)的电路构成的延迟电路，从这些串联的延迟元件的各输出端或延迟电路的输出端产生具有期望的延迟时间的定时信号。
为提高被试验IC的试验精度必须提高从定时信号发生电路产生的各种定时信号的精度，为此要向传送延迟电路的信号给予高精度的规定的延迟时间。
现在，这样的由被串联的多个逻辑元件所构成的延迟电路是由TTL(Transistor Transistor Logic)或ECL(Emitter-Coupled Logic)所构成。使用TTL或ECL的延迟电路的传送延迟时间几乎不受温度变化或电压变动的影响，因此温度变化或电压变动在这种延迟电路中不是什么问题。
近年来，为极力减小延迟电路的消耗功率和半导体集成电路的集成度，使用了由CMOS(互补型MOS)结构的IC(MOS·IC)构成的延迟电路，例如用在IC试验装置的定时信号产生电路中。作为一直众所周知的其中一例的延迟电路，是由CMOS结构的IC形成串联的多个逻辑门元件，可从被串联的多个CMOS器件的各输出端取出延迟时间不同的信号(例如参照本申请人的日本特愿平6-143950号。)
通常地，由上述的MOS·IC构成的延迟电路有时和向传送的信号提供的延迟时间的精度不高也可的其它电路一起形成IC芯片。
图6是表示形成一个IC芯片(在该实施例中是大规模集成电路LSI)的IC试验装置的延迟信号产生部一个例子的框图，在IC芯片上以分开的状态形成有第一半导体电路部和第二半导体电路部，所述第一半导体电路部包括需要向传送的信号提供高精度延迟时间的延迟电路，所述第二半导体电路部包括即使需要向传送的信号提供的延迟时间精度不高也可的其它逻辑电路。由未图示的同一个电源向所述第一半导体电路部1和第二半导体电路部2供给规定的工作电压。
在本实施例中表示的是形成有需要向第一半导体电路部1给予高精度延迟时间的四个相互独立的延迟电路、且将通过四个相互独立的信号通路的输入端IN1～IN4而向对应的延迟电路输入的信号延迟规定时间后输出的结构，但不言而喻，需要给予高精度延迟时间的延迟电路的个数可以根据需要而适当地增减。而且，对于延迟电路而言，允许向传送的信号提供的延迟时间互不相同或相同，并且，延迟电路既可以单独地延迟输入信号，也可以通过任意的多个延迟电路的组合进行延迟。此外，对应一个延迟电路的信号通路可以不是一个，例如，可在一个延迟电路上连接多个信号通路后输入相位不同的逻辑信号(脉冲信号)而进行延迟，或将多个信号通路连接到一个延迟电路中的延迟时间信号不同的部分。
由MOS·IC形成的延迟电路的延迟时间有可能由于制造时的误差而不是规定值，因此在提供高精度延迟时间所需的第一半导体电路部1的各延迟电路的输入端或输出端、或者两侧插入延时调整电路4，将通过各个延迟电路提供给信号的延迟时间调整为规定值。在图6中是在各延迟电路的输入输出端插入延时调整电路4，但实际上只有在需要插入的情况下才插入所述延时调整电路4。
图7表示的是所述延时调整电路4的一个实施例。各延时调整电路4具有相同的结构，在图七中作为代表例表示的是一个输出端的延时调整电路。所述延时调整电路4在其输入端T1和其输出端T2之间具有四个并列的信号通路径，这些路径通过选择器6连接在输出端子T2上。第一信号通路径直接连接在选择器6上，将输入信号直接提供给选择器6。第二信号通路径中具有作为延迟元件的逻辑门元件5，输入信号经过这个延迟元件延迟规定时间后被提供给选择器6。第三信号通路径中具有作为延迟元件的两个串联的逻辑门元件5，将输入信号经过这两个延迟元件延迟规定时间后被提供给选择器6。第四信号通路径中具有作为延迟元件的三个串联的逻辑门元件5，输入信号经过这三个延迟元件延迟规定时间后被提供给选择器6。
具有上述结构的延时调整电路4，测定从第一半导体电路部1的对应信号通路的输入端子(IN1～IN4中的一个)经过延迟电路而到达第二半导体电路部2的输入端的输入信号的传送延迟时间，将所述延迟时间的测定值与标准值比较后，通过选择器6选择具有对应于其差值的延迟时间的信号通路径，然后将在第一半导体电路部1中传送的信号的延迟时间调整为规定值或其近似值。
但是，能够调整的延迟时间的最小单位是一个逻辑门元件(延迟元件)5的延迟时间，因此不能进行延迟时间更小的补正。所以只能阶段性地进行延迟时间的补正，而无法进行延迟时间的细分设定。
而且，在图6所述的IC芯片10中，如果第二半导体电路部2的效率变化、其消耗功率会变化(增加或减小)，则所述第二半导体电路部2的发热量也变化，其温度亦变化。如果第二半导体电路部2的温度发生变化，则同一芯片上的第一半导体电路部1的温度也变化，因此，所述第一半导体电路部1中包含的延迟电路的CMOS·IC受到温度变化的影响，使提供给所传送的信号的延迟时间变化较大。不言而喻，第一半导体电路部自身的发热量变化时，传送延迟时间也变化。
图8是表示第一半导体电路部1的延迟电路的延迟时间Tpd随第二半导体电路部2的消耗功率P2的变化、进而其温度T2的变化而改变的状态的示意图。
从该图中可以看出，随着第二半导体电路部2的消耗功率P2(进而温度T2)的增加，由第一半导体电路部1的CMOS·IC构成的延迟电路的延迟时间Tpd也增加。
在现有的延迟时间调整电路中，没设有如上所述的在工作中时刻追踪变化的温度变动而补正传送延迟时间的装置，从而不能提供高精度的延迟时间。
再者，如果由电源提供的工作电压变动时第一半导体电路部1中延迟电路的延迟时间Tpd也变动。图9是表示第一半导体电路部1的延迟电路的延迟时间Tpd随提供给第一半导体电路部1的电源电压E1的变化而变化的状态的示意图。从该图可知，随着电源电压E1的增加，由CMOS·IC构成的延迟电路的延迟时间Tpd减小。
在现有的延迟时间调整电路中，没设有追踪如上所述的工作中的电源电压的变动而补正传送延迟时间的装置，从而不能提供高精度的延迟时间。
如上所述地，由CMOS·IC构成的延迟电路具有提供给所传送信号的延迟时间随温度变动和电压变动而发生较大变动的缺点，而且，即使经过时效变化后传送延迟时间也变动，因此需要频繁地进行校正。然而，仅靠校正无法追踪工作中时刻变化的温度变动和电压变动而进行传送延迟时间的补正。因此，具有无法提供稳定的高精度的延迟时间的缺点。
上述的问题不仅仅限于延迟电路，也发生于在所传送信号上产生延迟的各种半导体电路中。因此，必须对这种半导体电路进行控制以使其经常将高精度的稳定的延迟时间提供给所传送的信号。
本发明的目的在于提供一种半导体集成电路装置，它具有能够追踪在工作中变化的温度变动和电压变动而进行传送延迟时间的补正的延迟时间补正电路，因此能够向所传送的信号经常稳定地提供高精度的延迟时间。
为实现上述目的，本发明提供的半导体集成电路装置，由包含由至少一个逻辑元件构成的、需要向传送的信号提供高精度的延迟时间的电路的第一半导体电路部，和设于所述第一半导体电路部的附近、向传送的信号提供的延迟时间的精度不高也可的第二半导体电路部，作为一个半导体集成电路而一体形成，且包括驱动所述半导体集成电路的第一电源，而且，在所述半导体集成电路装置中，由所述第一电源驱动所述第二半导体电路部的同时，还具有延迟误差补正电路，所述延迟误差补正电路包括：第二电源，对包含需要提供所述高精度延迟时间的电路的第一半导体电路部进行驱动，且输出电压可变；延迟时间监控电路，一体形成于所述第一半导体电路部内的需要提供高精度延迟时间的电路附近，用于检测在所述电路中传送的信号的延迟时间；电源控制电路，控制所述第二电源的输出电压，以使由所述延迟时间监控电路检测的、需要提供所述高精度延迟时间的电路的传送延迟时间经常地成为标准延迟时间。
而且，在最佳实施例中，在所述第一半导体电路部与所述第二半导体电路部之间插入有电平转换电路，所述电平转换电路使逻辑信号的振幅调整为分别对所述第一半导体电路部及第二半导体电路部进行驱动的所述第二电源及第一电源的电压。
为实现上述目的，根据本发明的另一半导体集成电路装置，由包含由至少一个逻辑元件构成的、需要向传送的信号提供高精度的延迟时间的电路的第一半导体电路部，和设于所述第一半导体电路部的前端及后端、向传送的信号提供的延迟时间的精度不高也可的第二半导体电路部，作为一个半导体集成电路而一体形成，且包括驱动所述半导体集成电路的第一电源，在所述半导体集成电路装置中，由所述第一电源驱动所述第二半导体电路部的同时，还具有延迟误差补正电路，所述延迟误差补正电路包括：第二电源，对包含需要提供所述高精度延迟时间的电路的第一半导体电路部进行驱动，且输出电压可变；延迟时间监控电路，一体形成于所述第一半导体电路部内的需要提供高精度延迟时间的电路附近，用于检测在所述电路中传送的信号的延迟时间；电源控制电路，控制所述第二电源的输出电压，以使由所述延迟时间监控电路检测的、所述延迟电路的传送延迟时间经常地成为标准延迟时间；第一电平转换电路，插入在所述第一半导体电路部与所述前端的所述第二半导体电路部之间，使逻辑信号的振幅调整为分别对所述第一半导体电路部及第二半导体电路部进行驱动的所述第二电源及第一电源的电压；第二电平转换电路，插入在所述第一半导体电路部与所述第二半导体电路部之间，逻辑信号的振幅调整为分别对所述第一半导体电路部及第二半导体电路部进行驱动的所述第二电源及第一电源的电压。
其中，所述电源控制电路检测出所述延迟时间监控电路与标准的延迟时间的相位差，并使所述相位差成为零地控制所述第二电源的电压。并且，将所述半导体集成电路内的标准时钟信号作为所述延迟时间监控电路的输入信号而使用，并将所述标准时钟信号和由所述延迟时间监控电路所延迟的标准时钟信号作为延迟时间监控信号而分别提供给所述电源控制电路。
而且，在最佳实施例中，在所述第一半导体电路部形成有多个需要提供高精度的延迟时间的电路，对应于所述多个需要提供高精度的延迟时间的电路而共用地设有一个所述延迟时间监控电路。所述第一半导体电路部的需要提供高精度延迟时间的电路具有多个逻辑门元件串联而成的电路结构，而所述延迟时间监控电路具有与需要提供高精度延迟时间的所述电路相同或类似的多个逻辑门元件串联而成的电路结构。
所述延迟时间监控电路具有向传送的逻辑信号提供与所述半导体集成电路内的标准时钟信号的周期相同的延迟时间的结构，在所述电源控制电路，作为所述标准的延迟时间而使用所述标准时钟信号的周期。
所述第一半导体电路部、所述第二半导体电路部、所述延迟时间监控电路、以及所述电平转换电路是由CMOS·IC一体形成，这些之外再包括所述第二电源及所述电平转换电路，也是由CMOS·IC一体形成。
附图的简要说明：
图1是根据本发明的半导体集成电路装置的一实施例的电路结构框图；
图2是具体表示取出图1的半导体集成电路装置的一个信号通路后的第一及第二的两个电平转换电路的电路连接图；
图3是表示构成图2的第二电平转换电路的CMOS·FET的导通/断开状态的电路连接图；
图4是表示用于图1的半导体集成电路装置的延迟电路一实施例的电路连接图；
图5是表示向图4的延迟电路输入的时钟信号与被该延迟电路所延迟的时钟信号之间关系的时序图；
图6是现有的半导体集成电路装置的一实施例的电路结构示意图；
图7是表示用于图6的半导体集成电路装置的延时调整电路的一实施例的电路连接图；
图8是表示包含于图6的半导体集成电路装置的第一半导体电路部中的延迟电路的延迟时间Tpd与第二半导体电路部的消耗功率P2之间关系的特性曲线图；
图9是表示包含于图6的半导体集成电路装置的第一半导体电路部中的延迟电路的延迟时间Tpd与电源电压E1之间关系的特性曲线图。
下面，参照图1至图5详细说明本发明的实施例。并且，为了简便地进行说明，在下面以本发明用于IC试验装置的定时发生电路、且由MOS·IC特别是CMOS·IC构成所述定时信号发生电路的延迟电路为例进行说明，但本发明并不是限定于此，这是不言而喻的。而且，同图6相对应的部分或元件使用同一标号，并略去了不必要的说明。
图1是根据本发明的半导体集成电路装置的一实施例的电路结构框图，是由一个IC芯片(在本实施例这是LSI芯片)形成的。所述IC芯片10包括：第一半导体电路部1，包含由用于向所传送的信号提供高精度延迟时间的CMOS·IC构成的延迟电路；两个第二半导体电路部2-1和2-1，分别设于所述第一半导体电路部1的输入端和输出端，并包含提供给所传送的信号的延迟时间的精度不高也可的其它逻辑电路；第一电平转换电路12和第二电平转换电路13，分别插入于第一半导体电路部1的输入端及输出端与两个第二半导体电路部2-1及2-2之间。如上所述地，在本实施例中，所述第一半导体电路部1、两个第二半导体电路部2-1及2-2、第一及第二电平转换电路12及13以各自分离的状态形成一个CMOS·IC。
在本发明中，将驱动IC芯片10的电源分为普通的恒定电压输出的第一电源7和输出电压可变的第二电源8，通过第一电源7驱动所述两个第二半导体电路部2-1及2-2，通过第二电源8驱动包含所述延迟电路的第一半导体电路部1。而且，在第一半导体电路部1内一体形成着用于检测在所述第一半导体电路部1的延迟电路中传送的信号的延迟时间监控电路3，并且，还在IC芯片10的外部设有控制第二电源8的输出电压的电源控制电路9，用于将由所述延迟时间监控电路3检测到的第一半导体电路部1的延迟时间于标准值(标准延迟时间)相比较后求出其差值并使其差值成为零。
本实施例中，在第一半导体电路部1上形成有提供高精度的延迟时间所需的多个(n个，n是1以上的整数)独立的延迟电路，对从n个独立的信号通路的输入端子开始经过前边的第二半导体电路部2-1及第一电平转换电路12而向对应的延迟电路输入的信号，进行规定时间的延迟后输出。各延迟电路是由串联的多个CMOS构造的逻辑门元件构成。
并且，提供高精度的延迟时间所需的延迟电路的个数可根据需要适当增减，这是不言而喻的。而且，n个延迟电路提供给所传送的信号的延迟时间相互不同也可，或者相同也可，各延迟电路还可以具有将输入信号单独延迟的结构，或者可以具有由任意多个延迟电路的组合进行延迟的结构。此外，对应一个延迟电路的信号通路可以不是一个，例如，可以多个信号通连接在一个延迟电路上，输入相位不同的逻辑信号(脉冲信号)后进行延迟，也可以将多个信号通路连接在一个延迟电路中延迟时间不同的部分。再者，在第一半导体电路部1的输入端或输出端、或两侧，可以连接参照图6说明的上述现有实施例中使用的延时调整电路4，也可以不连接。
在本实施例中，通过设于IC芯片外部的所述电源控制电路9进行的对第二电源8的控制过程是，当设于第一半导体电路部1的延迟电路附近的延迟时间监控电路3的延迟时间发生变化时，通过由延迟时间监控电路3提供的延迟时间监控信号Sa和Sb检测出所述延迟时间的变化，使向第一半导体电路部1提供的第二电源8的电源电压E2，向使检测出的变化为零的方向变化。
具体地说，由于各延迟电路由被串联的多个COMS构造的逻辑门元件构成，因此在第一半导体电路部1的适当位置，将同这些延迟电路中具有代表性的延迟电路相同的结构或具有相同结构的逻辑电路作为延迟时间监控电路3而一体形成。提供给所述延迟时间监控电路3输入端的标准逻辑信号(例如同步脉冲信号)和被所述延迟时间监控电路3延迟的标准逻辑信号，分别作为延迟时间监控信号Sa和Sb而提供给电源控制电路9，在所述电源控制电路9中检测出延迟时间监控信号Sa和Sb的相位差，并使所述相位差为零地控制提供给第一半导体电路部1的第二电源电路8的电源电压E2。
如果延迟时间监控电路3设在第一半导体电路部1的各延迟电路的附近，虽然可以检测出个延迟电路的延迟时间的变化，但为消除各延迟电路的各自的延迟时间变化就只能从第二电源8独立地向各延迟电路提供工作电压。因此，电路结构变得非常复杂。IC芯片是很小的部件，因此第一半导体电路部1所占面积更小。从本发明者们的实验结果得知，在第一半导体电路部1的多个延迟电路的适当位置，只设置一个共用的延迟时间监控电路3就可以充分地消除各延迟电路的延迟时间的变化。因此，在本实施例中的所有延迟电路上都只设一个公用的延迟时间监控电路3，整体的电路结构非常简单，但不言而喻，在各延迟电路上分别设置延迟时间监控电路或设置少于延迟电路个数的多个延迟时间监控电路也是可以的。
如上所述，现有技术的半导体集成电路装置中，当第二半导体电路部2-1、2-2的消耗功率P2变化且其温度T2变化时，第一半导体电路部1的由CMOS·IC构成的延迟电路的延迟时间Tpd如图8所述地变化，并且，第二电源电路8提供给电电源半导体电路部1的工作电压E2发生变动时，其延迟电路的延迟时间Tpd如图9所述地变化(图9表示延迟时间Tpd与电源电压E1之间的关系，第二电源电路8的电源电压E2与延迟时间Tpd之间的关系也与此相同)。从而，设在延迟电路附近的延迟时间监控电路3的延迟时间也与延迟电路的延迟时间Tpd相同地变化。
根据所述实施例的电路结构，通过电源控制电路9使由延迟时间监控电路3提供的延迟时间监控信号Sa与Sb的相位差为零地控制第二电源8的电源电压E2，因此，第二半导体电路部2-1、2-2的消耗功率P2例如增大时，使第二半导体电路部2-1、2-2的温度T2增加进而使第一半导体电路部1的延迟电路的延迟时间Tpd增加，此时，通过电源控制电路9的控制以提高提供给第一半导体电路部1的第二电源8的电源电压E2。其结果，如图9所示地，第一半导体电路部1的延迟电路的延迟时间Tpd减小。从而，立即消除第一半导体电路部1的延迟电路的延迟时间的增加，使其恢复到规定的延迟时间。如此地，可经常稳定地向在第一半导体电路部1的延迟电路中传送的信号提供高精度的延迟时间，能够得到期望的高精度的定时信号。
图2是表示本实施例中在第一半导体电路部1与其前部及后部的两个第二半导体电路部2-1及2-2之间分别插入的的第一及第二电平转换电路12及13的一具体实施例的电路连接图。所述第一及第二电平转换电路12及13的作用是，使第一半导体电路部1和第二半导体电路部2-1、2-2不会因输出电压可不同的分开的第一电源7和第二电源8而受恶劣影响地稳定地工作。而且，在图2中是取出图1所示的实施例中的关联到一个信号通路的电路部分(1、2-1、2-2、12、13)而表示的，但由于其余的信号通路部分也可以是相同的结构，因此未图示。但是，在第一半导体电路部1一体形成的延迟时间监控电路3、设在IC芯片10外部的第一电源7、输出电压可变的第二电源8、以及电源控制电路9是各信号通路共用的。而且，图2表示的是第一电源7的输出电压E1和第二电源8的可变的输出电压E2的关系为E1＞E2时的第一及第二电平转换电路12及13的一个具体实施例。
在本实施例中，第一电平转换电路12包括：由基极之间和漏极之间分别相连的p沟道MOS·FET Q1和n沟道MOS·FET Q2的串联电路构成的CMOS结构的第一反向器；同样地由基极之间和漏极之间分别相连的p沟道MOS·FET Q3和n沟道MOS·FET Q4的串联电路构成的CMOS结构的第二反向器。前部的第二半导体电路部2-1被第一电源7的电压E1所驱动，因此其逻辑输出信号(脉冲信号)的振幅大体上与第一电源7的电压E1大致相等。所述前部的第二半导体电路部2-1的脉冲信号送给第一电平转换电路12的第一反向器的栅极，在这里极性被反向后提供给第二反向器的栅极。在本实施例中，第一电平转换电路12被第二电源8所驱动，因此从第一电平转换电路12输出的脉冲信号的振幅与第二电源8的电压E2大致相等，转换成为具有适用于同样被第二电源8所驱动的第一半导体电路部1中信号处理的振幅的脉冲信号。
与此相对应，第二电平转换电路13包括：由基极之间和漏极之间分别相连的p沟道MOS·FET Q5和n沟道MOS·FET Q6的串联电路构成的CMOS结构的第三反向器；同样地由基极之间和漏极之间分别相连的p沟道MOS·FET Q7和n沟道MOS·FET Q8的串联电路构成的CMOS结构的第四反向器；由漏极之间相连接的p沟道MOS·FET Q9和n沟道MOS·FET Q10的串联电路构成的CMOS结构的第一输出电路；同样地由漏极之间相连接的p沟道MOS·FET Q11和n沟道MOS·FET Q12的串联电路构成的CMOS结构的第二输出电路，这些CMOS结构的第一输出电路和第二输出电路构成正反馈放大器，因此，成为所述第二电平转换电路13的输出信号的第二输出电路的逻辑输出信号正反馈给第一输出电路的p沟道MOS·FET Q9的栅极。
第三反向器的输出信号提供给第四反向器的输入端和第二输出电路的n沟道MOS·FET Q12的基极，第四反向器的输出信号提供给第一输出电路的n沟道MOS·FET Q10的基极。因此，所述正反馈放大器的第一及第二输出电路中分别只有一侧的MOS·FET工作，并将提供的脉冲信号放大后输出。
图3是表示被第一半导体电路部1的延迟电路延迟规定时间的脉冲信号输入给图2所示的第二电平转换电路13时的、第三及第四反向器和第一及第二输出电路的各输出端的脉冲信号极性和构成这些电路的各MOS·FETQ5～Q12的开(on)/断(off)动作的电路连接图。
当被第一半导体电路部1的延迟电路延迟规定时间的正脉冲信号(下面称为L/H信号)输入给第二电平转换电路13的输入端子IN时，该脉冲信号被由第二电源8所驱动的第三反向器反向后成为负向脉冲信号(下面称为H/L)，然后分别提供给同样由第二电源8所驱动的第四反向器的输入端和由电源7所驱动的正反馈放大器的第二输出电路的n沟道MOS·FET Q12的栅极。所述H/L信号的振幅与第二电源8的电压E2大致相等。被第四反向器再次反向而恢复原来极性的L/H信号(具有与第二电源8的电压E2大致相等的振幅)提供给由第一电源7所驱动的正反馈放大器的第一输出电路的n沟道MOS·FET Q10的栅极。因此，第一输出电路的MOS·FET Q9及Q10的栅极分别提供有L/H信号，另一方面，第二输出电路的MOS·FET Q11及Q12的栅极分别提供有H/L信号。由第一电源7驱动的正反馈放大器将输入的L/H信号放大成具有与第一电源7的电压E1大致相等的振幅的信号后输出。所以，输入给第二电平转换电路13的L/H信号被转换成具有适用于同样由第一电源7驱动的后部的第二半导体电路部2-2中信号处理的振幅的脉冲信号。并且，电平转换后提供给输出端子OUT。
而且，图2表示的虽然是第一电源7的输出电压E1和第二电源8的可变的输出电压E2的关系为E1＞E2时的第一及第二电平转换电路12及13的一个具体实施例，但是，当E1＜E2时也可由相同的电路结构实现第一及第二电平转换电路12及13。而且，在图1中的第一电平转换电路12上连接了第一电源7及第二电源8，但是，也可以是第一电平转换电路12由第一电源7和第二电源8量两者驱动而第二电平转换电路13由驱动第二半导体电路部的电源驱动的电路结构，或是第一及第二电平转换电路12及13由第一电源7及第二电源8两者驱动的电路结构，因此图1表示的是包含这些变形实施例的连接图。
图4表示在所述第一半导体电路部1内一体形成的延迟时间监控电路3的一个具体实施例。如上所述，第一半导体电路部1中的各延迟电路是由串联的多个CMOS结构的逻辑门元件构成的，因此将与这些延迟电路中具代表性的一个延迟电路相同的结构或具有相同结构的逻辑门电路，作为延迟时间监控电路3而一体形成在第一半导体电路部1的适当位置。图4中所示的延迟时间监控电路3具有与第一半导体电路部1内的一个延迟电路相同的电路结构，并由多个逻辑门元件G1～Gn的串联电路构成。这些逻辑门电路在本实施例中，是由CMOS·IC构成的反向器，将提供给输入端子IN的标准逻辑信号(在本实施例中是IC芯片内10的标准时钟信号CLK)延迟规定时间后以同一极性从输出端子OUT输出。标准时钟信号CLK如图5中A所示地具有周期T。
电源控制电路9包含相位比较器，在所示相位比较器中，检测作为延迟时间监控信号Sa而提供的标准时钟信号CLK和被延迟时间监控电路3延迟规定时间后从其输出端子OUT作为延迟时间监控信号Sb而提供的标准时钟信号CLK之间的相位差。电源控制电路9使检测到的延迟时间监控信号Sa与Sb之间的相位差为零地控制提供给电源半导体电路部1的第二电源8的电源电压E2。
为了说明简单，本实施例中的延迟时间监控电路3设定有延迟时间的目标值，使得在输入的标准时钟信号CLK的周期T上加相等的传送延迟时间而输出。从而，电源控制电路9能够将标准时钟CLK的周期T作为标准延迟时间Tr而使用。电源控制电路9根据提供的延迟时间监控信号Sa检测出标准延迟时间Tr＝T，根据提供的延迟时间监控信号Sb检测出延迟时间监控电路3现时刻的传送延迟时间Tpd，并求出二者的相位差Δ＝Tpd-T，使所述相位差Δ为零地控制第二电源8的电压E2。如图5B所示，当延迟时间监控电路3的现时刻的传送延迟时间Tpd小于标准延迟时间Tr时，由于相位差Δ为负值，因此第二半导体电路部2-1、2-2的消耗功率减少、其温度降低。
并且，由于检测出相位差Δ即可，因此可如上所述地，既可以检测出延迟时间监控电路3的现时刻的传送延迟时间Tpd和标准延迟时间Tr＝T的各自值并求出其差值，也可以不检测传送延迟时间Tpd和标准延迟时间Tr的各自值而求出相位差。
如上所述地，若第二半导体电路部2-1、2-2的消耗功率P2减少、由此第二半导体电路部2-1、2-2的温度T2降低而使第一半导体电路部1的延迟时间监控电路3的延迟时间Tpd减小，则电源控制电路9使提供给第一半导体电路部1的第二电源8的电源电压E2根据检测出的相位差Δ的值降低。其结果，如图9所示，第一半导体电路部1的延迟时间监控电路3、且各延迟电路的延迟时间Tpd增大。因此，第一半导体电路部1的各延迟电路的延迟时间的减小立即停止而恢复到预先设定的规定延迟时间。如此，即使产生温度变动或电压变动，也可以经常稳定向在第一半导体电路部1的延迟电路中传送的信号提供高精度的延迟时间，并可获得期望的高精度定时信号。
在所述实施例中，是以适用于IC试验装置的定时发生电路的情况为例说明本发明的，但不言而喻，它也适用于定时发生电路以外的、包含由需要提供高精度延迟时间的半导体集成电路构成的各种电路，以及由IC试验装置以外的半导体集成电路组成的、需要提供高精度延迟时间的电路等。即，本发明也适用于延迟电路之外的对所传送的逻辑信号产生延迟的各种集成电路，可取得同样的作用效果。而且，IC芯片10的电路结构也不限定于图1所示的结构。
并且，当如图2所示地在第一半导体电路部1只设有一个需要提供高精度延迟时间的延迟电路1的时候，即单通道的时候，由于在通路之间不存在延迟时间偏差的问题，因此没必要设置图6的现有实施例中所述的延迟时间调整电路4，实现经济化。而且，在本实施例中，是将第一电源7、第二电源8和电源控制电路9设在IC芯片10的外部，但也可将第二电源8和电源控制电路9设在IC芯片10内，这种情况下，由于能够包含第二电源8和电源控制电路9而作为一个IC芯片制造，因此可提高制造效率且降低成本。
由延时说明可知，根据本发明，在由包含现有提供高精度延迟时间的电路的第一半导体电路部1和可以不提供高精度延迟时间的第二半导体电路部2形成一个IC芯片、且包含驱动所述IC芯片的一定输出电压的第一电源的半导体集成电路中，设有延迟时间监控电路和延迟误差补正电路，所述延迟时间监控电路一体形成在对包含需要提供高精度延迟时间的电路的第一半导体电路部进行驱动的输出电压可变的第二电源和需要提供高精度延迟时间的所述电路附近，用于检测在所述电路中传送的信号的延迟时间，所述延迟误差补正电路对所述第二电源的输出电压进行控制，以使由所述延迟时间监控电路检测到的、需要提供高精度延迟时间的所述电路的传送延迟时间总为标准值(标准延迟时间)。因此，如果由所述延迟时间监控电路检测到的、第一半导体电路部的需要提供高精度延迟时间的电路的延迟时间相对于标准值发生变动，则所述电源控制电路控制所述第二电源而使延迟时间监控电路的延迟时间返回到标准值。因此，尽管发生IC芯片的温度变化、时效变化或电源电压的变动，但使在第一半导体电路部的需要提供高精度延迟时间的电路中传送的信号的传送延迟时间经常大致固定地进行控制，所以，在所述需要高精度延迟时间的电路中传送的信号的传送延迟时间总是大致固定，处于稳定的状态。

Claims (19)

1.一种半导体集成电路装置，由包含由至少一个逻辑元件构成的、需要向传送的信号提供高精度的延迟时间的电路的第一半导体电路部，和设于所述第一半导体电路部的附近、向传送的信号提供的延迟时间的精度不高也可的第二半导体电路部，作为一个半导体集成电路而一体形成，且包括驱动所述半导体集成电路的第一电源，其特征在于，在所述半导体集成电路装置中，由所述第一电源驱动所述第二半导体电路部的同时，还具有延迟误差补正电路，所述延迟误差补正电路包括：第二电源，对包含需要提供所述高精度延迟时间的电路的第一半导体电路部进行驱动，且输出电压可变；延迟时间监控电路，一体形成于所述第一半导体电路部内的需要提供高精度延迟时间的电路附近，用于检测在所述电路中传送的信号的延迟时间；电源控制电路，控制所述第二电源的输出电压，以使由所述延迟时间监控电路检测的、需要提供所述高精度延迟时间的电路的传送延迟时间经常地成为标准延迟时间。
2.如权利要求1所述的半导体集成电路装置，其特征在于，在所述第一半导体电路部与所述第二半导体电路部之间插入有电平转换电路，所述电平转换电路使逻辑信号的振幅调整为分别对所述第一半导体电路部及第二半导体电路部进行驱动的所述第二电源及第一电源的电压。
3.如权利要求1、2所述的半导体集成电路装置，其特征在于，所述电源控制电路检测出所述延迟时间监控电路与标准的延迟时间的相位差，并使所述相位差成为零地控制所述第二电源的电压。
4.如权利要求1所述的半导体集成电路装置，其特征在于，将所述半导体集成电路内的标准时钟信号作为所述延迟时间监控电路的输入信号而使用，并将所述标准时钟信号和由所述延迟时间监控电路所延迟的标准时钟信号作为延迟时间监控信号而分别提供给所述电源控制电路。
5.如权利要求1所述的半导体集成电路装置，其特征在于，所述延迟时间监控电路与第一半导体电路部的需要提供高精度延迟时间的电路具有相同的结构，由至少一个逻辑元件构成。
6.如权利要求1所述的半导体集成电路装置，其特征在于，在所述第一半导体电路部形成有多个需要提供高精度的延迟时间的电路，对应于所述多个需要提供高精度的延迟时间的电路而共用地设有一个所述延迟时间监控电路。
7.如权利要求3所述的半导体集成电路装置，其特征在于，所述延迟时间监控电路具有向传送的逻辑信号提供与所述半导体集成电路内的标准时钟信号的周期相同的延迟时间的结构，作为所述标准的延迟时间而使用所述标准时钟信号的周期。
8.如权利要求2所述的半导体集成电路装置，其特征在于，所述第一半导体电路部、所述第二半导体电路部、所述延迟时间监控电路、以及所述电平转换电路是由CMOS·IC一体形成。
9.如权利要求2所述的半导体集成电路装置，其特征在于，所述第一半导体电路部、所述第二半导体电路部、所述延迟时间监控电路、所述第二电源、所述电源控制电路、以及所述电平转换电路是由CMOS·IC一体形成。
10.如权利要求2所述的半导体集成电路装置，其特征在于，所述第一半导体电路部的需要提供高精度延迟时间的电路具有多个逻辑门元件串联而成的电路结构，而所述延迟时间监控电路具有与需要提供高精度延迟时间的所述电路相同或类似的多个逻辑门元件串联而成的电路结构。
11.一种半导体集成电路装置，由包含由至少一个逻辑元件构成的、需要向传送的信号提供高精度的延迟时间的电路的第一半导体电路部，和设于所述第一半导体电路部的前端及后端、向传送的信号提供的延迟时间的精度不高也可的第二半导体电路部，作为一个半导体集成电路而一体形成，且包括驱动所述半导体集成电路的第一电源，其特征在于，在所述半导体集成电路装置中，由所述第一电源驱动所述第二半导体电路部的同时，还具有延迟误差补正电路，所述延迟误差补正电路包括：第二电源，对包含需要提供所述高精度延迟时间的电路的第一半导体电路部进行驱动，且输出电压可变；延迟时间监控电路，一体形成于所述第一半导体电路部内的需要提供高精度延迟时间的电路附近，用于检测在所述电路中传送的信号的延迟时间；电源控制电路，控制所述第二电源的输出电压，以使由所述延迟时间监控电路检测的、所述延迟电路的传送延迟时间经常地成为标准延迟时间；第一电平转换电路，插入在所述第一半导体电路部与所述前端的所述第二半导体电路部之间，使逻辑信号的振幅调整为分别对所述第一半导体电路部及第二半导体电路部进行驱动的所述第二电源及第一电源的电压；第二电平转换电路，插入在所述第一半导体电路部与所述第二半导体电路部之间，逻辑信号的振幅调整为分别对所述第一半导体电路部及第二半导体电路部进行驱动的所述第二电源及第一电源的电压。
12.如权利要求11所述的半导体集成电路装置，其特征在于，所述电源控制电路检测出所述延迟时间监控电路与标准的延迟时间的相位差，并使所述相位差成为零地控制所述第二电源的电压。
13.如权利要求11所述的半导体集成电路装置，其特征在于，将所述半导体集成电路内的标准时钟信号作为所述延迟时间监控电路的输入信号而使用，并将所述标准时钟信号和由所述延迟时间监控电路所延迟的标准时钟信号作为延迟时间监控信号而分别提供给所述电源控制电路。
14.如权利要求11所述的半导体集成电路装置，其特征在于，所述延迟时间监控电路与第一半导体电路部的需要提供高精度延迟时间的电路具有相同的结构，由至少一个逻辑元件构成。
15.如权利要求11所述的半导体集成电路装置，其特征在于，在所述第一半导体电路部形成有多个需要提供高精度的延迟时间的电路，对应于所述多个需要提供高精度的延迟时间的电路而共用地设有一个所述延迟时间监控电路。
16.如权利要求12所述的半导体集成电路装置，其特征在于，所述延迟时间监控电路具有向传送的逻辑信号提供与所述半导体集成电路内的标准时钟信号的周期相同的延迟时间的结构，作为所述标准的延迟时间而使用所述标准时钟信号的周期。
17.如权利要求11所述的半导体集成电路装置，其特征在于，所述第一半导体电路部、所述前端及后端的第二半导体电路部、所述延迟时间监控电路、以及所述第一及第二电平转换电路是由CMOS·IC一体形成。
18.如权利要求11所述的半导体集成电路装置，其特征在于，所述第一半导体电路部、所述前端及后端的第二半导体电路部、所述延迟时间监控电路、所述第二电源、所述电源控制电路、以及所述第一及第二电平转换电路是由CMOS·IC一体形成。
19.如权利要求11所述的半导体集成电路装置，其特征在于，所述第一半导体电路部的需要提供高精度延迟时间的电路具有多个逻辑门元件串联而成的电路结构，而所述延迟时间监控电路具有与需要提供高精度延迟时间的所述电路相同或类似的多个逻辑门元件串联而成的电路结构。
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