JPWO2008114416A1 - 電源電圧調整装置、記録媒体および電源電圧調整方法 - Google Patents
電源電圧調整装置、記録媒体および電源電圧調整方法 Download PDFInfo
- Publication number
- JPWO2008114416A1 JPWO2008114416A1 JP2009505015A JP2009505015A JPWO2008114416A1 JP WO2008114416 A1 JPWO2008114416 A1 JP WO2008114416A1 JP 2009505015 A JP2009505015 A JP 2009505015A JP 2009505015 A JP2009505015 A JP 2009505015A JP WO2008114416 A1 JPWO2008114416 A1 JP WO2008114416A1
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- module
- domain
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 93
- 238000001514 detection method Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000013461 design Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 43
- 230000006870 function Effects 0.000 abstract description 5
- 230000008569 process Effects 0.000 description 53
- 238000012545 processing Methods 0.000 description 29
- 230000008859 change Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 14
- 230000007257 malfunction Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002618 waking effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
Description
110 電源ドメインAモジュール
111 ASV制御部
112,113 レジスタ
120 電源ドメインBモジュール
121 位相調整ASV制御部
122,123 レジスタ
130,140 電源IC
実施の形態1では、複数の電源ドメインのモジュールを備えた多電源LSIにおいて、各モジュールに供給する電源電圧調整処理について説明する。実施の形態1の電源電圧調整処理では、各モジュールにおけるクロックツリーパスと論理パスの遅延時間との製造ばらつき依存性と電源電圧依存性との違いは無視できる程度とする。
まず、本発明にかかる電源電圧調整装置を説明するために、電源電圧の調整対象となる複数の電源ドメインのモジュールを備えた多電源LSIの構成について説明する。図1は、本実施の形態にかかる多電源LSIの構成を示すブロック図である。図1のように本実施の形態にかかる多電源LSI100は、電源電圧の異なる電源ドメインAモジュール110と、電源ドメインBモジュール120と含んで構成されている。また、電源ドメインAモジュール110には、電源IC130が接続されており、電源ドメインBモジュール120には電源IC140が接続されている。
つぎに、上述した構成の多電源LSI100の各電源ドメインモジュールに供給する電源電圧の調整処理の手順について説明する。多電源LSI100には、電源ドメインA、Bの2つのモジュールがあり、ここでは電源ドメインAの基準電源電圧を1.2[V]、電源ドメインBの基準電源電圧を0.8[V]とする。これら2つの電源ドメインモジュールの電源電圧を調整するには、下記のような2段階の処理が必要となる。
第2段階:電源ドメインBモジュールの電源電圧調整
まず、電源ドメインAモジュール110の電源電圧設定処理について説明する。図3は、電源ドメインAモジュールの電源電圧設定の手法を示す図表である。図3の図表300は、電源ドメインAモジュール110におけるパス遅延の電源電圧依存特性を示している。また、図表300は、プロセスばらつきごとの電源電圧依存特性を示している。
図3、4によって説明した電源ドメインAモジュール110の電源電圧設定処理は、具体的には、電源ドメインAモジュール110のASV制御部111によっておこなわれる。したがって、ここで電源ドメインAモジュール110に備えられたASV制御部111の構成について詳しく説明する。図5は、ASV制御部の構成を示すブロック図である。図5のように、ASV制御部111は、ASV値格納部501と、電源制御部502とを含んで構成されている。
つぎに、電源ドメインBモジュール120の電源電圧調整処理について説明する。図6は、電源ドメインBモジュールの電源電圧調整の手法を示す図表である。図6の図表600は、電源ドメインBモジュール120におけるパス遅延の電源電圧依存特性を示している。また、図3と同様に、図表600は、プロセスばらつきごとの電源電圧依存特性(特性曲線fast、slow)を示している。
図6、7によって説明した電源ドメインBモジュール120の電源電圧調整処理は、具体的には、電源ドメインBモジュール120の位相調整ASV制御部121によっておこなわれる。したがって、ここで電源ドメインBモジュール120に備えられた位相調整ASV制御部121の構成について詳しく説明する。図8は、位相調整ASV制御部の構成を示すブロック図である。図8のように、位相調整ASV制御部121は、位相比較器801と、電源電圧変更ステップ値格納部802と、電源電圧コード現在値格納部803と、加減算器804と、電源制御回路805とを含んで構成される。
つぎに、実施の形態2について説明する。実施の形態2では、製造ばらつき依存性と電源電圧依存性とを考慮した電源電圧調整を実施する。図19の図表1902、1903にて説明したように、クロックツリーパスと論理パスの遅延時間の製造ばらつき依存性と電源電圧依存性が大きく異なり、その差が無視できない場合には、その差を考慮してASVを求めなければならない。
図11、12は、製造ばらつき依存性と電源電圧依存性とを考慮した電源電圧調整の手法を示す図表である。実施の形態2では、図11では、基準電源電圧(A)を基準点に、図12では、基準電源電圧(B)を基準点としている。
第2段階:電源電圧マージンを考慮した電源電圧調整
まず、電源電圧マージン生成処理について説明する。図13は、電源電圧マージン生成処理の手順を示すフローチャートである。図13のフローチャートにおいて、まず、クロックツリーパスのパス遅延時間のプロセスばらつきと、電源電圧依存特性とを求める(ステップS1301)。このステップS1301の処理によって、図表1100、1200(図11、12参照)に実線で示したプロセスばらつきごとの電源電圧依存特性(特性曲線fast、slow)が得られる。
つぎに、電源電圧マージンを考慮した電源電圧調整処理について説明する。図14は、電源電圧マージンを考慮した電源電圧調整の手法を示す図表である。図14の図表1400は、プロセスばらつきごとの電源電圧依存特性(特性曲線fast、slow)を示している。
Claims (7)
- 電源電圧が異なる複数のモジュールを備えた半導体集積回路の電源電圧を調整する電源電圧調整装置において、
前記半導体集積回路の特性ばらつきに応じて、前記複数のモジュールの中の第1電源ドメインのモジュールの第1電源電圧を設定する電圧設定部と、
前記第1電源ドメインのモジュールを流れる第1クロック信号と、第2電源ドメインのモジュールを流れる第2クロック信号との位相を比較して位相差を検出する検出部と、
前記検出部によって検出された位相差が小さくなるように前記第2電源ドメインのモジュールに供給する第2電源電圧を調整する電圧調整部と、
を備えたことを特徴とする電源電圧調整装置。 - 前記電圧調整部は、
前記検出部によって、第2クロック信号の遅延による位相差が検出された場合には第2電源電圧を上げ、
前記検出部によって、第1クロック信号の遅延による位相差が検出された場合には、第2電源電圧を下げることを特徴とする請求項1に記載の電源電圧調整装置。 - 前記電圧設定部は、
第1クロック信号の遅延のばらつき依存性と、電源電圧依存性との差分とを、前記第1クロック信号の前記遅延の変動幅をあらわすマージンとして検出するマージン検出部を備え、前記第1電源ドメインのモジュールの電源電圧を、第1電源電圧から前記マージンを引いた第3電源電圧に設定し、
前記検出部は、前記設定部によって、前記第1電源ドメインのモジュールの電源電圧が第3電源電圧に設定されると、第1クロック信号と、第2クロック信号との位相を比較して位相差を検出し、
前記電圧調整部は、前記検出部によって、新たに検出された位相差が小さくなるように、前記他の電源ドメインのモジュールに供給する電源電圧を調整することを特徴とする請求項1または2に記載の電源電圧調整装置。 - 前記電圧設定部は、前記第1電源ドメインのモジュールが正常に動作可能な電源電圧の第1上限値と、第1下限値とを取得し、
第1電源電圧として設定する電圧値が前記第1上限値以上の場合は、前記第1電源電圧を前記第1上限値に設定し、
第1電源電圧として設定する電圧値が前記第1下限値以下の場合は、前記第1電源電圧を前記第1下限値に設定することを特徴とすることを特徴とする請求項1〜3のいずれか一つに記載の電源電圧調整装置。 - 前記電圧調整部は、前記第2電源ドメインのモジュールが正常に動作可能な電源電圧の第2上限値と、第2下限値とを取得し、
前記第2電源電圧が前記第2上限値以上となる場合は、前記第2電源電圧を前記第2上限値に調整し、
第2電源電圧が前記第2下限値以下となる場合は、前記第2電源電圧を前記第2下限値となるように調整することを特徴とする請求項1〜4のいずれか一つに記載の電源電圧調整装置。 - 請求項1〜5のいずれか一つに記載の電源電圧調整装置の設計データを記録したことを特徴とする記録媒体。
- 電源電圧が異なる複数のモジュールを備えた半導体集積回路の電源電圧を調整する電源電圧調整方法において、
前記半導体集積回路の特性ばらつきに応じて、前記複数のモジュールの中の第1電源ドメインのモジュールの第1電源電圧を設定し、
前記第1電源ドメインのモジュールを流れる第1クロック信号と、第2電源ドメインのモジュールを流れる第2クロック信号との位相を比較して位相差を検出し、
検出された位相差が小さくなるように前記第2電源ドメインのモジュールに供給する第2電源電圧を調整することを特徴とする電源電圧調整方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2007/055671 WO2008114416A1 (ja) | 2007-03-20 | 2007-03-20 | 電源電圧調整装置、記録媒体および電源電圧調整方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011178159A Division JP5131370B2 (ja) | 2011-08-16 | 2011-08-16 | 電源電圧調整装置および電源電圧調整方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2008114416A1 true JPWO2008114416A1 (ja) | 2010-07-01 |
Family
ID=39765537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009505015A Pending JPWO2008114416A1 (ja) | 2007-03-20 | 2007-03-20 | 電源電圧調整装置、記録媒体および電源電圧調整方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8063509B2 (ja) |
JP (1) | JPWO2008114416A1 (ja) |
WO (1) | WO2008114416A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5487627B2 (ja) * | 2009-01-27 | 2014-05-07 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
JP5481871B2 (ja) * | 2009-02-17 | 2014-04-23 | 富士通セミコンダクター株式会社 | 多電源システム、半導体集積回路 |
KR101094947B1 (ko) * | 2010-02-26 | 2011-12-15 | 주식회사 하이닉스반도체 | 반도체 집적회로 |
WO2011114416A1 (ja) * | 2010-03-15 | 2011-09-22 | ケイレックス・テクノロジー株式会社 | 半導体集積回路の電源電圧決定方法及び半導体集積回路の電源電圧制御システム |
US9939827B1 (en) * | 2011-12-16 | 2018-04-10 | Altera Corporation | Temperature dependent power supply circuitry |
US9419589B2 (en) * | 2013-08-16 | 2016-08-16 | Apple Inc. | Power source for clock distribution network |
CN103926996B (zh) * | 2014-05-08 | 2016-06-08 | 上海航天电子通讯设备研究所 | 一种fpga零动态功耗设计方法 |
CN105068587A (zh) * | 2015-07-20 | 2015-11-18 | 广东电网有限责任公司云浮供电局 | 一种变压器宽幅正弦波矢量调压方法 |
JP6528612B2 (ja) | 2015-08-31 | 2019-06-12 | 株式会社ソシオネクスト | 電源電圧制御回路、電源電圧制御方法および電源電圧制御プログラム |
US10114920B1 (en) * | 2016-06-29 | 2018-10-30 | Cadence Design Systems, Inc. | Method and apparatus for performing sign-off timing analysis of circuit designs using inter-power domain logic |
CN114003079B (zh) * | 2020-07-28 | 2023-08-08 | 瑞昱半导体股份有限公司 | 应用在多个电源域的电路 |
CN115220508A (zh) * | 2021-04-15 | 2022-10-21 | 中兴通讯股份有限公司 | 电压调整方法、装置、计算机设备和可读介质 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08136621A (ja) | 1994-11-11 | 1996-05-31 | Oki Electric Ind Co Ltd | 電源電圧供給装置 |
KR19980702516A (ko) | 1995-12-28 | 1998-07-15 | 오오우라 히로시 | 지연오차보정회로를 구비한 반도체집적회로장치 |
FR2752312B1 (fr) | 1996-08-07 | 1998-10-30 | Motorola Semiconducteurs | Procede et circuit permettant d'ajuster dynamiquement la tension d'alimentation et, ou bien, la frequence du signal d'horloge dans un circuit numerique |
JPH1139868A (ja) * | 1997-07-18 | 1999-02-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路システム、半導体集積回路、及び半導体集積回路システムの駆動方法 |
JP3830656B2 (ja) | 1998-04-13 | 2006-10-04 | 富士通株式会社 | 電源電圧調整回路及び半導体装置 |
JP2000035831A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 可変閾値電圧トランジスタを用いた低スキュークロックツリー回路 |
US6501311B2 (en) * | 2000-01-24 | 2002-12-31 | Broadcom Corporation | System and method for compensating for supply voltage induced signal delay mismatches |
US6864600B2 (en) * | 2001-02-09 | 2005-03-08 | National Semiconductor Corporation | Apparatus and method for providing multiple power supply voltages to an integrated circuit |
JP2002312058A (ja) * | 2001-04-11 | 2002-10-25 | Mitsubishi Electric Corp | 半導体集積回路 |
JP4032991B2 (ja) * | 2003-02-20 | 2008-01-16 | 日本電気株式会社 | 半導体集積回路 |
JP2004362398A (ja) * | 2003-06-06 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
CN1826691B (zh) | 2003-07-22 | 2012-03-28 | 日本电气株式会社 | 多电源电压半导体器件 |
JP2005100269A (ja) | 2003-09-26 | 2005-04-14 | Toshiba Microelectronics Corp | 半導体集積回路 |
US7076679B2 (en) * | 2003-10-06 | 2006-07-11 | Hewlett-Packard Development Company, L.P. | System and method for synchronizing multiple variable-frequency clock generators |
US7279927B2 (en) * | 2004-02-06 | 2007-10-09 | Agere Systems Inc. | Integrated circuit with multiple power domains |
JP4343073B2 (ja) * | 2004-09-17 | 2009-10-14 | 株式会社東芝 | 半導体装置 |
JP2006093249A (ja) | 2004-09-22 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2006287163A (ja) * | 2005-04-05 | 2006-10-19 | Renesas Technology Corp | 半導体集積回路 |
JP4630718B2 (ja) * | 2005-04-13 | 2011-02-09 | 株式会社東芝 | クロック配線装置及びクロック配線方法 |
JP2006339521A (ja) * | 2005-06-03 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
2007
- 2007-03-20 WO PCT/JP2007/055671 patent/WO2008114416A1/ja active Application Filing
- 2007-03-20 JP JP2009505015A patent/JPWO2008114416A1/ja active Pending
-
2009
- 2009-09-16 US US12/560,785 patent/US8063509B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2008114416A1 (ja) | 2008-09-25 |
US8063509B2 (en) | 2011-11-22 |
US20100164286A1 (en) | 2010-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPWO2008114416A1 (ja) | 電源電圧調整装置、記録媒体および電源電圧調整方法 | |
US6693472B2 (en) | Method and circuit for adjusting the timing of output data based on an operational mode of output drivers | |
US8400868B2 (en) | Circuit and method for controlling a clock synchronizing circuit for low power refresh operation | |
JP4894014B2 (ja) | 集積回路のための電源の適応制御 | |
US7027343B2 (en) | Method and apparatus for controlling refresh operations in a dynamic memory device | |
KR100784907B1 (ko) | Dll 회로 및 그 제어 방법 | |
US7437580B2 (en) | Dynamic voltage scaling system | |
US7501866B2 (en) | Delay locked loop circuit | |
JP5051582B2 (ja) | 性能調整のための閉ループ制御 | |
US7605622B2 (en) | Delay locked loop circuit | |
JP2009200739A (ja) | 半導体集積回路 | |
KR20120003927A (ko) | 적응형 전압 스케일링 | |
US20070171760A1 (en) | Apparatus and method for trimming static delay of a synchronizing circuit | |
KR20100095262A (ko) | 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법 | |
US20100164566A1 (en) | Delay locked loop circuit and operational method thereof | |
KR20100078691A (ko) | 내부 전원 전압 생성 회로 및 내부 전원 전압 생성 방법 | |
CN117642710A (zh) | 用于响应于电压下降在超频期间启用时钟拉伸的系统和方法 | |
JP5131370B2 (ja) | 電源電圧調整装置および電源電圧調整方法 | |
KR20220110856A (ko) | 결정 피드백 등화를 갖는 직렬 데이터 수신기 | |
US7701266B2 (en) | Clock synchronization circuit and clock synchronization method | |
US8482326B2 (en) | DLL circuit, semiconductor device including the same, and data processing system | |
JP2008067245A (ja) | 位相調整回路 | |
JP2004005964A (ja) | 同期式半導体装置及びデータ出力時間調節方法 | |
KR20070058800A (ko) | 지연동기루프 | |
US7902889B2 (en) | Delay locked loop |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110215 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110418 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110517 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110816 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110825 |