CN117642710A - 用于响应于电压下降在超频期间启用时钟拉伸的系统和方法 - Google Patents
用于响应于电压下降在超频期间启用时钟拉伸的系统和方法 Download PDFInfo
- Publication number
- CN117642710A CN117642710A CN202280046814.1A CN202280046814A CN117642710A CN 117642710 A CN117642710 A CN 117642710A CN 202280046814 A CN202280046814 A CN 202280046814A CN 117642710 A CN117642710 A CN 117642710A
- Authority
- CN
- China
- Prior art keywords
- voltage
- frequency
- processing unit
- over
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 230000004044 response Effects 0.000 title claims abstract description 21
- 238000012545 processing Methods 0.000 claims abstract description 68
- 238000005259 measurement Methods 0.000 claims abstract description 16
- 230000008859 change Effects 0.000 claims description 22
- 230000010355 oscillation Effects 0.000 claims description 11
- 239000000872 buffer Substances 0.000 claims description 9
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004883 computer application Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Power Sources (AREA)
Abstract
本发明公开了控制处理单元的时钟速率的方法和装置。该方法和装置通过基于所确定的频率调整来生成输出时钟速率以使得处理单元维持超频来控制时钟速率。该方法包括：响应于检测到处理单元中的超频而接收模拟电压供应；基于所接收的模拟电压供应动态地感测来自电压发生器的输出电压的测量结果；基于动态地感测的输出电压测量结果来确定输出电压中的电压下降的特性；基于所确定的电压下降的特性来确定处理单元的时钟速率的频率调整；以及基于所确定的频率调整来生成输出时钟速率，使得处理单元维持超频。
Description
背景技术
集成电路中的处理单元取决于在处理单元上执行的过程而消耗可变量的功率。处理单元在处于空闲状态时消耗非常少的功率，但是当需要处理单元执行动作时，功率消耗迅速增加。一些操作需要比其他操作更多的功率，并且在处理单元需要更高性能的情况下，处理单元的时钟速率可以增加，使得处理单元以高于指定的频率运行，也称为″超频″。超频状态通常具有较高的操作电压。
负面影响电路的功率完整性的一个因素是电源电压下降的发生。电源电压下降是由电源提供给电路中的一个或多个元件(诸如晶体管)的电源电压的暂时下降或减小。电源电压下降可以是提供给电源的电源电压的下降、电源的操作改变、由电源提供的电源电流的浪涌或其任何组合的结果。
由从电源汲取的功率的变化所产生的电源下降可导致最大时钟频率的降级或操作特定频率所需的处理单元所需的电压的增加。电源下降的影响可以通过在检测到电源下降时拉伸时钟来减小。然而，在现有技术具体实施中，如果处理单元被检测为在超频状态下操作，则时钟拉伸被禁用以便在超频期间维持固定频率，因为超频期间的电压范围和频率范围比正常情况高得多，因此需要更大的电压和频率范围能力。因此，即使当处理单元在超频状态下操作时，也需要减小电源下降的影响。
附图说明
当结合以下附图时，鉴于以下描述，将更容易理解具体实施，其中相同的附图标记表示相同的元件，并且附图中：
图1是根据本文公开的实施方案的处理器系统的示例功能框图；
图2是根据本文公开的实施方案的在图1的处理器系统中实现的时钟发生器的示例功能框图；
图3是根据本文公开的实施方案的在图1的处理器系统中实现的时钟发生器的另一示例功能框图；
图4是根据本文公开的实施方案的多处理器核心系统的示例功能框图；并且
图5是根据本文公开的实施方案的在处理器系统中实现的过程的示例流程图。
具体实施方式
简言之，系统和方法通过基于所确定的频率调整来生成输出时钟速率以使得处理单元维持超频来帮助控制处理单元的时钟速率。在一些示例中，该方法包括：响应于检测到处理单元中的超频而接收模拟电压供应；基于所接收的模拟电压供应动态地感测来自电压发生器的输出电压的测量结果；基于动态地感测的输出电压测量结果来确定输出电压中的电压下降的特性；基于所确定的电压下降的特性来确定处理单元的时钟速率的频率调整；以及基于所确定的频率调整来生成输出时钟速率，使得处理单元维持超频。
在方法的一些示例中，基于电压下降的特性确定频率调整以补偿超频期间的电压下降。在一些示例中，电压下降的特性包括输出电压的变化和输出电压的变化率。在一些示例中，基于输出电压进一步调整输出时钟速率。在一些示例中，处理单元中的超频被配置为在初始系统启动时被检测。
在一些示例中，处理单元中的超频被配置为响应于来自与处理单元可操作地耦合的系统固件的调整请求而被检测。在一些示例中，处理单元中的超频被配置为响应于来自用户输入的调整请求而被检测。在一些示例中，处理单元中的超频被配置为响应于基于来自处理单元的反馈的调整请求而被检测。在一些示例中，调整请求基于所生成的输出时钟速率。
根据某些具体实施，时钟发生器包括电压传感器、振荡调整模块及时钟振荡器。电压传感器从电压发生器接收模拟电压供应，并且基于所接收的模拟电压供应来动态地感测来自电压发生器的输出电压的测量结果。振荡调整模块与电压传感器可操作地耦合，并且还接收对处理单元中的超频的指示，从电压传感器接收动态地感测的输出电压测量结果，基于动态地感测的输出电压测量结果来确定输出电压中的电压下降的特性，并且基于所确定的电压下降的特性来确定处理单元的时钟速率的频率调整。时钟振荡器与振荡调整模块可操作地耦合，并且还从振荡调整模块接收频率调整，并且基于所确定的频率调整生成输出时钟速率，使得处理单元维持超频。
在时钟发生器的一些示例中，基于电压下降的特性来确定频率调整以补偿电压下降。在一些示例中，电压下降的特性包括输出电压的变化和输出电压的变化率。在一些示例中，处理单元中的超频被配置为响应于基于来自处理单元的反馈的调整请求而被检测。在一些示例中，调整请求基于所生成的输出时钟速率。
在一些实施方案中，时钟发生器还包括与时钟振荡器可操作地耦合的时钟缓冲器。时钟缓冲器从时钟振荡器接收输出时钟速率，从电压发生器接收输出电压，并且基于输出电压调整所接收的输出时钟速率。
根据某些具体实施，一种系统包括电压发生器、至少一个处理单元、控制器和时钟发生器。电压发生器基于模拟电压供应生成用于处理单元的输出电压。处理单元从电压发生器接收输出电压。时钟发生器与电压发生器、至少一个处理单元和控制器耦合。时钟发生器从电压发生器接收模拟电压供应并从控制器接收对超频的指示，基于所接收的模拟电压供应动态地感测来自电压发生器的输出电压的测量结果，基于动态地感测的输出电压测量结果来确定输出电压中的电压下降的特性，基于所确定的电压下降的特性来确定处理单元的时钟速率的频率调整，并且基于所确定的频率调整来生成输出时钟速率，使得处理单元维持超频。
在一些实施方案中，电压发生器包括电压供应和电压调节器，并且系统的控制器包括超频确定模块。超频确定模块基于测量的频率和从处理单元检测的频率调整值来确定处理单元中的超频，向电压供应发送电压供应信号以改变所提供的模拟电压供应，向电压调节器发送输出电压信号以改变所提供的输出电压，并且向时钟发生器发送反映模拟电压供应和输出电压的变化的超频参数。
在实施方案的一些示例中，基于电压下降的特性来确定频率调整以补偿电压下降。在一些示例中，电压下降的特性包括输出电压的变化和输出电压的变化率。在一些示例中，时钟发生器可基于输出电压进一步调整所接收的输出时钟速率。
在一些示例中，控制器在系统的初始启动时设置超频。在一些示例中，控制器响应于来自处理单元的用于提高性能的调整请求来设置超频。在一些示例中，控制器响应于来自用户输入的调整请求来设置超频。在一些示例中，控制器响应于基于来自处理单元的反馈的调整请求来设置超频。在一些示例中，调整请求基于所生成的输出时钟速率。
在以下描述中，阐述了许多具体细节以提供对本文呈现的方法和机制的透彻理解。然而，本领域普通技术人员应当认识到，可以在没有这些具体细节的情况下实践各种实施方案。在一些情况下，未详细示出众所周知的结构、部件、信号、计算机程序指令和技术，以避免模糊本文描述的方法。应当了解，为了简单和清楚说明，附图中所示的元件不一定按比例绘制。例如，这些元件中的一些元件的尺寸可相对于其他元件被放大。
图1示出了根据本文所公开的实施方案的示例性处理器系统100的高级视图。系统100包括一个或多个核心(为了简洁起见仅示出了一个核心102)，该一个或多个核心经由数据通信总线与诸如控制器104的系统固件耦合以向和从核心102和控制器104传输信息。系统100还包括时钟发生器106以及电压发生器110和参考时钟发生器112，该时钟发生器106可为锁相环(PLL)或锁频环(FLL)，例如具有与其一起实现的电压传感器108。控制器104可以以任何合适的方式实现，诸如一个或多个状态机、可编程处理器和/或执行软件指令的处理器和一个或多个状态机的组合。
时钟发生器106接收多个输入，包括：来自参考时钟发生器112的参考时钟信号114；来自控制器104的模拟电压供应值(也称为VDDA)116和输入电压值118(其统称为超频参数120)；以及模拟电压供应112和输入电压124。与时钟发生器106耦合的电压传感器108能够感测并测量从电压发生器110供应给核心102的输出电压126。电压传感器108可实现于时钟发生器106中或外部定位但与时钟发生器106可操作地耦合。
控制器104基于核心102中的测量频率128以及在一些示例中还基于对核心102的时钟速率作出的任何频率调整来确定超频参数120，如本文中进一步解释的。基于上述输入，时钟发生器106生成从原始参考时钟信号114调整的输出时钟130。输出时钟130确定核心102的操作频率。
图2示出了根据本文所公开的实施方案的示例性时钟发生器106的高级视图。时钟发生器106具有三个部件：振荡调整模块200、校准模块202和时钟振荡器204。振荡调整模块200与控制器104耦合以从其接收超频参数120，并且还与电压传感器108耦合以从其接收基于从电压发生器110提供的输出电压126的感测的输出电压208。校准模块202还与控制器104耦合以从其接收超频参数120且生成校正的校准值206。该校正的校准值206是用于编程时钟振荡器204的校正的电压值，该时钟振荡器包括自适应振荡器电路。
电压传感器108(其可为时钟发生器106的一部分或与其耦合的外部设备)接收提供到核心102的输出电压126以及超频参数120，或更具体地来自电压发生器110(或更具体地模拟电压源)的至少模拟电压供应VDDA 122。电压传感器108将输出电压126与VDDA 122进行比较，以检测输出电压126中的任何电压下降。
在现有技术具体实施中，电压传感器仅接收输出电压并将其与预定参考VDDA值进行比较，这不如将输出电压直接与所提供的VDDA进行比较准确。因此，本文中所公开的电压传感器108通过实施不基于本领域中已知的预定参考VDDA值的灵活输出电压与VDDA比较来促进感测输出电压126中的电压下降的动态手段。实施这种手段的优点是减小了与由电压传感器108提供的电压下降估计相对应的误差容限。
电压传感器108生成所感测的输出电压208，其包括输出电压126中的任何电压下降的检测。振荡调整模块200接收所感测的输出电压208以及超频参数120，并且基于该输入生成频率调整210，该频率调整包括用以实施任何时钟拉伸(即，拉伸参考时钟114)以减小电压下降的影响的指令。时钟振荡器204接收参考时钟信号114和频率调整210，以及例如来自电压发生器110的输出电压126、校正的校准值206、VDDA 12和输入电压124。基于这些输入，时钟振荡器204生成用于核心120的输出时钟130。
在本文所公开的实施方案中，时钟发生器106经由超频参数120检测对超频的指示，且电压传感器108检测对电压下降的指示。时钟振荡器204生成输出时钟130，使得参考时钟114被拉伸以减小电压下降的影响，同时维持核心102在超频状态下操作，即，不减小核心102的操作频率或时钟速率。因此，时钟拉伸仅引起时钟信号中的延迟而不减慢时钟速率。通过此具体实施，核心102能够维持由超频促进的较高性能下的操作，同时减少来自电压发生器110的电压下降的影响。
图3示出了根据本文所公开的实施方案的示例性时钟发生器106的另一个高级视图。时钟发生器106包括接收输出电压126的时钟缓冲器300，例如一组反相器、放大器、CML缓冲器等，而不是如图2所示的接收输出电压126的时钟振荡器204。因为时钟振荡器204不接收输出电压126，所以所生成的输出时钟为无缓冲的输出时钟302，其由时钟缓冲器300接收以生成待由核心102或多个核心使用的缓冲的输出时钟304。时钟缓冲器300可以是便于将时钟的多个副本分配到具有相同频率要求的多个核心的任何合适类型的缓冲器，以便例如通过消除附加定时部件、外部分压器或信号电平转变电路来节省空间和成本。
图4是根据本文公开的实施方案的示例性多处理器核心系统400的一个实施方案的框图。系统400包括从核心0到核心N的总共N+1个核心102，其可实施于通用集成电路中。该实施方案中的电压发生器110包括模拟电压源402，例如VDDA 1.8V电源，其与电压调节器401耦合，使得VDDA 122被提供给电压调节器401，用于将经调节的电压作为输入分配给每个核心102以及时钟发生器106。电压调节器401使用所供应的VDDA 122来将输出电压126供应到核心102中的每一者以及供应到时钟发生器106，或更具体来说供应到与时钟发生器106耦合的电压传感器108。电压发生器110可以在包括核心102的集成电路中实现，或者适当地与集成电路分开实现。电压发生器110提供根据控制器104所选择的电压电平而可变的输出电压126。
系统400还包括耦合到核心102中的每一者的控制器104，其接收每个核心102的所测量频率128并且在一些情况下还接收来自核心102的频率调整210，但频率调整210可替代地由时钟发生器106直接提供，如图所示。控制器104还包括超频确定模块404，其基于当前所测量频率128和频率调整210确定是否实施超频以提高核心102的性能。例如，超频的确定可以是以改变核心102的性能状态(P状态)的形式，如本文将进一步讨论的。
响应于超频确定模块404确定将启用超频，控制器104将模拟电压供应改变信号406发送到电压源402以及将输入电压改变信号408发送到电压发生器110。信号406和408包括由控制器104新设置的输入电压和VDDA的值，其以超频参数120的形式被中继到时钟发生器106。
在一些示例中，超频确定模块404在初始系统启动时(即，当系统400通电以开始操作时)启用超频。在一些示例中，超频确定模块404基于诸如使用核心102操作的软件或硬件应用的类型之类的因素来提供调整请求，该调整请求包括指示超频的信号406和408。这样的应用可以包括系统密集型应用，诸如在计算机上并入不同子系统(诸如硬盘驱动器、图形、存储器和CPU)的游戏，或者CPU密集型应用，诸如多线程应用，包括但不限于照片编辑和视频转码应用。在一些示例中，当用户希望提高系统性能时，可经由用户输入(例如，经由用户接口)直接提供调整请求。在一些示例中，调整请求可基于来自处理单元的反馈，例如基于所生成的输出时钟速率的反馈，诸如核心检测到对增加操作频率的潜在需要以便适应提高性能要求。可以考虑关于可以何时以及如何由超频确定模块404生成这样的调整请求的任何其他合适的情形。
系统400可以是任何类型的处理器系统，诸如中央处理单元(CPU)或图形处理单元(GPU)。例如，系统400可以被实现为具有x8664位指令集架构的x86处理器，并且在台式计算机、膝上型计算机、服务器和超标量计算机中使用；在移动电话或数字媒体播放器中使用的高级精简指令集计算机(RISC)机器(ARM)处理器；或数字信号处理器(DSP)，其可用于处理和实现与诸如语音数据和通信信号之类的数字信号相关的算法，以及微控制器，其可用于诸如打印机和复印机之类的消费者应用。
核心102形成系统400的计算中心，并且负责执行多个计算任务。例如，处理器核心102可以包括但不限于执行二进制数的加法、减法、移位和旋转的执行单元，以及执行存储器地址的地址计算以及从存储器加载和存储数据的地址生成和加载与存储单元。由处理器核心102执行的操作使得能够运行计算机应用。
处理器核心102根据由控制器104控制的某些性能状态(P状态)进行操作。P状态描述如下。高级配置和电源接口(ACPI)标准是基于操作系统的规范，其调节计算机系统的电源管理。例如，ACPI标准可控制并指导处理器核心以更好地管理电池寿命。在这样做时，ACPI分配被称为C状态的处理器电源状态，并且迫使处理器在这些状态的限制内操作。存在处理器可以被分配的不同水平的C状态(例如，C0用于完全工作状态，具有全功耗和能量的完全耗散；C 1用于休眠状态，其中停止指令的执行并且处理器可即刻返回以执行指令；或者C2用于另一休眠状态，其中处理器可能花费更长时间回到C0状态)，以及处理器性能的对应含义。
当处理器处于完全工作的C0状态时，其将与被称为性能状态或P状态的另一状态相关联。存在各自与操作电压及频率相关联的不同水平的P状态。最高性能状态是P0，其可对应于最大操作功率、电压和频率。然而，处理器可被置于较低性能状态，例如P1或P2，其对应于较低操作功率、电压和/或频率。通常，当处理器移动到较低的P状态时，其操作能力将比之前更低。
图5是例如根据本文公开的实施方案的由示例性时钟发生器执行的示例性过程500的流程图。在过程500的步骤502中，响应于确定处理器核心正以超频状态操作而接收模拟电压供应VDDA。在步骤504中，基于所接收的模拟电压供应VDDA来动态地感测由电压发生器提供的输出电压。
在步骤506中，基于动态地感测的输出电压相对于模拟电压供应VDDA的变化来确定电压下降的一个或多个特性。即，将VDDA值与输出电压值进行比较，以确定输出电压中是否存在任何电压下降；如果存在电压下降，则还确定电压下降的任何特性，使得可以基于电压下降的特性确定频率调整以补偿电压下降。该特性可以包括由电压下降引起的电压降低的量，以及该降低正在发生的速率，即输出电压的变化率的陡度。
在步骤508中，基于电压下降的特性来确定频率调整，使得基于频率调整而调整的时钟速率鉴于电压下降特性而促进减小电压下降的影响。在步骤510中，基于所确定的频率调整生成新的时钟速率，使得处理器核心维持超频状态，同时电压下降的影响被减轻。
尽管上述特征和元素在特定组合中进行了描述，但每个特征或元素可以在没有其他特征和元素的情况下单独使用，或者在有或没有其他特征或元素的各种组合中使用。所提供的方法可以在通用计算机、处理器或处理器核心中实现。举例来说，合适的处理器包括通用处理器、专用处理器、常规处理器、数字信号处理器(DSP)、多个微处理器、与DSP核心相关联的一个或多个微处理器、控制器、微控制器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)电路，任何其他类型的集成电路(IC)和/或状态机。可以通过使用处理的硬件描述语言(HDL)指令和包括网表的其他中间数据(能够存储在计算机可读介质上的此类指令)的结果来配置制造过程来制造此类处理器。这种处理的结果可以是掩码，然后在半导体制造过程中使用这些掩码来制造实现实施方案的方面的处理器。
本文提供的方法或流程图可以在并入非暂态计算机可读存储介质中的计算机程序、软件或固件中实现，以供通用计算机或处理器执行。非暂态计算机可读存储介质的示例包括只读存储器(ROM)、随机存取存储器(RAM)、寄存器、高速缓存存储器、半导体存储器设备、磁性介质(诸如内部硬盘和可移动磁盘)、磁光介质和光学介质(诸如CD-ROM磁盘)以及数字多功能磁盘(DVD)。
在前面对各种实施方案的详细描述中，已参考构成其一部分的附图，并且在附图中以示例的方式示出了可在其中实践本发明的特定优选实施方案。足够详细地描述了这些实施方案以使本领域的技术人员能够实践本发明，并且应当理解，可利用其他实施方案，并且可在不脱离本发明的范围的情况下做出逻辑、机械和电气改变。为了避免使本领域技术人员能够实践本发明所不必要的细节，该描述可省略本领域技术人员已知的某些信息。此外，本领域的技术人员可很容易构造结合本公开的教导的许多其他变化的实施方案。因此，本发明并非旨在限于本文所阐述的具体形式，相反，本发明旨在涵盖可合理地包括在本发明的范围内的此类替代方案、修改方案和等效方案。因此，前面的详细描述不应被视为限制性的，并且本发明的范围仅由所附权利要求限定。以上对实施方案和其中描述的示例的详细描述仅出于说明和描述的目的而非限制的目的给出。例如，所描述的操作以任何合适的顺序或方式完成。因此，可以预期，本发明涵盖落入上文公开和本文要求保护的基本基础原理范围内的任何和所有修改、变化或等效物。
以上详细描述和其中描述的示例仅出于说明和描述的目的而非限制的目的给出。
Claims (25)
1.一种控制处理单元的时钟速率的方法，包括：
响应于检测到所述处理单元中的超频而接收模拟电压供应；
基于所接收的模拟电压供应动态地感测来自电压发生器的输出电压的测量结果；
基于所述动态地感测的输出电压测量结果来确定所述输出电压中的电压下降的特性；
基于所确定的所述电压下降的特性来确定所述处理单元的所述时钟速率的频率调整；以及
基于所确定的频率调整来生成输出时钟速率，使得所述处理单元维持所述超频。
2.根据权利要求1所述的方法，其中基于所述电压下降的所述特性来确定所述频率调整以补偿所述电压下降。
3.根据权利要求1所述的方法，其中所述电压下降的所述特性包括所述输出电压的变化和所述输出电压的变化率。
4.根据权利要求1所述的方法，其中基于所述输出电压进一步调整所述输出时钟速率。
5.根据权利要求1所述的方法，其中所述处理单元中的所述超频被配置为在初始系统启动时被检测。
6.根据权利要求1所述的方法，其中所述处理单元中的所述超频被配置为响应于来自与所述处理单元能够操作地耦合的系统固件的调整请求而被检测。
7.根据权利要求1所述的方法，其中所述处理单元中的所述超频被配置为响应于来自用户输入的调整请求而被检测。
8.根据权利要求1所述的方法，其中所述处理单元中的所述超频被配置为响应于基于来自所述处理单元的反馈的调整请求而被检测。
9.根据权利要求8所述的方法，其中所述调整请求基于所生成的输出时钟速率。
10.一种时钟发生器，包括：
电压传感器，所述电压传感器被配置为：
从电压发生器接收模拟电压供应，以及
基于所接收的模拟电压供应动态地感测来自所述电压发生器的输出电压的测量结果；
振荡调整模块，所述振荡调整模块与所述电压传感器能够操作地耦合，所述振荡调整模块被配置为：
接收对处理单元中的超频的指示，
从所述电压传感器接收所述动态地感测的输出电压测量结果，
基于所述动态地感测的输出电压测量结果来确定所述输出电压中的电压下降的特性，以及
基于所确定的所述电压下降的特性来确定所述处理单元的所述时钟速率的频率调整；和
时钟振荡器，所述时钟振荡器与所述振荡调整模块能够操作地耦合，所述时钟振荡器被配置为：
从所述振荡调整模块接收所述频率调整，以及
基于所确定的频率调整来生成输出时钟速率，使得所述处理单元维持所述超频。
11.根据权利要求10所述的时钟发生器，其中基于所述电压下降的所述特性来确定所述频率调整以补偿所述电压下降。
12.根据权利要求10所述的时钟发生器，其中所述电压下降的所述特性包括所述输出电压的变化和所述输出电压的变化率。
13.根据权利要求10所述的时钟发生器，还包括与所述时钟振荡器能够操作地耦合的时钟缓冲器，所述时钟缓冲器被配置为：
从所述时钟振荡器接收所述输出时钟速率，
从所述电压发生器接收所述输出电压，以及
基于所述输出电压调整所接收的输出时钟速率。
14.根据权利要求10所述的时钟发生器，其中所述处理单元中的所述超频被配置为响应于基于来自所述处理单元的反馈的调整请求而被检测。
15.根据权利要求14所述的时钟发生器，其中所述调整请求基于所生成的输出时钟速率。
16.一种系统，包括：
电压发生器，所述电压发生器被配置为基于模拟电压供应生成输出电压；
至少一个处理单元，所述至少一个处理单元被配置为从所述电压发生器接收所述输出电压；
控制器；和
时钟发生器，所述时钟发生器与所述电压发生器、所述至少一个处理单元和所述控制器能够操作地耦合，所述时钟发生器被配置为：
从所述电压发生器接收所述模拟电压供应并从所述控制器接收对超频的指示，
基于所接收的模拟电压供应动态地感测来自所述电压发生器的所述输出电压的测量结果，
基于所述动态地感测的输出电压测量结果来确定所述输出电压中的电压下降的特性，
基于所确定的所述电压下降的特性来确定所述处理单元的所述时钟速率的频率调整，
基于所确定的频率调整来生成输出时钟速率，使得所述处理单元维持所述超频。
17.根据权利要求16所述的系统，其中所述电压发生器还包括电压供应和电压调节器，所述控制器包括超频确定模块，所述超频确定模块被配置为：
基于所测量的频率和从所述处理单元检测的频率调整值来确定所述处理单元中的所述超频，
向所述电压供应发送电压供应信号以改变提供的所述模拟电压供应，
向所述电压调节器发送输出电压信号以改变提供的所述输出电压，以及
向所述时钟发生器发送反映所述模拟电压供应和所述输出电压的所述变化的超频参数。
18.根据权利要求16所述的系统，其中基于所述电压下降的所述特性来确定所述频率调整以补偿所述电压下降。
19.根据权利要求16所述的系统，其中所述电压下降的所述特性包括所述输出电压的变化和所述输出电压的变化率。
20.根据权利要求16所述的系统，所述时钟发生器被进一步配置为基于所述输出电压来调整所接收的输出时钟速率。
21.根据权利要求16所述的系统，其中所述控制器被配置为在所述系统的初始启动时设置所述超频。
22.根据权利要求14所述的系统，其中所述控制器被配置为响应于来自所述处理单元的用于提高性能的调整请求来设置所述超频。
23.根据权利要求16所述的系统，其中所述控制器被配置为响应于来自用户输入的调整请求来设置所述超频。
24.根据权利要求16所述的系统，其中所述控制器被配置为响应于基于来自所述处理单元的反馈的调整请求来设置所述超频。
25.根据权利要求24所述的系统，其中所述调整请求基于所生成的输出时钟速率。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/362,231 US11835998B2 (en) | 2021-06-29 | 2021-06-29 | System and method for enabling clock stretching during overclocking in response to voltage droop |
| US17/362,231 | 2021-06-29 | ||
| PCT/US2022/034192 WO2023278193A1 (en) | 2021-06-29 | 2022-06-20 | System and method for enabling clock stretching during overclocking in response to voltage droop |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117642710A true CN117642710A (zh) | 2024-03-01 |
Family
ID=82656446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202280046814.1A Pending CN117642710A (zh) | 2021-06-29 | 2022-06-20 | 用于响应于电压下降在超频期间启用时钟拉伸的系统和方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11835998B2 (zh) |
| EP (1) | EP4363943A1 (zh) |
| KR (1) | KR20240027059A (zh) |
| CN (1) | CN117642710A (zh) |
| WO (1) | WO2023278193A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230350696A1 (en) * | 2022-04-29 | 2023-11-02 | Advanced Micro Devices, Inc. | Real Time Workload-Based System Adjustment |
| US11977757B2 (en) | 2022-04-29 | 2024-05-07 | Advanced Micro Devices, Inc. | Real time profile switching for memory overclocking |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382366B1 (en) | 2003-10-21 | 2008-06-03 | Nvidia Corporation | Method, apparatus, system, and graphical user interface for selecting overclocking parameters of a graphics system |
| US7376849B2 (en) * | 2004-06-30 | 2008-05-20 | Intel Corporation | Method, apparatus and system of adjusting one or more performance-related parameters of a processor |
| TWI398752B (zh) | 2009-04-30 | 2013-06-11 | Asustek Comp Inc | 中央處理器的超頻控制方法和超頻控制程式 |
| US20120187991A1 (en) | 2011-01-25 | 2012-07-26 | Advanced Micro Devices, Inc. | Clock stretcher for voltage droop mitigation |
| US8933737B1 (en) | 2013-06-28 | 2015-01-13 | Stmicroelectronics International N.V. | System and method for variable frequency clock generation |
| US10146726B2 (en) * | 2014-07-21 | 2018-12-04 | Asustek Computer Inc. | Motherboard and electronic device using the same |
| US10642336B2 (en) | 2016-07-12 | 2020-05-05 | Advanced Micro Devices, Inc. | Clock adjustment for voltage droop |
| TWM533249U (en) * | 2016-08-26 | 2016-12-01 | Evga Corp | Overclocking control device of computer |
| US10627883B2 (en) * | 2018-02-28 | 2020-04-21 | Advanced Micro Devices, Inc. | Onboard monitoring of voltage levels and droop events |
| US10855222B2 (en) * | 2018-06-29 | 2020-12-01 | Advanced Micro Devices, Inc. | Clock synthesizer with integrated voltage droop detection and clock stretching |
| US20220019258A1 (en) * | 2021-10-01 | 2022-01-20 | Terry Remple | Adaptive clock modulation |
-
2021
- 2021-06-29 US US17/362,231 patent/US11835998B2/en active Active
-
2022
- 2022-06-20 KR KR1020247003035A patent/KR20240027059A/ko unknown
- 2022-06-20 EP EP22744866.9A patent/EP4363943A1/en active Pending
- 2022-06-20 CN CN202280046814.1A patent/CN117642710A/zh active Pending
- 2022-06-20 WO PCT/US2022/034192 patent/WO2023278193A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| US20220413543A1 (en) | 2022-12-29 |
| US11835998B2 (en) | 2023-12-05 |
| EP4363943A1 (en) | 2024-05-08 |
| KR20240027059A (ko) | 2024-02-29 |
| WO2023278193A1 (en) | 2023-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7392413B2 (en) | Changing of operating voltage in semiconductor integrated circuit | |
| KR100988396B1 (ko) | 프로세싱 코어들의 독립 전력 제어 | |
| US7814350B2 (en) | Microprocessor with improved thermal monitoring and protection mechanism | |
| JP4886895B2 (ja) | 動的な電力の低減 | |
| CN110109527B (zh) | 动态电压裕度恢复 | |
| US7774627B2 (en) | Microprocessor capable of dynamically increasing its performance in response to varying operating temperature | |
| US8468373B2 (en) | Modifying performance parameters in multiple circuits according to a performance state table upon receiving a request to change a performance state | |
| US8539262B2 (en) | Apparatus, method, and system for improved power delivery performance with a dynamic voltage pulse scheme | |
| US20230324947A1 (en) | User Configurable Hardware Settings for Overclocking | |
| CN117642710A (zh) | 用于响应于电压下降在超频期间启用时钟拉伸的系统和方法 | |
| US20070156370A1 (en) | System and method for operating components of an integrated circuit at independent frequencies and/or voltages | |
| JP2014006905A (ja) | 熱制御装置及び方法 | |
| US10948957B1 (en) | Adaptive on-chip digital power estimator | |
| US20070250736A1 (en) | Microprocessor with improved performance during p-state transitions | |
| US10754415B2 (en) | Control apparatus that controls memory and control method thereof | |
| US20240106423A1 (en) | Leveraging an Adaptive Oscillator for Fast Frequency Changes | |
| US11709524B2 (en) | System-on-chip including dynamic power monitor and frequency controller and operating method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination |