JP2006339521A - 半導体集積回路 - Google Patents

Abstract

【課題】２個の回路ブロックに供給される電源電圧が異なっても、クロックスキューを抑制する。
【解決手段】電源配線ＰＷＳから電源電圧ＶＤＤ２を供給される第２の回路ブロック３０へのクロック信号供給経路には、第１のクロックバッファ２５が配置され、電源配線ＰＷＭから他の電源電圧ＶＤＤ１を供給される第１の回路ブロック２０へのクロック信号供給経路には、第２のクロックバッファ３５が配置される。第１のクロックバッファ２５は、相手方のクロック信号供給経路のクロックツリー２２の段数と同一段数で且つ同一の電源電圧ＶＤＤ１を受ける。第２のクロックバッファ３５も、相手方のクロック信号供給経路のクロックツリー３２の段数と同一段数で且つ同一の電源電圧ＶＤＤ２を受ける。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、クロックスキュー対策に関するものである。

近年、半導体集積回路では、その動作の高速化に伴いクロック周期が年々短縮されており、半導体集積回路の高速動作を実現する上で、２個以上の回路ブロック間のクロックスキューを如何に低減するかという課題が顕著化している。

以下に、半導体集積回路におけるクロックスキューに対する対応策としての従来技術を説明する。

従来、クロックスキューを低減させる半導体集積回路として、図３に示した技術がある。

同図において、１２０は第１の回路ブロックであって、その内部には、順序回路１２１と、３段のクロックツリー１２２とが備えられる。また、１３０は第２の回路ブロックであって、その内部にも、順序回路１３１と、３段のクロックツリー１３２とが備えられる。前記第１の回路ブロック１２０内の順序回路１２１と前記第２の回路ブロック１３０内の順序回路１３１とは相互にデータのやりとりが行われる。ＰＷＭは電源配線であって、前記第１の回路ブロック１２０に電源電圧ＶＤＤを供給すると共に、前記第２の回路ブロック１３０にも電源電圧ＶＤＤを供給する。

また、１１０はクロック信号生成部であって、クロック信号を生成し、その生成したクロック信号を、前記第１の回路ブロック１２０内のクロックツリー１２２を介して順序回路１２１に供給すると共に、前記第２の回路ブロック１３０内のクロックツリー１３２を介して順序回路１３１に供給する。

前記２つのクロックツリー１２２、１３２は、クロック信号生成部１１０から第１及び第２の回路ブロック１２０、１３０内の順序回路１２１、１３１にクロック信号が伝播するまでの遅延時間が相違して、クロックスキューが発生する場合に、そのクロックスキューを調整するために、段数が変更される。

また、前記のクロックツリー技術に加えて、クロック信号の配線長を第１及び第２の回路ブロック１２０、１３０間で等長にすることも広く知られている。この場合、クロック配線長が実際には等長にできないときなどには、例えば特許文献１に記載されるように、配線長の差異に応じてドライバの駆動能力を調整したものがある。
特開平８−２７４２６０号公報

ところで、近年では、消費電力低減や動作の高速化を目的として、複数の回路ブロックのうち、一部の特定の回路ブロックのみについて、他の回路ブロックとは供給される電源電圧を変更する技術が導入されている。

しかしながら、図３に示した従来の半導体集積回路、又はこれに前記特許文献１記載の技術を適用した半導体集積回路について、一部の回路ブロックのみに供給する電源電圧を変更すると、次の欠点が生じる。すなわち、例えば図３の半導体集積回路において、第１の回路ブロック１２０と第２の回路ブロック１３０とに供給される両電源電圧を互いに異なる電源電圧に設定すると、第１の回路ブロック１２０内のクロックツリー１２２と第２の回路ブロック１３０内のクロックツリー１３２とが互いに異なる電源電圧で動作するため、この両クロックツリー１２２、１３２でのクロック信号の伝播遅延時間が異なって、電源電圧の差分に応じた遅延時間差だけ、両回路ブロック１２０、１３０間にクロックスキューが発生する。

また、半導体集積回路に供給される電源電圧が同一であったとしても、半導体集積回路の基板電源から第１の回路ブロック１２０と第２の回路ブロック１３０とに供給される基板電圧が異なる場合にも、前記と同様にクロックスキューが発生する。

本発明は、前記の課題に着目してなされたものであり、その目的は、複数の回路ブロックに対して異なる電源電圧を供給する半導体集積回路において、そのように電源電圧が異なる場合であっても、クロックスキューを有効に抑制することにある。

前記の目的を達成するために、本発明では、少なくとも２個の回路ブロックを有する半導体集積回路において、その各回路ブロック内のクロックツリーに供給される電源電圧が異なることに起因してクロックスキューが発生している点に着目し、他方の回路ブロックに供給されている電源電圧を受けるクロックバッファを新たに設け、この新たなクロックバッファを介して自らの回路ブロック内の順序回路にクロック信号を供給する構成を採用する。

具体的に、請求項１記載の発明の半導体集積回路は、２個以上の回路ブロックを備え、前記回路ブロックのうち所定の２個である第１及び第２の回路ブロックは、各々、内部に、順序回路と、クロックツリーとを有し、前記第１の回路ブロックは、第１の電源から電源電圧を供給され、前記第２の回路ブロックは、前記第１の電源の電源電圧とは異なる電源電圧の第２の電源から電源電圧を供給される半導体集積回路において、クロック信号を生成するクロック信号生成部と、前記第１の回路ブロック内のクロックツリーと同一段数を持ち、且つ前記第１の電源から電源電圧が供給される第１のクロックバッファと、前記第２の回路ブロック内のクロックツリーと同一段数を持ち、且つ前記第２の電源から電源電圧が供給される第２のクロックバッファとを備え、前記クロック信号生成部で生成されたクロック信号は、前記第２の電源から電源電圧が供給される第２のクロックバッファ及び前記第１の電源から電源電圧が供給される第１の回路ブロック内のクロックツリーを経て、前記第１の回路ブロック内の順序回路に供給されると共に、前記第１の電源から電源電圧が供給される第１のクロックバッファ及び前記第２の電源から電源電圧が供給される第２の回路ブロック内のクロックツリーを経て、前記第２の回路ブロック内の順序回路に供給されることを特徴とする。

請求項２記載の発明は、前記請求項１に記載の半導体集積回路において、前記第１のクロックバッファは、前記第１の回路ブロックの内部に配置され、前記第２のクロックバッファは、前記第２の回路ブロックの内部に配置されることを特徴とする。

請求項３記載の発明は、前記請求項１に記載の半導体集積回路において、前記第１の電源は、前記第１の回路ブロックの基板電圧を与える基板電源であり、前記第２の電源は、前記第２の回路ブロックの基板電圧を与える基板電源であることを特徴とする。

請求項４記載の発明は、前記請求項３に記載の半導体集積回路において、前記第１の電源から基板電圧が与えられる前記第１のクロックバッファは、前記第１の回路ブロックの内部に配置され、前記第２の電源から基板電圧が与えられる前記第２のクロックバッファは、前記第２の回路ブロックの内部に配置されることを特徴とする。

以上により、請求項１〜４記載の発明では、第１及び第２の回路ブロック内の各クロックツリーでは、その供給される電源電圧が異なることに起因して、クロックスキューが発生する状況であるが、他方の回路ブロックに供給される電源電圧を受けるクロックバッファを通じて自己の回路ブロック内の順序回路にクロック信号が供給され、且つそのクロックバッファの段数が他方の回路ブロック内のクロックツリーの段数と同一段数であるので、クロックスキューが両回路ブロック間で相殺される。

特に、請求項２及び４記載の発明では、新たに設けるクロックバッファが回路ブロックの内部に配置されるので、クロックバッファを回路ブロックの外部に配置するエリアを設ける必要がないと共に、クロックバッファとクロックツリーとの配線を引き回すことが不要となる。

以上説明したように、請求項１〜４記載の発明の半導体集積回路によれば、２つの回路ブロックに供給される電源電圧が異なる場合であっても、各回路ブロック内の順序回路に供給されるクロック信号間のスキューを有効に抑制できる効果を有する。

特に、請求項２及び４記載の発明の半導体集積回路によれば、クロックバッファの配置に伴う配線が容易となるので、半導体集積回路のチップ面積及び設計工数の削減が可能である。

以下、本発明の実施形態の半導体集積回路を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の半導体集積回路の回路構成のブロック図を示す。

同図において、２０は第１の回路ブロックであって、その内部には、順序回路２１と、３段のクロックツリー２２とが備えられる。また、３０は第２の回路ブロックであって、その内部にも、順序回路３１と、３段のクロックツリー３２とが備えられる。ＰＷＭは第１の電源（図示せず）から供給される第１の電源配線であって、前記第１の回路ブロック２０に電源電圧ＶＤＤ１を供給する。また、ＰＷＳは第２の電源（図示せず）から供給される第２の電源配線であって、前記第２の回路ブロック３０に、前記電源電圧ＶＤＤ１とは異なる電源電圧である電源電圧ＶＤＤ２を供給する。

また、１０はクロック信号生成部であって、前記電源電圧ＶＤＤ１を電源電圧として、クロック信号を生成する。このクロック信号は、基本的には、前記第１の回路ブロック２０内のクロックツリー２２を介して順序回路２１に供給されると共に、前記第２の回路ブロック３０内のクロックツリー３２を介して順序回路３１に供給される。

そして、本実施形態の特徴として、前記第１及び第２の回路ブロック２０、３０の外部には、第１のクロックバッファ２５と第２のクロックバッファ３５とが設けられている。前記第１のクロックバッファ２５は、クロック信号生成部１０から第２の回路ブロック３０内の順序回路３１にクロック信号を供給する経路の途中、具体的には、第２の回路ブロック３０内のクロックツリー３２の前段に配置され、一方、前記第２のクロックバッファ３５は、クロック信号生成部１０から第１の回路ブロック２０内の順序回路２１にクロック信号を供給する経路の途中、具体的には、第１の回路ブロック２０内のクロックツリー２２の前段に配置される。

更に、前記第１のクロックバッファ２５は、第１の回路ブロック２０内のクロックツリー２２が３段であり且つこの第１の回路ブロック２０に供給される第１の電源配線ＰＷＭの電源電圧ＶＤＤ１を電源電圧とする関係から、そのクロックツリー２２と同一段数（３段）の段数を持つと共に、前記第１の電源配線ＰＷＭから電源電圧ＶＤＤ１が供給される。一方、前記第２のクロックバッファ３５は、第２の回路ブロック３０内のクロックツリー３２が３段であり且つこの第２の回路ブロック３０に供給される第２の電源配線ＰＷＳの電源電圧ＶＤＤ２を電源電圧とする関係から、そのクロックツリー３２と同一段数（３段）の段数を持つと共に、前記第２の電源配線ＰＷＳから電源電圧ＶＤＤ２が供給される。尚、前記第１及び第２のクロックバッファ２５、３５は、相互に、出力負荷が同一値に設定される。

ここで、前記クロック信号生成部１０と前記第１のクロックバッファ２５とを結ぶ配線の配線長と、前記クロック信号生成部１０と前記第２のクロックバッファ３５とを結ぶ配線の配線長とは同一の配線長に設定され、更に前記第２のクロックバッファ３５と前記第１の回路ブロック２０内のクロックツリー２２とを結ぶ配線の配線長と、前記第１のクロックバッファ２５と前記第２の回路ブロック３０内のクロックツリー３２とを結ぶ配線の配線長とは等しく設定される。また、前記第１の回路ブロック２０内のクロックツリー２２と順序回路２１とを結ぶ配線の配線長と、前記第２の回路ブロック３０内のクロックツリー３２と順序回路３１とを結ぶ配線の配線長とは等しく設定される。

従って、本実施形態では、第１及び第２の回路ブロック２０、３０内の所定トランジスタのソースに互いに異なる電源電圧ＶＤＤ１、ＶＤＤ２が供給される場合において、第１の回路ブロック２０内の順序回路２１と第２の回路ブロック３０内の順序回路３１とに同時にクロック信号を供給する場合に、第１の回路ブロック２０側では、その内部のクロックツリー２２が３段であり且つ電源電圧ＶＤＤ１を電源電圧とし、第２の回路ブロック３０側では、その外部のクロックバッファが２５が３段であり且つ電源電圧ＶＤＤ１を電源電圧とするので、このクロックツリー２２とクロックバッファ２５との間ではクロック信号の伝播遅延は等しい。また、第１の回路ブロック２０側では、その外部のクロックバッファ３５が３段であり且つ電源電圧ＶＤＤ２を電源電圧とし、第２の回路ブロック３０側では、その内部のクロックツリー３２が３段であり且つ電源電圧ＶＤＤ２を電源電圧とするので、このクロックバッファ３５とクロックツリー３２との間でもクロック信号の伝播遅延は等しい。

その結果、２つの順序回路２１、３１へのクロック信号の供給は、供給される電源電圧ＶＤＤ１、ＶＤＤ２が異なっていても、クロック信号生成部１０からはほぼ等しい遅延時間で各順序回路２１、３１に到達することになって、両回路ブロック２０、３０でのクロックスキューは有効に低減されることになる。このことは、電源電圧ＶＤＤ１が電源電圧ＶＤＤ２よりも低い場合や、その逆の場合でも同様である。

尚、電源電圧ＶＤＤ１を供給する第１の電源が前記第１の回路ブロック２０の基板電源であり、且つ電源電圧ＶＤＤ２を供給する第２の電源が前記第２の回路ブロック３０の基板電源である場合、電源電圧ＶＤＤ１が電源電圧ＶＤＤ２よりも低いとき（ＶＤＤ１＜ＶＤＤ２）には、低い側の電源電圧ＶＤＤ１を受ける第１のクロックバッファ２５及び第１の回路ブロック２０内のクロックツリー２２において遅延が増大するのではなく、高い側の電源電圧ＶＤＤ２を受ける第２の回路ブロック３０内のクロックツリー３２及び第２のクロックバッファ３５において遅延が増大する。しかし、上記に示した場合と同様に、クロックスキューが相殺される。このように、第１の実施形態と同様に、第１及び第２の電源が、各回路ブロックの基板電源である場合にも、クロックスキューが有効に抑制される。

（第２の実施形態）
図２は、本発明の第２の実施形態の半導体集積回路の回路構成のブロック図を示す。

同図に示した半導体集積回路が第１の実施形態の半導体集積回路（図１）と異なる点は、第１のクロックバッファ２５ａが第１の回路ブロック２０の内部に配置されると共に、第２のクロックバッファ３５ａが第２の回路ブロック３０の内部に配置されているのみである。その他の構成は図１と同様であるので、その説明は省略する。

本実施形態では、クロック信号生成部１０で生成したクロック信号を、前記第２の回路ブロック３０内の第２のクロックバッファ３５ａ及び第１の回路ブロック２０内のクロックツリー２２を介して順序回路２１に供給すると共に、前記第１の回路ブロック２０内の第１のクロックバッファ２５ａ及び第２の回路ブロック３０内のクロックツリー３２を介して順序回路３１に供給する。

前記第１の実施形態よりも、本実施形態では、第１のクロックバッファ２５ａと第２のクロックバッファ３５ａとを各々回路ブロック２０、３０の外部に配置するエリアを設けずに済み、また、電源配線ＰＷＭ、ＰＷＳを引き回さなくて済むので、面積削減と設計工数の削減を図ることができる。また、第１の回路ブロック２０内に第１のクロックバッファ２５ａとクロックツリー２２とを配置し、第２の回路ブロック３０内に第２のクロックバッファ３５ａとクロックツリー３２とを配置することにより、電源電圧の変動も等しくなり、よりクロックスキューが有効に抑制される。

尚、電源電圧ＶＤＤ１を供給する第１の電源が前記第１の回路ブロック２０の基板電源であり、且つ電源電圧ＶＤＤ２を供給する第２の電源が前記第２の回路ブロック３０の基板電源である場合、電源電圧ＶＤＤ１が電源電圧ＶＤＤ２よりも低いとき（ＶＤＤ１＜ＶＤＤ２）には、低い側の電源電圧ＶＤＤ１を受ける第１のクロックバッファ２５ａ及び第１の回路ブロック２０内のクロックツリー２２において遅延が増大するのではなく、高い側の電源電圧ＶＤＤ２を受ける第２の回路ブロック３０内のクロックツリー３２及び第２のクロックバッファ３５ａにおいて遅延が増大する。しかし、上記に示した場合と同様に、クロックスキューが相殺される。このように、第１の実施形態と同様に、第１及び第２の電源が、各回路ブロックの基板電源である場合にも、クロックスキューが有効に抑制される。

また、前記第１及び第２の実施形態では、第１の回路ブロック２０内のクロックツリー２２の段数と第２の回路ブロック３０内のクロックツリー３２の段数とを同一段数としたが、異なる段数であっても良いのは勿論である。

更に、以上の説明では、２つの回路ブロック２０，３０のみを備えた場合について説明したが、本発明は、３つ以上の回路ブロックを備えた半導体集積回路についても同様に適用できるのは勿論である。この場合には、３つ以上の回路ブロックのうち、任意の２つの回路ブロック毎に前記第１又は第２の実施形態の構成を採用すればよい。

以上説明したように、本発明は、半導体集積回路に備える少なくとも２つの回路ブロックに各々供給される電源電圧が異なる場合であっても、クロックスキューを有効に抑制できるので、特に高速かつ低消費電力の実現が要求されるモバイル機器の半導体集積回路等として有用である。

本発明の第１の実施形態の半導体集積回路における回路構成を示すブロック図である。 本発明の第２の実施形態の半導体集積回路における回路構成を示すブロック図である。 従来の半導体集積回路における回路構成を示すブロック図である。

符号の説明

１０ クロック信号生成部
２０ 第１の回路ブロック
２１ 第１の回路ブロック内の順序回路
２２ 第１の回路ブロック内のクロックツリー
３０ 第２の回路ブロック
３１ 第２の回路ブロック内の順序回路
３２ 第２の回路ブロック内のクロックツリー
ＰＷＭ 第１の電源の電源配線
ＰＷＳ 第２の電源の電源配線
２５、２５ａ 第１のクロックバッファ
３５、３５ａ 第２のクロックバッファ

Claims (4)

1. ２個以上の回路ブロックを備え、前記回路ブロックのうち所定の２個である第１及び第２の回路ブロックは、各々、内部に、順序回路と、クロックツリーとを有し、
   前記第１の回路ブロックは、第１の電源から電源電圧を供給され、
   前記第２の回路ブロックは、前記第１の電源の電源電圧とは異なる電源電圧の第２の電源から電源電圧を供給される半導体集積回路において、
   クロック信号を生成するクロック信号生成部と、
   前記第１の回路ブロック内のクロックツリーと同一段数を持ち、且つ前記第１の電源から電源電圧が供給される第１のクロックバッファと、
   前記第２の回路ブロック内のクロックツリーと同一段数を持ち、且つ前記第２の電源から電源電圧が供給される第２のクロックバッファとを備え、
   前記クロック信号生成部で生成されたクロック信号は、前記第２の電源から電源電圧が供給される第２のクロックバッファ及び前記第１の電源から電源電圧が供給される第１の回路ブロック内のクロックツリーを経て、前記第１の回路ブロック内の順序回路に供給されると共に、前記第１の電源から電源電圧が供給される第１のクロックバッファ及び前記第２の電源から電源電圧が供給される第２の回路ブロック内のクロックツリーを経て、前記第２の回路ブロック内の順序回路に供給される
   ことを特徴とする半導体集積回路。
2. 前記請求項１記載の半導体集積回路において、
   前記第１のクロックバッファは、前記第１の回路ブロックの内部に配置され、
   前記第２のクロックバッファは、前記第２の回路ブロックの内部に配置される
   ことを特徴とする半導体集積回路。
3. 前記請求項１記載の半導体集積回路において、
   前記第１の電源は、前記第１の回路ブロックの基板電圧を与える基板電源であり、
   前記第２の電源は、前記第２の回路ブロックの基板電圧を与える基板電源である
   ことを特徴とする半導体集積回路。
4. 前記請求項３記載の半導体集積回路において、
   前記第１の電源から基板電圧が与えられる前記第１のクロックバッファは、前記第１の回路ブロックの内部に配置され、
   前記第２の電源から基板電圧が与えられる前記第２のクロックバッファは、前記第２の回路ブロックの内部に配置される
   ことを特徴とする半導体集積回路。
   

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