JP5131370B2 - 電源電圧調整装置および電源電圧調整方法 - Google Patents

Description

本発明は、電源電圧が異なる複数のモジュールによって構成された半導体集積回路の電
源電圧調整装置および電源電圧調整方法に関する。

近年、携帯電話やポータブル音楽再生装置、デジタルスチルカメラなど、携帯機器の需要は年々高まっている。これらの携帯機器は電池駆動であるため、携帯機器の回路部分に使用されているＬＳＩは、特に低消費電力化が求められている。また、据え置き機器においても、放熱部材の削減による低コスト化などのために、携帯機器と同様にＬＳＩの低消費電力化が求められている。

これらＬＳＩの低消費電力化の要求に応じて開発されたのが多電源ＬＳＩである。多電源ＬＳＩは、ＬＳＩ内部に複数の電源ドメインのモジュールを備えている。したがって、高速動作が必要な回路は、高い電源電圧を供給するモジュールに配置し、それほど高速に動作しなくてもよい回路は、低い電源電圧を供給するモジュールに配置する。このようにして多電源ＬＳＩは、要求された性能を満たす処理をおこない、なおかつ、低消費電力化を図ることができる。

一方、半導体集積回路は、最小加工寸法の微細化に伴い、製造ばらつきによる素子の信号遅延時間や、漏れ電流のばらつきが大きくなる傾向にある。製造ばらつきの大きな半導体集積回路は、素子特性のばらつきとは無関係に一定の電源電圧を供給した場合に、素子遅延が設計値より大きな値にずれてしまうと、目的の動作周波数を満たすことができない。また、素子遅延が設計値より小さな値にずれてしまうと、素子の漏れ電流が増加し、結果として消費電力が増加してしまう。

上述のようなプロセスばらつきによる漏れ電流の増大を防ぐための手法として、目的の動作周波数を満たしつつ、プロセスばらつきに対して適応的に電源電圧を調整するＡＳＶ（Ａｄａｐｔｉｖｅ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ）手法が知られている（たとえば、下記非特許文献１参照。）。

図１６は、ＡＳＶ手法による低消費電力化の原理を示す説明図である。図１６の図表１６０１は、固定電源電圧の場合の消費電力と、クリティカルパス遅延との製造ばらつき依存性を示す。また、図１６の図表１６０２は、ＡＳＶ手法を適用した場合の消費電力とクリティカルパス遅延との製造ばらつき依存性を示す。

図表１６０１のように、固定電源電圧が供給され、製造ばらつきがファスト条件のチップでは、クリティカルパス遅延が小さいにもかかわらず、必要以上の電源電圧が供給されている。この電源電圧の過剰供給によって漏れ電流が増大し、結果として消費電力が大きくなってしまう。したがって、図表１６０２のように、製造ばらつきに応じて、クリティカルパス遅延が目的の動作周波数を満たす範囲内でできるだけ電源電圧を下げるように調整すると、製造ばらつきがスロー条件以外のチップであれば消費電力を削減することができる。

このようなＡＳＶ手法は、単一の電源ドメインのモジュールによって構成されたＬＳＩだけでなく、複数の電源ドメインのモジュールによって構成された多電源ＬＳＩであっても、たとえば、プロセスばらつきと電源電圧とをパラメータとして振りながら、ＳＴＡ（Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｉｓｙｓ）などの遅延解析をおこなって、プロセスばらつきに対応するＡＳＶを求めることによって適用可能である。

図１７は、従来の単一電源ＬＳＩの構成例を示すブロック図である。また、図１８は、従来の多電源ＬＳＩの構成例を示すブロック図である。上述したように、図１７の単一電源ＬＳＩ１７００の場合、電源ドメインＡの電源のみをＡＳＶ手法によって調整すればよいが、図１８の多電源（３電源）ＬＳＩ１８００の場合、電源ドメインＡ、Ｂ、Ｃの各電源ドメイン内と各電源ドメイン間の論理パスを考慮して、ＡＳＶ手法によって適切に各電源ドメインの電源電圧を調整する必要がある。

また、複数あるコアのうちの一部のコアの電源電圧を変化させた場合に発生するクロックスキューをＰＬＬ回路から出力されるロック信号をセレクタで切り替えることにより抑制した回路が開示されている（たとえば、下記特許文献１参照。）。また、クロック信号を生成する第１の回路群と、このクロック信号にしたがって信号の転送および論理処理動作を実行する第２の回路群の動作電圧源を個別に設定可能にして誤動作を解消する回路も開示されている（たとえば、下記特許文献２参照。）。

特開２００５−１００２６９号公報 特開２００２−３１２０５８号公報

Ｊ．Ｔｓｈａｎｚ，Ｓ．Ｎａｒｅｎｄｒａ，Ｒ．Ｎａｉｒ，ａｎｄ Ｖ．Ｄｅ，"Ｅｆｆｅｃｔｉｖｅｎｅｓｓ ｏｆ Ａｄａｐｔｉｖｅ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ ａｎｄ Ｂｏｄｙ Ｂｉａｓ ｆｏｒ Ｒｅｄｕｃｉｎｇ Ｉｍｐａｃｔ ｏｆ Ｐａｒａｍｅｔｅｒ Ｖａｒｉａｔｉｏｎｓ ｉｎ Ｌｏｗ Ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ，"ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃ．Ｖｏｌ．３８，Ｎｏ．５，ｐｐ．８２６−８２９，Ｍａｙ，２００３

しかしながら、上記非特許文献１の技術は、複数の電源ドメインを有する多電源ＬＳＩには適していない。多電源ＬＳＩの場合、電圧の異なる電源ドメインをまたがった回路が構成される場合がある。すなわち、多電源ＬＳＩにおいてプロセスばらつきに応じた電源電圧を求める際には、電源電圧の種類ごとの組合せを考慮する必要がある。したがって、単一電源ＬＳＩと比較して、電源電圧を求めるための工程数が大幅に増加してしまう。

たとえば、各電源ドメインのＡＳＶを求めるために、プロセスばらつき条件をＪ条件、各電源ドメインの電源電圧条件をＫ条件とした場合、電源ドメイン数をＬドメインとすると、遅延解析の回数Ｉは、下記（１）式のようになる。

Ｉ（遅延解析の回数）＝Ｊ×Ｋ^L［回］ …（１）

このように、遅延解析の回数は、電源ドメイン数が追加に伴い指数関数的に増加してしまい、ＡＳＶを求める機能部に大きな処理負担がかかってしまうという問題があった。

また、上記特許文献１では、多電源ＬＳＩの各電源ドメインのクロックスキュー（クロックタイミングのずれ）をあわせることはできるが、プロセスばらつきに応じて、自動的に電源電圧を調整することができない。同様に、上記特許文献２でも、クロック信号を生成する第１の回路群と、このクロック信号にしたがって信号の転送や論理処理動作を実行する第２の回路群の動作電圧源を個別に設定することはできるが、プロセスばらつきに応じて、自動的に電源電圧を調整することができない。

多電源ＬＳＩのＡＳＶを求めるには、たとえば、ＲＡＭマクロ、異なる論理セル、異なるトランジスタ種別などの要素によって、クロックツリー回路と論理回路との遅延時間の製造ばらつき依存性と電源電圧依存性とが異なる場合がある。クロックツリー回路と論理回路との遅延時間の製造ばらつき依存性と電源電圧依存性とが異なる場合には、クロックスキューをあわせても誤動作を生じることがある。

図１９は、クロックツリーパスと論理パスの遅延時間を示す説明図である。図１９の図表１９０１は、クロックツリーパスと論理パスの遅延時間との製造ばらつき依存性と電源電圧依存性が等しい場合を示す。このような場合、クロックツリーパスの特性に合わせてＡＳＶを求めることによって、論理パスも目的の動作周波数で動作させることができる。

しかしながら、クロックツリーパスと論理パスの遅延時間との製造ばらつき依存性と電源電圧依存性が異なる場合には図表１９０１とは異なる振る舞いをみせる。図表１９０２は、論理パス遅延の依存性が小さい場合を示す。また、図表１９０３は、論理パス遅延の依存性が大きい場合を示す。

図表１９０２、１９０３が示すように、クロックツリーパスと論理パスの遅延時間の製造ばらつき依存性と電源電圧依存性が大きく異なり、その差が無視できない場合も多い。特に、図表１９０３に示すように、論理パスの製造ばらつき依存性が大きい場合には、クロックツリーパスの特性に合わせてＡＳＶを求めると、論理パスでは、目的の動作周波数で動作できず、誤動作を起こしてしまうという恐れがあるという問題があった。

この発明は、上述した従来技術による問題点を解消するため、多電源ＬＳＩの各モジュールのＡＳＶを求めるための処理量を軽減させるとともに、モジュールを構成するクロックツリー回路と論理回路製造との製造ばらつき依存性と電源電圧依存性とが異なる場合であっても各モジュールに供給する電源電圧を適切な値に調整することができる電源電圧調整装置および電源電圧調整方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、電源電圧が異なる複数のモジュールを備えた半導体集積回路の電源電圧を調整する電源電圧調整装置および電源電圧調整方法において、前記複数のモジュールの中の第１電源ドメインのモジュールを流れる第１クロック信号の遅延のばらつき依存性と電源電圧依存性との差分とを、前記第１クロック信号の前記遅延の変動幅をあらわすマージンとして検出し、前記第１電源ドメインのモジュールの電源電圧を、前記第１電源ドメインのモジュールの第１電源電圧から前記マージンを引いた第３電源電圧に設定し、前記第１電源ドメインのモジュールの電源電圧が前記第３電源電圧に設定されると、前記第１クロック信号と第２電源ドメインのモジュールを流れる第２クロック信号との位相を比較して前記第１電源ドメインのパス遅延値と前記第２電源ドメインのパス遅延値との比が前記第２電源ドメインの電圧調整の前後で等しくなっているかどうかを示す位相差を検出し、前記検出された位相差が小さくなるように、前記第２電源ドメインのモジュールに供給する第２電源電圧を調整することを特徴とする。

この発明によれば、製造ばらつき依存性と、電源電圧依存性とによって遅延値が変動した場合であっても、電源電圧を適切な値に調整することができる。

また、上記発明において、第２クロック信号の遅延による位相差が検出された場合には第２電源電圧を上げ、第１クロック信号の遅延による位相差が検出された場合には、第２電源電圧を下げてもよい。

これらの発明によれば、前記半導体集積回路の製造ばらつきに応じて複数のモジュールそれぞれに最適な電源電圧を供給することができる。

また、上記発明において、前記第１電源ドメインのモジュールが正常に動作可能な電源電圧の第１上限値と、第１下限値とを取得し、第１電源電圧として設定する電圧値が前記第１上限値以上の場合は、前記第１電源電圧を前記第１上限値に設定し、第１電源電圧として設定する電圧値が前記第１下限値以下の場合は、前記第１電源電圧を前記第１下限値に設定してもよい。

また、上記発明において、前記第２電源ドメインのモジュールが正常に動作可能な電源電圧の第２上限値と、第２下限値とを取得し、前記第２電源電圧が前記第２上限値以上となる場合は、前記第２電源電圧を前記第２上限値に調整し、第２電源電圧が前記第２下限値以下となる場合は、前記第２電源電圧を前記第２下限値となるように調整してもよい。

これらの発明によれば、複数のモジュールそれぞれに誤作動を起こさないように最適動作範囲の電源電圧を供給することができる。

本発明は、多電源ＬＳＩの各モジュールのＡＳＶを求めるための処理量を軽減させるとともに、モジュールを構成するクロックツリー回路と論理回路製造との製造ばらつき依存性と電源電圧依存性とが異なる場合であっても各モジュールに供給する電源電圧を適切な値に調整することができるという効果を奏する。

図１は、本実施の形態にかかる多電源ＬＳＩの構成を示すブロック図である。 図２は、多電源ＬＳＩにおけるクロック信号の位相比較を示すタイミングチャートである。 図３は、電源ドメインＡモジュールの電源電圧設定の手法を示す図表である。 図４は、電源ドメインＡモジュールの電源電圧設定処理の手順を示すフローチャートである。 図５は、ＡＳＶ制御部の構成を示すブロック図である。 図６は、電源ドメインＢモジュールの電源電圧調整の手法を示す図表である。 図７は、電源ドメインＢモジュールの電源電圧調整処理の手順を示すフローチャートである。 図８は、位相調整ＡＳＶ制御部の構成を示すブロック図である。 図９は、位相調整ＡＳＶ制御部の動作例を示すタイミングチャートである。 図１０は、電源ドメインＢモジュールの電源電圧調整における電源電圧変更処理を示すフローチャートである。 図１１は、製造ばらつき依存性と電源電圧依存性とを考慮した電源電圧調整の手法（基準点：基準電源電圧（Ａ））を示す図表である。 図１２は、製造ばらつき依存性と電源電圧依存性とを考慮した電源電圧調整の手法（基準点：基準電源電圧（Ｂ））を示す図表である。 図１３は、電源電圧マージン生成処理の手順を示すフローチャートである。 図１４は、電源電圧マージンを考慮した電源電圧調整の手法を示す図表である。 図１５は、電源電圧マージンを考慮した電源電圧調整処理の手順を示すフローチャートである。 図１６は、ＡＳＶ手法による低消費電力化の原理を示す説明図である。 図１７は、従来の単一電源ＬＳＩの構成例を示すブロック図である。 図１８は、従来の多電源ＬＳＩの構成例を示すブロック図である。 図１９は、クロックツリーパスと論理パスの遅延時間を示す説明図である。

以下に添付図面を参照して、この発明にかかる電源電圧調整装置を備えたマルチプロセッシングシステムの好適な実施の形態を詳細に説明する。

（実施の形態１）
実施の形態１では、複数の電源ドメインのモジュールを備えた多電源ＬＳＩにおいて、各モジュールに供給する電源電圧調整処理について説明する。実施の形態１の電源電圧調整処理では、各モジュールにおけるクロックツリーパスと論理パスの遅延時間との製造ばらつき依存性と電源電圧依存性との違いは無視できる程度とする。

＜多電源ＬＳＩの構成＞
まず、本発明にかかる電源電圧調整装置を説明するために、電源電圧の調整対象となる複数の電源ドメインのモジュールを備えた多電源ＬＳＩの構成について説明する。図１は、本実施の形態にかかる多電源ＬＳＩの構成を示すブロック図である。図１のように本実施の形態にかかる多電源ＬＳＩ１００は、電源電圧の異なる電源ドメインＡモジュール１１０と、電源ドメインＢモジュール１２０と含んで構成されている。また、電源ドメインＡモジュール１１０には、電源ＩＣ１３０が接続されており、電源ドメインＢモジュール１２０には電源ＩＣ１４０が接続されている。

電源ドメインＡモジュール１１０は、ＡＳＶ制御部１１１と、レジスタ１１２、１１３と、電源ドメインＡモジュール１１０にクロックバッファが存在するクロックツリー１１４と、論理回路ロジックＡ、Ｂとを備えている。また、電源ＩＣ１３０は、ＡＳＶ制御部１１１から出力された電源電圧値に応じて電源ドメインＡモジュール１１０に供給する電源電圧を変更する。

電源ドメインＢモジュール１２０は、位相調整ＡＳＶ制御部１２１と、レジスタ１２２、１２３と、電源ドメインＢモジュール１２０にクロックバッファが存在するクロックツリー１２４と、論理回路としてロジックＣとを備えている。また、電源ＩＣ１４０は、位相調整ＡＳＶ制御部１２１から出力された電源電圧値に応じて電源ドメインＢモジュール１２０に供給する電源電圧を変更する。

図２は、多電源ＬＳＩにおけるクロック信号の位相比較を示すタイミングチャートである。図２では、図１に示した多電源ＬＳＩ１００の電源ドメインＢモジュールの１２０のポイント（０）におけるクロック信号を基準として、（１）ツリー１、（２）ツリー２、（３）ツリー３、（４）ツリー４の各ポイントにおけるクロック信号の遅延状態をあらわしている。

図２のタイミングチャートから明らかなように、通常の状態では、電源ドメインＢモジュール１２０内の（３）ツリー３、（４）ツリー４の２つのポイントは、波線で示したクロック信号が検出され、電源ドメインＡモジュール１１０内の（１）ツリー１、（２）ツリー２の２つのポイントと比較して位相がずれている。したがって、電源ドメインＢモジュール１２０の電源電圧を調整する際には、位相のずれを解消して、実線で示したクロック信号のようなタイミングになるように調整をおこなう。

なお、図１の多電源ＬＳＩ１００は、ＰＬＬ回路などクロック信号の生成機構を図示していないが、多電源ＬＳＩ１００に入力されるクロック信号は、ＰＬＬ回路を介して各電源ドメインに分配されるような構成にしてもよい。さらに、ＰＬＬ回路の後段に分周器を取り付けて、電源ドメインごとに異なるクロック周期のクロック信号が入力されるような構成にしてもよい。

以上説明した多電源ＬＳＩ１００では、ＡＳＶ制御部１１１が電圧設定部として機能し、位相調整ＡＳＶ制御部１２１が、検出部および電圧調整部として機能し、電源電圧調整装置の役割を担う。

＜電源電圧調整処理＞
つぎに、上述した構成の多電源ＬＳＩ１００の各電源ドメインモジュールに供給する電源電圧の調整処理の手順について説明する。多電源ＬＳＩ１００には、電源ドメインＡ、Ｂの２つのモジュールがあり、ここでは電源ドメインＡの基準電源電圧を１．２［Ｖ］、電源ドメインＢの基準電源電圧を０．８［Ｖ］とする。これら２つの電源ドメインモジュールの電源電圧を調整するには、下記のような２段階の処理が必要となる。

第１段階：電源ドメインＡモジュールの電源電圧設定
第２段階：電源ドメインＢモジュールの電源電圧調整

１）電源ドメインＡモジュール１１０の電源電圧設定処理
まず、電源ドメインＡモジュール１１０の電源電圧設定処理について説明する。図３は、電源ドメインＡモジュールの電源電圧設定の手法を示す図表である。図３の図表３００は、電源ドメインＡモジュール１１０におけるパス遅延の電源電圧依存特性を示している。また、図表３００は、プロセスばらつきごとの電源電圧依存特性を示している。

具体的には、図表３００の特性曲線ｆａｓｔは、クロックツリーパスがファスト条件の場合の電源電圧依存特性を示しており、特性曲線ｓｌｏｗは、クロックツリーパスがスロー条件の場合の電源電圧依存特性を示している。このようなモジュールでは、基準電源電圧（Ａ）を供給した場合のパス遅延値Ｄ１と、モジュールのプロセスばらつきに対応した電源電圧依存特性においてパス遅延値Ｄ１と等しい遅延値Ｄ４となる電圧を調整電源電圧（ＡＳＶ−Ａ）とする。なお、図表３００では、プロセスばらつきがｓｌｏｗ条件であった場合の電圧を調整電源電圧（ＡＳＶ−Ａ）としている。

つぎに、上述した図３の手法を用いた電源ドメインＡモジュール１１０の電源電圧設定処理の手順について説明する。図４は、電源ドメインＡモジュールの電源電圧設定処理の手順を示すフローチャートである。図４のフローチャートにおいて、まず、クロックツリーパスのパスの遅延時間のプロセスばらつきと、電源電圧依存性とを求める（ステップＳ４０１）。ステップＳ４０１において、プロセスばらつきと、電源電圧依存性を求めるには、多電源ＬＳＩ１００の設計データを利用して回路シミュレーションをおこなってもよいし、実際に多電源ＬＳＩ１００によって特性テストをおこなってもよい。

つぎに、電源ドメインＡモジュール１１０の基準電源電圧（Ａ）で、クロックツリーパスのスロー条件の遅延値Ｄ１を求め（ステップＳ４０２）、各プロセスばらつきに応じて、遅延値Ｄ１と等しい遅延値Ｄ４になる電源電圧（ＡＳＶ−Ａ）を求め（ステップＳ４０３）、一連の処理を終了する。

＜ＡＳＶ制御部の構成＞
図３、４によって説明した電源ドメインＡモジュール１１０の電源電圧設定処理は、具体的には、電源ドメインＡモジュール１１０のＡＳＶ制御部１１１によっておこなわれる。したがって、ここで電源ドメインＡモジュール１１０に備えられたＡＳＶ制御部１１１の構成について詳しく説明する。図５は、ＡＳＶ制御部の構成を示すブロック図である。図５のように、ＡＳＶ制御部１１１は、ＡＳＶ値格納部５０１と、電源制御部５０２とを含んで構成されている。

ＡＳＶ値格納部５０１は、上述した電源ドメインＡモジュール１１０の電源電圧設定処理によって求めた電源電圧（ＡＳＶ−Ａ）の値が格納される。また、ＡＳＶ値格納部５０１には、後述する実施の形態２では電源電圧（ＡＳＶ−Ａ’）が格納される。また、ＡＳＶ値格納部５０１は、たとえば不揮発性メモリで構成するようにして、たとえばＬＳＩ試験の際にそのチップの製造ばらつきを調べ、その製造ばらつきに応じた電源電圧値を、ＬＳＩ試験時に書き込んでおくようにしてもよい。また、ＡＳＶ値格納部５０１は、揮発性メモリで構成するようにして、たとえば、多電源ＬＳＩ１００の使用時に、ソフトウエアのスタートアップルーチンで、製造ばらつきに応じた電源電圧値を設定するようにしてもよい。

電源制御部５０２は、電源ドメインＡモジュール１１０の電源電圧設定処理に応じて、ＡＳＶ値格納部５０１に格納されている電源電圧値（ＡＳＶ−Ａ、ＡＳＶ−Ａ’）を読み出し、電源ＩＣ１３０に出力する。以上のようにして、ＡＳＶ制御部１１１は、電源ドメインＡモジュール１１０の電源電圧設定処理をおこなう。

２）電源ドメインＢモジュール１２０の電源電圧調整
つぎに、電源ドメインＢモジュール１２０の電源電圧調整処理について説明する。図６は、電源ドメインＢモジュールの電源電圧調整の手法を示す図表である。図６の図表６００は、電源ドメインＢモジュール１２０におけるパス遅延の電源電圧依存特性を示している。また、図３と同様に、図表６００は、プロセスばらつきごとの電源電圧依存特性（特性曲線ｆａｓｔ、ｓｌｏｗ）を示している。

電源ドメインＢモジュール１２０の電源電圧調整には、図４、５にて説明したように、まず、電源ドメインＡモジュール１１０の電源電圧設定処理によって調整電源電圧（ＡＳＶ−Ａ）が設定される。その後、電源ドメインＡモジュール１１０のクロック信号と、電源ドメインＢモジュール１２０のクロック信号とを同期させるため、基準電源電圧（Ｂ）の電圧を上昇／降下させる。このクロック信号を同期させた状態の電圧が調整電源電圧（ＡＳＶ−Ｂ）となる。

クロック信号を同期させることによって、電源ドメインＡモジュール１１０の電源電圧を基準電源電圧（Ａ）→調整電源電圧（ＡＳＶ−Ａ）に設定しても、パス遅延特性はそのまま保持されたように、電源ドメインＢモジュール１２０電源電圧が基準電源電圧（Ｂ）→調整電源電圧（ＡＳＶ−Ｂ）へ調整されても、図６の図表６００のように、遅延値Ｄ２のパス遅延特性が保持された遅延値Ｄ３となる。

つぎに、上述した図６の手法を用いた電源ドメインＢモジュール１２０の電源電圧調整処理の手順について説明する。図７は、電源ドメインＢモジュールの電源電圧調整処理の手順を示すフローチャートである。図７のフローチャートにおいて、まず、図４にて説明したステップＳ４０１〜Ｓ４０３の処理をおこなって電源ドメインＡモジュール１１０の電源電圧を設定する。

そして、ＬＳＩ（多電源ＬＳＩ１００）を動作させる際に電源ドメインＡの電源電圧をＡＳＶ−Ａに調整する（ステップＳ７０１）。そして、電源ドメインＢモジュール１２０のクロックツリー位相と、電源ドメインＡモジュール１１０のクロックツリー位相とが一致するように、電源ドメインＢモジュール１２０に供給する電源電圧を調整し（ステップＳ７０２）、一連の処理を終了する。

＜位相調整ＡＳＶ制御部の構成＞
図６、７によって説明した電源ドメインＢモジュール１２０の電源電圧調整処理は、具体的には、電源ドメインＢモジュール１２０の位相調整ＡＳＶ制御部１２１によっておこなわれる。したがって、ここで電源ドメインＢモジュール１２０に備えられた位相調整ＡＳＶ制御部１２１の構成について詳しく説明する。図８は、位相調整ＡＳＶ制御部の構成を示すブロック図である。図８のように、位相調整ＡＳＶ制御部１２１は、位相比較器８０１と、電源電圧変更ステップ値格納部８０２と、電源電圧コード現在値格納部８０３と、加減算器８０４と、電源制御回路８０５とを含んで構成される。

位相比較器８０１は、電源ドメインＡモジュール１１０を流れるクロック信号（クロックＡ）と、電源ドメインＢモジュール１２０を流れるクロック信号（クロックＢ）との位相を比較する。この比較の結果、クロックＢの位相が進んでいた場合には、出力信号ＤＯＷＮを”Ｈｉｇｈ”にして、逆にクロックＡの位相が進んでいた場合には、出力信号ＵＰを”Ｈｉｇｈ”にしてそれぞれ加減算器８０４に出力する。

電源電圧変更ステップ値格納部８０２は、電源電圧を調整する際の変更ステップ値を格納する。変更ステップ値とは、電源電圧を上昇もしくは下降する際の調整単位である。ここでは、一例として、ステップ値０．０１［Ｖ］が格納されている。また、電源電圧コード現在値格納部８０３は、電源電圧の現在値に対応する電源電圧コードを格納する。電源電圧コードとは、現在、電源ドメインＢモジュール１２０に供給されている電源電圧の値をあらわすコードである。ここでは、電源電圧は、無調整状態とするため、基準電源電圧（Ｂ）＝０．８［Ｖ］をあらわすコードが格納されている。

加減算器８０４は、電源電圧変更ステップ値格納部８０２に格納されている変更ステップ値と、電源電圧コード値格納部８０３に格納されている電源電圧コードとを加算あるいは減算する。電源制御回路８０５は、加減算器８０４を制御するとともに、電源ＩＣ１４０に対して電源電圧を変更する指示を出力する。また、電源ＩＣ１４０から電源ドメインＢモジュール１２０に供給される電源電圧の変更に応じて、電源電圧コード現在値格納部８０３に格納されている電源電圧コード現在値を調整するＷＥ信号を出力する。

図９は、位相調整ＡＳＶ制御部の動作例を示すタイミングチャートである。図９のように、クロックＢがクロックＡよりも位相が進んでいた場合には、位相比較器８０１の出力信号ＤＯＷＮ＝”Ｈｉｇｈ”となり、電源電圧を１ステップ下げる動作がおこなわれる。ここで、加減算器８０４は、位相比較器８０１の出力信号ＵＰ＝”Ｈｉｇｈ”の時は、加算器として動作し、出力信号ＤＯＷＮ＝”Ｈｉｇｈ”の時は、減算器として動作する。

上述したように、電源電圧変更ステップ値格納部８０２には、変更ステップ値として０．０１［Ｖ］が格納されているため、加減算器８０４は、０．８０［Ｖ］から１ステップ分の０．０１［Ｖ］が引かれた、０．７９［Ｖ］の電源電圧コードを出力する。電源制御回路８０５は、電源ＩＣ１４０に対して、電源電圧を０．７９［Ｖ］に変更する指示を出力するとともに、電源電圧コード現在値格納部８０３に対してＷＥ信号＝”Ｈｉｇｈ”を出力する。このＷＥ信号によって、電源電圧コード現在値格納部８０３に格納された値は０．７９［Ｖ］に相当する電源電圧コードに変更して格納される。

電源制御回路８０５から、電源電圧の変更指示を受けた電源ＩＣ１４０は、電源電圧を０．７９［Ｖ］に変更する。このように、位相調整ＡＳＶ制御部１２１は、各電源ドメインのクロックツリー末端のクロック信号（クロックＡ、クロックＢ）の位相を比較し、どちらが進んでいるかを判定し、その結果に応じて、電源電圧を減少あるいは増加させるように構成されている。

図１０は、電源ドメインＢモジュールの電源電圧調整における電源電圧変更処理を示すフローチャートである。まず、電源ドメインＡモジュール１１０の基準電源電圧Ａを調整電源電圧ＡＳＶに変更する。この処理は、図７のフローチャートのステップＳ７０１に相当する。その後、２つのクロック信号（クロックＡ、クロックＢ）に対して、位相比較器８０１が出力判定をおこなう（ステップＳ１００１）。

ステップＳ１００１において、出力信号ＤＯＷＮ＝”Ｈｉｇｈ”ならば、電源ドメインＢモジュール１２０に供給する電源電圧を下げる指示、すなわち、１ステップ減少させる指示を出力する（ステップＳ１００２）。その後、電源ＩＣ１４０が電源電圧の変更を完了するまで待ち（ステップＳ１００４）、再びステップＳ１００１に戻り、位相比較器８０１の出力判定をおこなう。再び、出力信号ＤＯＷＮ＝”Ｈｉｇｈ”ならば、ドメインＢの電源電圧を１ステップ減少させる。

また、ステップＳ１００１において、出力信号ＵＰ＝”Ｈｉｇｈ”ならば、電源ドメインＢモジュール１２０に供給する電源電圧を上げる指示、すなわち、１ステップ増加させる指示を出力する（ステップＳ１００３）。その後、電源ＩＣ１４０が電源電圧の変更を完了するまで待ち（ステップＳ１００４）、再びステップＳ１００１に戻り、位相比較器８０１の出力判定をおこなう。再び、出力信号ＵＰ＝”Ｈｉｇｈ”ならば、ドメインＢの電源電圧を１ステップ増加させる。

そして、ステップＳ１００１において、位相比較器８０１の出力判定の結果が、ＵＰ＝”Ｌｏｗ”かつ、ＤＯＷＮ＝”Ｌｏｗ”になると、２つのクロック信号（クロックＡ、クロックＢ）は同期されたため、調整された電圧を電源ドメインＢモジュール１２０の電源電圧、すなわち調整電源電圧（ＡＳＶ−Ｂ）となり、一連の処理を終了する。このステップＳ１００１〜Ｓ１００４の処理は、図７のフローチャートのステップＳ７０２の処理に相当する。

なお出力信号が”Ｈｉｇｈ”になるケースとしては、電源電圧を上限から下限まで変更する場合に時間がかかりすぎるような時に、電源電圧コードの現在値の初期値を中間の値に設定しておき、電源電圧の変更所要時間を１／２に短縮したい場合などが該当する。

以上説明したように、実施の形態１の多電源ＬＳＩ１００では、異なる電源ドメインモジュール間のクロック信号の位相差を利用して電源電圧を調整する。したがって、従来技術と比較して、電源電圧調整に必要な処理手順が大幅に削減される。

具体的に説明すると、たとえば、許容遅延範囲に収まるように多電源ＬＳＩ１００に備えられた複数の電源ドメインのＡＳＶをそれぞれ調整する場合の遅延解析の回数Ｉは、プロセスばらつき条件数Ｊ＝５、各電源ドメインの電源電圧条件数Ｋ＝５で、電源ドメイン数Ｌ＝４とすると、下記（２）式のようになる。

Ｉ＝Ｊ×ＫＬ＝５×５⁴＝３１２５［回］ …（２）

ここで、一回の遅延解析時間を１時間とすると、３１２５時間かかることになる。したがって、本発明によれば、計算機を１０台用意して並列に行ったとして、１０日以上かかるような処理を、電源電圧条件数Ｋ分削減できる。また、回路シミュレーションによって図３のようなプロセスばらつき条件ごとの電源電圧依存特性を求めておけば、プロセスばらつき条件数Ｊ分の処理も削減できる。

このように、実施の形態１の多電源ＬＳＩ１００では、クロックツリーパスと論理パスとの遅延時間の製造ばらつきおよび電源電圧依存性の差が無視できる場合には、少ない処理数で各電源ドメインの電源電圧を製造ばらつきに応じた適切な電源電圧に調整することができる。

（実施の形態２）
つぎに、実施の形態２について説明する。実施の形態２では、製造ばらつき依存性と電源電圧依存性とを考慮した電源電圧調整を実施する。図１９の図表１９０２、１９０３にて説明したように、クロックツリーパスと論理パスの遅延時間の製造ばらつき依存性と電源電圧依存性が大きく異なり、その差が無視できない場合には、その差を考慮してＡＳＶを求めなければならない。

以下、製造ばらつき依存性と電源電圧依存性とを考慮した電源電圧調整について説明する。なお、実施の形態２における多電源ＬＳＩ１００の構成は、実施の形態１の構成と同様であるため説明を省略する。また、実施の形態２においても、ＡＳＶ制御部１１１と、位相調整ＡＳＶ制御部１１２とが本発明にかかる電源電圧調整装置として機能する。

＜電源電圧調整処理＞
図１１、１２は、製造ばらつき依存性と電源電圧依存性とを考慮した電源電圧調整の手法を示す図表である。実施の形態２では、図１１では、基準電源電圧（Ａ）を基準点に、図１２では、基準電源電圧（Ｂ）を基準点としている。

上述したように、実施の形態２では、パス遅延の電源電圧依存性に加え、製造ばらつき依存性を考慮しなければならない。すなわち、回路シミュレーションによってパス遅延の電源電圧依存性を求めても、さらに、製造ばらつきに応じてパス遅延が変動する。したがって、この変動幅を電源電圧マージンとして生成し、電源電圧マージン分の製造ばらつきを考慮した電源電圧に設定すればよい。具体的には、電源電圧マージン分、電源電圧を低くしたマージン調整電源電圧をモジュールに供給することによって、動作可能な周波数範囲の電源電圧が供給され、誤作動を防ぐことができる。

したがって、実施の形態２では、上述したように電源電圧マージンを考慮して２つの電源ドメインモジュールの電源電圧を調整するには、下記のような２段階の処理が必要となる。

第１段階：電源電圧マージン生成
第２段階：電源電圧マージンを考慮した電源電圧調整

１）電源電圧マージン生成
まず、電源電圧マージン生成処理について説明する。図１３は、電源電圧マージン生成処理の手順を示すフローチャートである。図１３のフローチャートにおいて、まず、クロックツリーパスのパス遅延時間のプロセスばらつきと、電源電圧依存特性とを求める（ステップＳ１３０１）。このステップＳ１３０１の処理によって、図表１１００、１２００（図１１、１２参照）に実線で示したプロセスばらつきごとの電源電圧依存特性（特性曲線ｆａｓｔ、ｓｌｏｗ）が得られる。

つぎに、電源ドメインＢモジュール１２０の製造ばらつきに応じた、基準電源電圧（Ｂ）を基準点としたファスト条件の遅延値の範囲を求める（ステップＳ１３０２）。このステップＳ１３０２によって求められる遅延値の範囲とは、電源ドメインＢモジュール１２０の製造ばらつきを考慮した場合のファスト条件の遅延値の変動幅をあらわす。この遅延値の範囲は、図１２の図表１２００の一点鎖線の曲線によってあらわした範囲Ｌ２に相当する。

そして、図表１２００において、Ｄ２の遅延値が論理パス遅延ワーストを超えない電圧でのクロックツリーパスの遅延値Ｄ３を求める（ステップＳ１３０３）。すなわち、範囲Ｌ２の変動幅を考慮しても、遅延値がＤ２（基準点：１．０）以上の値にならないような遅延値Ｄ３を求める。この遅延値Ｄ３が、図表１２００に示した遅延値Ｄ３に相当する。

つぎに、図表１２００のように、Ｄ１：Ｄ２の遅延比＝Ｄ４：Ｄ３の遅延比となるように、遅延値Ｄ４の調整電源電圧（ＡＳＶ−Ａ’）を定める（ステップＳ１３０４）。その後、図１１の図表１１００において、基準電源電圧（Ａ）を基準としたファスト条件の遅延値の範囲を求める（ステップＳ１３０５）。

なお、ステップＳ１３０５における基準電源電圧（Ａ）を基準としたファスト条件の遅延値の範囲とは、電源ドメインＡモジュール１１０の製造ばらつきを考慮した場合のファスト条件の遅延値の変動幅をあらわす。この遅延値の範囲は、図１１の図表１１００の波線による曲線によってあらわした範囲Ｌ１に相当する。

また、ステップＳ１３０５では、Ｄ４におけるパス遅延のワースト値が基準点となる基準電源電圧（Ａ）の遅延値Ｄ１の遅延値よりも大きくなってしまう場合には、遅延値Ｄ１以下の遅延値となる電圧を最低電圧とする。図表１１００では、基準点（１．０）上のｘ地点の遅延値となる電源電圧ＶＬが最低電圧となる。

ステップＳ１３０５の処理が終わり、さらに、各電源電圧の組ごとに遅延値Ｄ４を求める。そして、求まった遅延値Ｄ４に対応した最も高い電圧を、電源電圧マージンを含んだマージン調整電源電圧（ＡＳＶ−Ａ’）として採用する（ステップＳ１３０６）。以上の一連の処理が終了すると、ＡＳＶ制御部１１１によって電源ドメインＡモジュール１１０の電源電圧がマージン調整電源電圧（ＡＳＶ−Ａ’）に調整される。このマージン調整電源電圧（ＡＳＶ−Ａ’）への調整処理については、２）として後述する。

また、電源ドメインＡモジュールの１１０の電源電圧が設定されると、続いて、電源ドメインＢモジュール１２０の電源電圧の調整処理に移行する。電源ドメインＢモジュール１２０の電源電圧の調整処理は、基本的には、実施の形態１と同様に、位相調整ＡＳＶ制御部１２１によっておこなわれる。このとき、マージン調整電源電圧（ＡＳＶ−Ａ’）が電源電圧マージンを考慮した値になっているため、遅延比の関係が保たれるように電源ドメインＢモジュール１２０の電源電圧を調整処理することによって自動的に、遅延値Ｄ３の電圧は電源電圧マージンを考慮したマージン調整電源電圧（ＡＳＶ−Ｂ’）に設定される。

２）電源電圧マージンを考慮した電源電圧調整
つぎに、電源電圧マージンを考慮した電源電圧調整処理について説明する。図１４は、電源電圧マージンを考慮した電源電圧調整の手法を示す図表である。図１４の図表１４００は、プロセスばらつきごとの電源電圧依存特性（特性曲線ｆａｓｔ、ｓｌｏｗ）を示している。

実施の形態１の図４、５にて説明したように、電源ドメインＡモジュール１１０の電源電圧設定処理によって調整電源電圧（ＡＳＶ−Ａ）が設定される。その後、調整電源電圧（ＡＳＶ−Ａ）を、図１１〜１３の手法によって生成された電源電圧マージン分電圧を調整することによって電源ドメインＡの製造ばらつきに適応したマージン調整電源電圧（ＡＳＶ−Ａ’）が求められる。

図１５は、電源電圧マージンを考慮した電源電圧調整処理の手順を示すフローチャートである。図１５のフローチャートにおいて、まず、クロックツリーパスのパス遅延時間のプロセスばらつきと、電源電圧依存特性とを求める（ステップＳ１５０１）。このステップＳ１５０１において、プロセスばらつきと、電源電圧依存特性を求めるには、多電源ＬＳＩ１００の設計データを利用して回路シミュレーションをおこなってもよいし、実際に多電源ＬＳＩ１００によって特性テストをおこなってもよい。

つぎに、基準電源電圧（Ａ）で、クロックツリーパスのスロー条件の遅延値Ｄ１を求める（ステップＳ１５０２）。最後に、図１３のＳ１３０１〜Ｓ１３０６によって生成した電源電圧マージンから、遅延値Ｄ４になるマージン調整電源電圧（ＡＳＶ−Ａ’）を求め（ステップＳ１５０３）、一連の処理を終了する。

マージン調整電源電圧（ＡＳＶ−Ａ’）が求まると、ＡＳＶ制御部１１１から電源ＩＣ１３０に指示信号が出力され、電源ドメインＡモジュール１１０にマージン調整電源電圧（ＡＳＶ−Ａ’）が供給される。

以上説明したように、実施の形態２の多電源ＬＳＩ１００では、電源電圧マージンを含んだ電源電圧値を、電源ドメインＡモジュール１１０の製造ばらつきに適応した電源電圧であるマージン調整電源電圧（ＡＳＶ−Ａ’）とする。このようにして、電源ドメインＡモジュール１１０の電源電圧をマージン調整電源電圧（ＡＳＶ−Ａ’）に設定しても、位相比較器８０１により、Ｄ１：Ｄ２の遅延比＝Ｄ４：Ｄ３の遅延比が保たれるので、電源ドメインＢモジュール１２０の電源電圧は、自動的にマージン電源電圧（ＡＳＶ−Ｂ’）に設定される。

したがって、プロセスばらつき条件がファスト条件の時、電源ドメインＡモジュール１１０と、電源ドメインＢモジュール１２０とを流れるクロック信号のクロックスキューがなく、電源電圧も電源電圧マージンを考慮した値に設定されるので、電源ドメインＡモジュール１１０と、電源ドメインＢモジュール１２０間のパスの回路を正常に動作させることができる。さらに、電源ドメインＡモジュール１１０内部パスと電源ドメインＢモジュール１２０内部パスの回路も正常に動作させることができる。

また、基準となる電源ドメインのＡＳＶを、クロックツリーパスと論理パスとの遅延時間の製造ばらつきおよび電源電圧依存性の差分を考慮して、決定することにより、クロックツリーパスと論理パスとの遅延時間の製造ばらつきおよび電源電圧依存性の差が無視できない場合においても、複数の電源ドメインを有するＬＳＩが誤動作することなくＡＳＶを求めることができる。

このように、実施の形態２の多電源ＬＳＩ１００では、少ない処理数で、製造ばらつき依存性と電源電圧依存性とを考慮した適切な電源電圧に調整することができる。

以上のように、本発明にかかる電源電圧調整装置および電源電圧調整方法は、多電源ＬＳＩ全般に有用であり、特に、消費電力を削減したい電池駆動の携帯型端末に組み込まれるＬＳＩに適している。

１００ 多電源ＬＳＩ
１１０ 電源ドメインＡモジュール
１１１ ＡＳＶ制御部
１１２，１１３ レジスタ
１２０ 電源ドメインＢモジュール
１２１ 位相調整ＡＳＶ制御部
１２２，１２３ レジスタ
１３０，１４０ 電源ＩＣ

Claims (5)

1. 電源電圧が異なる複数のモジュールを備えた半導体集積回路の電源電圧を調整する電源
   電圧調整装置において、
   第１の特性ばらつきにおいて第１基準電源電圧が供給されるときのパス遅延値と等しいパス遅延値となるときの第２の特性ばらつきにおける第１調整電源電圧を第１電源ドメインのモジュールの第１電源電圧として設定する電圧設定部と、
   前記第１電源ドメインのモジュールを流れる第１クロック信号と、第２電源ドメインのモジュールを流れる第２クロック信号との位相を比較して前記第１電源ドメインのパス遅延値と前記第２電源ドメインのパス遅延値との比が前記第２電源ドメインの電圧調整の前後で等しくなっているかどうかを示す位相差を検出する検出部と、
   前記検出部によって検出された位相差が小さくなるように前記第２電源ドメインのモジュールに供給する第２電源電圧を調整する電圧調整部と、を備え、
   前記電圧設定部は、
   前記第１クロック信号の遅延のばらつき依存性と電源電圧依存性との差分とを、前記第１クロック信号の前記遅延の変動幅をあらわすマージンとして検出するマージン検出部を備え、前記第１電源ドメインのモジュールの電源電圧を、前記第１電源電圧から前記マージンを引いた第３電源電圧に設定し、
   前記検出部は、前記電圧設定部によって、前記第１電源ドメインのモジュールの電源電圧が前記第３電源電圧に設定されると、前記第１クロック信号と前記第２クロック信号との位相を比較して位相差を検出し、
   前記電圧調整部は、前記検出部によって、新たに検出された位相差が小さくなるように、前記第２電源ドメインのモジュールに供給する前記第２電源電圧を調整することを特徴とする電源電圧調整装置。
2. 前記電圧調整部は、
   前記検出部によって、前記第２クロック信号の遅延による位相差が検出された場合には前記第２電源電圧を上げ、
   前記検出部によって、前記第１クロック信号の遅延による位相差が検出された場合には、前記第２電源電圧を下げることを特徴とする請求項１に記載の電源電圧調整装置。
3. 前記電圧設定部は、前記第１電源ドメインのモジュールが正常に動作可能な電源電圧の第１上限値と、第１下限値とを取得し、
   第１電源電圧として設定する電圧値が前記第１上限値以上の場合は、前記第１電源電圧を前記第１上限値に設定し、
   第１電源電圧として設定する電圧値が前記第１下限値以下の場合は、前記第１電源電圧を前記第１下限値に設定することを特徴とする請求項１または２に記載の電源電圧調整装置。
4. 前記電圧調整部は、前記第２電源ドメインのモジュールが正常に動作可能な電源電圧の第２上限値と、第２下限値とを取得し、
   前記第２電源電圧が前記第２上限値以上となる場合は、前記第２電源電圧を前記第２上限値に調整し、
   前記第２電源電圧が前記第２下限値以下となる場合は、前記第２電源電圧を前記第２下限値となるように調整することを特徴とする請求項１〜３のいずれか一つに記載の電源電圧調整装置。
5. 電源電圧が異なる複数のモジュールを備えた半導体集積回路の電源電圧を調整する電源電圧調整方法において、
   第１の特性ばらつきにおいて第１基準電源電圧が供給されるときのパス遅延値と等しいパス遅延値となるときの第２の特性ばらつきにおける第１調整電源電圧を第１電源ドメインのモジュールの第１電源電圧として設定し、
   前記第１電源ドメインのモジュールを流れる第１クロック信号と、第２電源ドメインのモジュールを流れる第２クロック信号との位相を比較して前記第１電源ドメインのパス遅延値と前記第２電源ドメインのパス遅延値との比が前記第２電源ドメインの電圧調整の前後で等しくなっているかどうかを示す位相差を検出し、
   前記複数のモジュールの中の第１電源ドメインのモジュールを流れる第１クロック信号
   の遅延のばらつき依存性と電源電圧依存性との差分とを、前記第１クロック信号の前記遅
   延の変動幅をあらわすマージンとして検出し、
   前記第１電源ドメインのモジュールの電源電圧を、前記第１電源電圧から前記マージンを引いた第３電源電圧に設定し、
   前記第１電源ドメインのモジュールの電源電圧が前記第３電源電圧に設定されると、前記第１クロック信号と前記第２クロック信号との位相を比較して位相差を検出し、
   前記検出された位相差が小さくなるように、前記第２電源ドメインのモジュールに供給する第２電源電圧を調整すること
   を特徴とする電源電圧調整方法。

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