JP6528612B2 - 電源電圧制御回路、電源電圧制御方法および電源電圧制御プログラム - Google Patents

電源電圧制御回路、電源電圧制御方法および電源電圧制御プログラム Download PDF

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Description

本明細書で言及する実施例は、電源電圧制御回路、電源電圧制御方法および電源電圧制御プログラムに関する。
近年、例えば、半導体集積回路(ＬＳＩ，対象回路，チップ)において、適応的電源電圧(ＡＳＶ：Adaptive Supply Voltage)と呼ばれる技術を利用して低消費電力化を図ることが行われている。
このＡＳＶ技術は、例えば、プロセスがＦａｓｔ側(電流が流れる側)にばらついたチップについて、バラツキに応じて電源電圧を下げるように制御して低電力化を図るものである。
また、より積極的にＡＳＶの効果を得る手法として、温度によるＡＳＶという技術も提案されている。この温度によるＡＳＶ技術は、例えば、ＬＳＩ内部に温度センサを搭載し、その温度センサにより検出された温度に基づいて電圧を制御することで、さらなる低消費電力化の実現を図るものである。
ところで、従来、ＡＳＶ技術を適用して半導体集積回路の消費電力を低減するものとしては、様々な提案がなされている。
特開２０１１−２２７９３７号公報 特開２０００−２１４２２１号公報
上述したように、例えば、半導体集積回路の消費電力を低減するために、ＡＳＶ技術を適用することが行われている。しかしながら、上述したＡＳＶ技術は、プロセスのモニタ値や温度に対して動作可能な電圧を紐付けするだけである。
そのため、例えば、電圧制御を行うテーブルとしては、どのＬＳＩに対しても動作を保証することが求められるため、個々のＬＳＩにとっては最適な電圧で制御するのが難しくなっている。
すなわち、上述したＡＳＶ技術は、個々のＬＳＩに対して、それぞれ最適な電圧に制御するものではないため、消費電力の低減は、さらなる改善の余地があると考えられる。また、上述したＡＳＶ技術を適用するには、例えば、温度センサなどの部品を搭載することになるため、コスト、並びに、占有面積や利用しやすさといった面でも課題がある。
一実施形態によれば、対象回路に印加する電源電圧を制御する電源制御回路と、メモリと、演算処理回路と、を有する電源電圧制御回路が提供される。
前記メモリは、前記電源電圧を第１電圧に設定して前記対象回路を動作させたときの第１処理結果、並びに、前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させたときの第２処理結果を格納する。
前記演算処理回路は、前記メモリから前記第１処理結果および前記第２処理結果を読み出してベリファイを行う。前記第２電圧は、前記第１電圧よりも低い電圧であり、前記演算処理回路は、前記第１処理結果と前記第２処理結果が一致する場合に、前記電源制御回路から出力される前記電源電圧を、前記第２電圧よりもさらに低い電圧に設定し、新たな第１処理結果および第２処理結果を取得してさらなるベリファイを行い、前記第１処理結果と前記第２処理結果が一致しない場合に、前記電源制御回路から出力される前記電源電圧を、前記第１電圧に制御する。
開示の電源電圧制御回路、電源電圧制御方法および電源電圧制御プログラムは、それぞれの対象回路における実際の使用条件に応じて電源電圧を設定することが可能になり、より低い電源電圧で動作させることで消費電力を抑えることができるという効果を奏する。
図１は、プロセスモニタによりＡＳＶ技術を適用した電源電圧制御回路の一例を模式的に示すブロック図である。 図２は、本実施例に係る電源電圧制御回路の一例を模式的に示すブロック図である。 図３は、本実施例に係る電源電圧制御方法におけるログ取得処理の一例を説明するための図である。 図４は、図３に示すログ取得処理が適用される例を説明するための図である。 図５は、本実施例が適用される半導体集積回路の一例としての画像処理チップを示すブロック図である。 図６は、図５に示す画像処理チップにより静止画処理を行っている場合を説明するための図である。 図７は、図５に示す画像処理チップによる動画処理の一例を行っている場合を説明するための図である。 図８は、図５に示す画像処理チップによる動画処理の他の例を行っている場合を説明するための図である。 図９は、図５に示す画像処理チップによりライブビュー処理を行っている場合を説明するための図である。 図１０は、電源電圧制御回路の第１実施例を示すブロック図である。 図１１は、電源電圧制御回路の第２実施例を示すブロック図である。
まず、本実施例の電源電圧制御回路、電源電圧制御方法および電源電圧制御プログラムの実施例を詳述する前に、図１を参照して、電源電圧制御回路の一例、並びに、その電源電圧制御回路における課題を説明する。
図１は、プロセスモニタによりＡＳＶ技術を適用した電源電圧制御回路の一例を模式的に示すブロック図である。図１に示されるように、電源電圧制御回路１００は、例えば、半導体集積回路(対象回路)１０１および電源制御ＩＣ(電源制御回路，ＰＭＩＣ：Power Management Integrated Circuit)１０２を含む。
半導体集積回路(チップ)１０１は、様々な機能を実現するためのアプリ処理回路(内部回路)１１１，プロセスばらつきをモニタするプロセスモニタ(モニタ回路)１１２および電源電圧(Ｖdd)を決定するＶdd決定部１１３を含む。
プロセスモニタ１１２は、プロセスばらつきを測定し、Ｖdd決定部１１３は、プロセスモニタ１１２の出力に基づいて電源制御ＩＣ１０２を制御し、個々のチップ１０１ごとの電源電圧Ｖddを最適化する。
すなわち、Ｖdd決定部１１３は、例えば、プロセスがＦａｓｔ側(電流が流れる側)にばらついたチップについて、バラツキに応じてＶddを下げるように制御して低電力化を図る。
しかしながら、図１に示す電源電圧制御回路１００は、例えば、チップ１０１の回路動作とは無関係に、すなわち、アプリ処理回路１１１の動作を考慮することなく、Ｖddを制御することになる。また、図１に示す電源電圧制御回路１００は、チップ１０１内にプロセスモニタ１１２を配置することになる。
さらに、温度によるＡＳＶという技術も考えられているが、この場合、例えば、チップ１０１内に対して温度センサを搭載することになり、コスト、並びに、占有面積や利用しやすさといった面で問題がある。
また、上述したＡＳＶ技術は、プロセスのモニタ値や温度に対して動作可能な電圧(Ｖdd)を紐付けするだけであり、実際にアプリ処理回路(チップ)の動作を考慮するものではなく、消費電力に関しても、さらなる低減の余地が残されていると考えられる。
以下、電源電圧制御回路、電源電圧制御方法および電源電圧制御プログラムの実施例を、添付図面を参照して詳述する。図２は、本実施例に係る電源電圧制御回路の一例を模式的に示すブロック図である。
図２に示されるように、本実施例の電源電圧制御回路１０は、例えば、半導体集積回路(対象回路，チップ)１および電源制御ＩＣ(電源制御回路，ＰＭＩＣ)２を含む。チップ１は、様々な機能を実現するためのアプリ処理回路(内部回路)１１、および、後に詳述するベリファイ処理および電源電圧(Ｖdd)の決定処理を行うＣＰＵ(演算処理装置，演算処理回路)１２を含む。
ＣＰＵ１２は、電源制御ＩＣ２を介して、チップ１の電源電圧Ｖddを、ベリファイ処理に基づいて決定されたＶddとなるように制御する。ここで、ＣＰＵ１２によるベリファイ処理およびＶddの決定処理は、ハード構成により実現することも可能である。
図３は、本実施例に係る電源電圧制御方法におけるログ取得処理の一例を説明するための図であり、図３(a)は、ログ取得処理(電源電圧の制御処理)の一例を示すフローチャートであり、図３(b)は、取得されたログの一例を示す図である。
図３(a)に示されるように、電源電圧Ｖddの測定を開始すると、ステップＳＴ１において、Ｖddの電圧レベル(電圧)を−０．０１Ｖ変更する(０．０１Ｖだけ下げる)。ここで、図３(b)に示されるように、Ｖddの測定開始において、Ｖdd＝０．９０Ｖ(この電圧であれば問題なく動作する電圧：動作を保証している保証電圧)に設定し、そこから順に０．０１Ｖ(所定のステップ)ずつ低下させる。
次に、ステップＳＴ２に進んで、ベリファイ動作(ベリファイ)を行い、正常(ＯＫ)または異常(ＮＧ)を判定する。このベリファイ動作は、例えば、画像処理チップにおける直前の電圧で処理した第１画像データと、今の電圧(直前の電圧−０．０１Ｖ)で処理した第２画像データを比較し、両方の画像データに誤りが無いか(一致しているか)どうかを判定する処理に対応する。
ステップＳＴ２において、正常であると判定すると、すなわち、第１画像データと第２画像データが一致している(両電圧による画像処理チップの処理結果が同じである)と判定すると、ステップＳＴ３に進んで、ログを取得する。さらに、ステップＳＴ１に戻って、第１画像データと第２画像データが一致していないと判定するまで、同様の処理を繰り返す。
一方、ステップＳＴ２において、異常であると判定すると、すなわち、第１画像データと第２画像データが一致していない(両電圧による画像処理チップ(画像処理回路)の処理結果が異なる)と判定すると、ステップＳＴ４に進む。なお、ステップＳＴ２において、異常と判定された場合もログが取得される。
具体的に、図３(b)は、ステップＳＴ２のベリファイにより取得されたログにおいて、例えば、Ｖdd＝０．９０Ｖ〜０．８５ＶまでＯＫ(正常)と判定され、Ｖdd＝０．８４ＶでＮＧ(異常)と判定された場合を示している。
ステップＳＴ４では、第１画像データと第２画像データが一致していない(異常である)と判定した電圧(Ｖdd＝０．８４Ｖ)の直前の電圧(Ｖdd＝０．８５Ｖ)を、正常な動作が可能な最低電圧として設定し、測定を終了する。
すなわち、例えば、前述した図２において、電源制御ＩＣ２から半導体集積回路(対象回路)１に出力される電源電圧Ｖddは、正常な動作が可能な最低電圧である０．８５Ｖとなるように制御される。
ここで、ステップＳＴ２のベリファイ処理により取得された図３(b)に示されるようなログ(８)は、例えば、後述する図１０に示されるような上位の制御マイコン(演算処理装置，演算処理回路５１)のメモリに格納され、上述した電源電圧の制御処理が行われる。
或いは、取得されたログ(８)は、例えば、後述する図１１に示されるような、チップの外部に設けられたフラッシュメモリ(５２)等の不揮発性メモリに格納し、チップ(画像処理回路)１内のＣＰＵ１２により、上述した電源電圧の制御処理を行ってもよい。さらに、この電源電圧の制御処理は、演算処理装置(演算処理回路，ＣＰＵ１２，制御マイコン５１等)が実行するプログラムとして提供することも可能である。
ここで、所定期間に取得された複数のログ(８)をメモリ(不揮発性メモリ)に蓄積し、その蓄積されたログを使用して電源電圧のレベルを制御することにより、ノイズや短期の変動等の要因を除き、安定した電源電圧の制御を行うことが可能になる。
なお、上述した電源電圧の制御方法は、例えば、デジタルカメラの画像処理チップを使用してデジタルカメラを製造するメーカで実施することができる。例えば、図６〜図９を参照して説明するように、画像処理チップ(対象回路)が複数の動作モードを有している場合、その複数の動作モードのそれぞれに対して、最適な電源電圧(正常な動作が可能な最低電圧)の設定を行うことも可能である。
或いは、上述した電源電圧の制御方法は、例えば、デジタルカメラを購入したエンドユーザがそのデジタルカメラを実際に使用している最中に実施することも可能である。すなわち、例えば、エンドユーザが実際にデジタルカメラを使用する環境が、寒冷地か温暖地かにより、本実施例を適用することにより制御される最適な電源電圧は、それぞれの環境に適した、正常な動作が可能な最低電圧に設定される。
この場合、エンドユーザは、例えば、デジタルカメラを購入した当初よりも、使用する環境に適した電源電圧に制御される、ある程度の期間が経過した後の方が消費電力を低減できる(バッテリーの寿命を延ばせる)といった効果が期待できる。
このように、本実施例によれば、特殊な部品の追加や大幅な回路の増加を行うことなく、個々の半導体集積回路(画像処理チップ，対象回路)に適した電源電圧のＡＳＶを実現することができる。
さらに、半導体集積回路(ＬＳＩ)のみならず、ひいては、個々のシステム(ＬＳＩや外部素子を含めたセット：例えば、製品としてのデジタルカメラ)、或いは、そのシステムの使用方法等に適した最適なＡＳＶを提供することが可能になる。
図４は、図３に示すログ取得処理が適用される例を説明するための図である。なお、以下の説明では、デジタルカメラシステムにおける画像処理チップ(画像処理回路)を例として説明するが、本実施例の適用は、画像処理チップ(画像処理システム)に限定されるものではない。
図４に示されるように、例えば、画像処理システムでは、電源を投入(電源ＯＮ)Ｐ１の後、ＬＣＤ(Liquid Crystal Display：モニタ６)に画像を表示するためのライブビュー処理Ｐ２，静止画(ＪＰＥＧ画像)を生成する静止画処理Ｐ３が行われる。
さらに、動画(ＭＰＥＧ(Moving Picture Experts Group)−２，Ｈ．２６４／ＭＰＥＧ−４ ＡＶＣ，Ｈ．２６５(ＨＥＶＣ：High Efficiency Video Coding)等)を生成する動画処理Ｐ４も行われる。
これらライブビュー処理Ｐ２，静止画処理Ｐ３および動画処理Ｐ４を行っている間、すなわち、電源ＯＮ(Ｐ１)から電源を遮断(電源ＯＦＦ)Ｐ６まで、図３を参照して説明したログの取得処理Ｐ５１，Ｐ５２およびＰ５３を行う。
ところで、通常、例えば、チップ(画像処理チップ１)に内蔵された演算処理回路(ＣＰＵ１２)によりベリファイ動作を行わせた場合、そのＣＰＵを含むチップが暴走するとログの取得が困難になる。そこで、ログの取得は、電源電圧の変動の影響を受けないハード構成とするのが好ましい。
すなわち、例えば、図２の構成において、電源制御ＩＣ２でログを取得し、電源制御ＩＣ２が電源オフ信号をもらってから一定時間後にＣＰＵ１２でベリファイ結果を読みに行って、そのベリファイ結果を蓄積する。ここで、ＣＰＵ１２が読みに行く対象は、初期値ＮＧ(異常)でベリファイＯＫ(正常)なら書き換えるレジスタを適用すればよい。これにより、例えば、電源電圧Ｖddが低電圧でチップ１が暴走した場合でも、ログとしてはＮＧと判定した上で、そのまま電源をオフすることが可能になる。
或いは、例えば、タイマーとログの読み出しブロックだけを用意しておき、この読み出しブロックは、セットアップ時もホールド時も十分なマージンがある設計とする。これにより、他のブロックよりも低い電圧での動作を保証することが可能になる。
若しくは、例えば、マザーボード上のＲＴＣ(Real Time Clock：時計専用のチップ)のように、常時オンドメインがあるならば、そのような常時オンドメインを利用してもよい。すなわち、常時オンドメインに対して、ベリファイ用シナリオを用意する以外に、電源を入れてから落とすまでに処理した内容を記憶させておき、電源を遮断するときに、その記憶させたデータを収集することもできる。
このように、例えば、演算処理回路によるベリファイ動作の結果は、様々な手法を適用してログとしてメモリに蓄積することが可能である。
図５は、本実施例に係る半導体集積回路の一例としての画像処理チップ(画像処理回路，半導体集積回路)を示すブロック図であり、図６〜図９は、図５に示す画像処理チップにより各画像処理を行っている場合を説明するための図である。
すなわち、図６は、静止画処理を行っている場合のものであり、図７および図８は、動画処理の一例および他の例を行っている場合のものであり、図９は、ライブビュー処理を行っている場合のものである。
図５に示されるように、画像処理チップ１は、ＣＰＵ１２，動画処理部３１，外部入出力部３２，表示部３３，前処理部３４，デモザイク部３５，ＤＳＰ(Digital Signal Processor)部３６，コーデック部３７，メモリ部３８および内部バス３９を含む。
動画処理部３１は、動画を圧縮処理する画像圧縮部３１０を含み、表示部３３は、外部のモニタ(ＬＣＤ)６に表示する画像を制御する表示制御部３３０を含み、前処理部３４は、イメージセンサ(センサ)７からデータを取り込むセンサ入力部３４０を含む。
デモザイク部３５は、デモザイク処理を行って画像データを生成する画像データ生成部３５０を含み、ＤＳＰ部３６は、処理Ａを行う処理Ａ部３６１，処理Ｂを行う処理Ｂ部３６２および処理Ｃを行う処理Ｃ部３６３を含む。
コーデック部３７は、画像を圧縮処理する画像圧縮部３７０を含み、メモリ部３８は、外部のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)を制御するメモリ制御部３８０を含む。
なお、ＣＰＵ１２，動画処理部３１，外部入出力部３２，表示部３３，前処理部３４，デモザイク部３５，ＤＳＰ部３６，コーデック部３７およびメモリ部３８は、内部バス３９を介して相互に接続されている。
図５および図６に示されるように、画像処理チップ１は、イメージセンサ(センサ)７から取り込まれたデータに基づいて処理を行い、最終的にＪＰＥＧ(Joint Photographic Experts Group)画像等のユーザが目に見える形に変換して出力する。なお、最終的に変換して出力されるデータとしては、ＪＰＥＧ画像(静止画)の他、例えば、図７および図８に示されるように動画(圧縮データ)もあり得る。
図６に示されるように、図５に示す画像処理チップ１により静止画処理を行う場合、例えば、画像圧縮部３１０(動画処理部３１)および表示制御部３３０(表示部３３)は、例えば、ゲーティング回路により停止状態とされ、消費電力を低減するようになっている。
そして、静止画処理を行う場合、イメージセンサ７からのセンサデータ４１は、センサ入力部３４０を介してＳＤＲＡＭ４に格納される。画像データ生成部３５０は、ＳＤＲＡＭ４からセンサデータ４１を読み出して処理し、生成した画像データ４２をＳＤＲＡＭ４に格納する。
ＤＳＰ部３６において、処理Ａ部３６１は、画像データ４２を読み出して処理Ａを行い、生成した画像データＡ４３をＳＤＲＡＭ４に格納する。また、処理Ｂ部３６２は、画像データＡ４３を読み出して処理Ｂを行い、生成した画像データＢ４４をＳＤＲＡＭ４に格納する。さらに、処理Ｃ部３６３は、画像データＢ４４を読み出して処理Ｃを行い、生成した画像データＣ４５をＳＤＲＡＭ４に格納する。
そして、画像圧縮部３７０(コーデック部３７)は、ＳＤＲＡＭ４から画像データＣ４５を読み出して画像圧縮処理を行い、生成した画像データ(ＪＰＥＧデータ)４６をＳＤＲＡＭ４に格納する。図６において、参照符号４７は、ＪＰＥＧデータ４６を生成する直前に、画像圧縮部３７０により画像圧縮処理を行って生成したＪＰＥＧデータを示す。
ここで、図３のログ取得処理に当て嵌めると、例えば、ＪＰＥＧデータ４７(第１画像データ)が、電源電圧Ｖdd＝０．８５Ｖのときのデータならば、ＪＰＥＧデータ(第２画像データ)４６は、Ｖdd＝０．８４Ｖのときのデータになる。
そして、今の電源電圧がＶdd＝０．８５Ｖのとき、図３(a)のステップＳＴ２におけるベリファイ動作では、図３(b)に示されるように、第１画像データと第２画像データが一致してＯＫ(正常)と判定される。従って、Ｖddは、ステップＳＴ１において、１ステップ分(０．０１Ｖ)だけ低く設定され、ステップＳＴ２のベリファイ動作が再度行われる。
このとき、ＪＰＥＧデータ４７(第１画像データ)は、Ｖdd＝０．８４Ｖのときのデータになり、ＪＰＥＧデータ(第２画像データ)４６は、Ｖdd＝０．８５Ｖのときのデータになる。
そして、今の電源電圧がＶdd＝０．８４Ｖのとき、図３(b)に示されるように、第１画像データと第２画像データが不一致となってＮＧ(異常)と判定される。そこで、ステップＳＴ２において、例えば、第１画像データと第２画像データが一致せずにＮＧと判定された電圧(Ｖdd＝０．８４Ｖ)の直前の電圧(Ｖdd＝０．８５Ｖ)が、正常な動作が可能な最低電圧として得られることになる。
以上において、例えば、図６を参照して説明したイメージセンサ７→ＳＤＲＡＭ４→画像処理チップ１→ＳＤＲＡＭ４(ＪＰＥＧ画像)といった一連の処理は、画像処理チップ１内のＣＰＵ１２のプログラム(ベリファイプログラム)として実行することができる。或いは、画像処理チップ１の外部に設けられた制御マイコン(例えば、後述する図１０における制御マイコン５１)等のベリファイプログラムとして実行してもよい。
図７に示されるように、図５に示す画像処理チップ１により動画処理の一例を行う場合、例えば、画像圧縮部３７０(コーデック部３７)は停止状態とされ、消費電力を低減するようになっている。
そして、動画処理の一例を行う場合、イメージセンサ７から順次出力されるセンサデータ４１は、センサ入力部３４０を介してＳＤＲＡＭ４に格納される。画像データ生成部３５０は、ＳＤＲＡＭ４からセンサデータ４１を読み出して処理し、生成した画像データ４２をＳＤＲＡＭ４に格納する。
ＤＳＰ部３６の処理(パイプライン処理)は、図６を参照して説明した静止画処理と同様であり、処理Ａ部３６１は、画像データ４２を読み出して処理Ａを行い、生成した画像データＡ４３をＳＤＲＡＭ４に格納する。
また、処理Ｂ部３６２は、画像データＡ４３を読み出して処理Ｂを行い、生成した画像データＢ４４をＳＤＲＡＭ４に格納する。さらに、処理Ｃ部３６３は、画像データＢ４４を読み出して処理Ｃを行い、生成した画像データＣ４５をＳＤＲＡＭ４に格納する。
ここで、図７に示す動画処理の一例では、図６に示す静止画処理で停止状態としていた動画用の画像圧縮部３１０(動画処理部３１)を動作させ、静止画用の画像圧縮部３７０(コーデック３７)を停止状態としている。
そして、画像圧縮部３１０が、ＳＤＲＡＭ４から画像データＣ４５を読み出して画像圧縮処理(動画の圧縮処理)を行い、生成した圧縮データ(例えば、Ｈ．２６４／ＭＰＥＧ−４ ＡＶＣ)４６をＳＤＲＡＭ４に格納する。図７において、参照符号４７は、圧縮データ４６を生成する直前に、画像圧縮部３１０により画像圧縮処理を行って生成した圧縮データを示す。
なお、直前の電源電圧により生成された圧縮データ(第１画像データ)４７と、今の電源電圧により生成された圧縮データ(第２画像データ)４６のベリファイ処理は、実質的に、上述した図６の静止画処理と同様であり、その説明は省略する。
ただし、図７の動画処理の一例では、停止状態の回路ブロック(画像圧縮部３７０)が、図６の静止画処理における停止状態の回路ブロック(画像圧縮部３１０および表示制御部３３０)とは異なるため、得られる正常な動作が可能な最低電圧も異なると考えられる。
すなわち、本実施例を適用することにより、実際に動作する画像処理チップ１(半導体集積回路)に適した正常な動作が可能な最低電圧を得ることができ、例えば、動作モードに基づいたＡＳＶを行うことができる。
この動作モードに基づいたＡＳＶは、図８を参照して説明する動画処理の他の例、並びに、図９を参照して説明するライブビュー処理に対しても同様であり、実際に使用される動作状態に適したＡＳＶが可能になる。
図８に示されるように、図５に示す画像処理チップ１により動画処理の他の例を行う場合、例えば、画像圧縮部３７０(コーデック部３７)だけでなく、ＤＳＰ部３６の処理Ｂ部３６２も停止状態とされ、消費電力をさらに低減するようになっている。
すなわち、図８に示す動画処理の他の例は、上述した図７に示す動画処理の一例から、処理Ｂ部３６２による画像データＢの生成処理を省略したものに相当する。そのため、処理Ｃ部３６３は、ＳＤＲＡＭ４から画像データＡ４３を読み出して処理Ｃを行い、生成した画像データＣ４５をＳＤＲＡＭ４に格納するようになっている。
そして、画像圧縮部３１０が、ＳＤＲＡＭ４から画像データＣ４５を読み出して画像圧縮処理を行い、生成した圧縮データ４６をＳＤＲＡＭ４に格納する。ここで、直前の電源電圧により生成された圧縮データ(第１画像データ)４７と、今の電源電圧により生成された圧縮データ(第２画像データ)４６の関係は、上述した図７と同様である。
なお、図８に示す動画処理の他の例では、図７に示す動画処理の一例では動作していた処理Ｂ部３６２を停止状態とするため、得られる正常な動作が可能な最低電圧は、異なると考えられるのは上述した通りである。
図９に示されるように、図５に示す画像処理チップ１によりライブビュー処理を行う場合、例えば、ライブビュー処理に不要な画像圧縮部３１０(動画処理部３１)および画像圧縮部３７０(コーデック部３７)を停止状態としている。
また、図９に示す例では、ベリファイ確認マクロ９が追加されており、前述した第１画像データと第２画像データのベリファイ処理を、専用のベリファイ確認マクロ９により行うようになっている。
そして、ライブビュー処理を行う場合、処理Ｃ部３６３は、ＳＤＲＡＭ４から画像データＡ４３を読み出して処理Ｃを行い、生成した画像データＣ４５をＳＤＲＡＭ４に格納する。
ここで、今の電源電圧により生成された画像データＣ４５が第２画像データ４６に相当し、直前の電源電圧により生成された画像データＣ(第１画像データ４７)とのベリファイ動作(ステップＳＴ２)を行うのは、上述した各動作モードと同様である。なお、ベリファイ動作は、ベリファイ確認マクロ９により行うのは、上述した通りである。
このように、本実施例によれば、半導体集積回路(画像チップ１)が実際に動作する状態(動作モード)に最適なＡＳＶを行うことできる。すなわち、本実施例によれば、個々のＬＳＩに対して、それぞれ最適な電圧に制御することができ、消費電力をより一層低減することが可能になる。
また、本実施例によれば、例えば、温度センサなどの追加の部品を搭載することが不要なため、コストや占有面積が増加させることなく、また、容易に適用(利用)することが可能になる。
なお、本実施例の適用において、例えば、ベリファイ用シナリオを用意し、製品として動作しないとき(電源を落とすときやモードを切り替えたときなど)に、ベリファイ用 シナリオを走らせ、ＡＳＶ用のデータ(ログ)を収集することができる。
また、収集するＡＳＶ用データとしては、例えば、図３(b)を参照して説明したような電圧毎のベリファイＯＫ／ＮＧの結果(ログ)であってもよく、このログをメモリ(例えば、不揮発性メモリ)に蓄積して、セット(システム)として最適なＡＳＶを実施する。すなわち、メモリに蓄積されたログを解析して、電源電圧の制御を行うことができる。
例えば、図１を参照して説明した電源電圧制御回路１００と比較すると、図１の電源電圧制御回路１００では、半導体集積回路１０１にプロセスモニタ１１２を設け、そのプロセスモニタ１１２の出力(モニタ値)のみに基づいて電源電圧Ｖddの設定を行っている。
これに対して、本実施例によれば、各半導体集積回路(画像処理チップ１)における実際の使用条件(実装状態，外部環境，動作モード等)に応じてＶddを設定することができ、より低電圧のＶddを使用することで、より一層の消費電力の低減が期待できる。
図１０は、電源電圧制御回路の第１実施例を示すブロック図であり、第１実施例の電源電圧制御回路を適用したデジタルカメラシステムの例を示すものである。図１０に示すデジタルカメラシステムは、レンズ７１，イメージセンサ７，画像処理チップ１，電源制御ＩＣ(電源制御回路，ＰＭＩＣ)２，ＳＤＲＡＭ４，制御マイコン５１，フラッシュメモリ(不揮発性メモリ)５２，ＬＣＤ(モニタ)６およびＳＤカード５３を含む。
イメージセンサ７は、例えば、ＣＭＯＳ(Complementary Metal-Oxide-Semiconductor)イメージセンサであり、レンズ７１により結像された光画像を電気信号に変換して画像処理チップ１に出力する。
ＳＤカード５３は、画像処理チップ１により処理された静止画および動画を記憶し、例えば、写真屋やカラープリンタによりプリントし、或いは、テレビやディスプレイに表示可能とする携帯可能な大記憶容量の不揮発性メモリカードである。
ＬＣＤ６は、静止画および動画を撮影するとき、または、撮影してＳＤカード５３に格納された静止画および動画を再生し、或いは、撮影条件の設定等の各種情報を表示するためのモニタである。
第１実施例の電源電圧制御回路は、例えば、画像処理チップ(画像処理回路，半導体集積回路)１，電源制御ＩＣ２，ＳＤＲＡＭ４，制御マイコン(演算処理回路)５１およびフラッシュメモリ５２を含む。ここで、画像処理チップ１およびＳＤＲＡＭ４の構成および処理は、図５〜図９を参照して詳述した通りである。
また、制御マイコン５１は、画像処理チップ１の外部に設けられ、例えば、図３を参照して説明したログ８を格納するメモリを含み、そのログ８を用いて、上述したベリファイ動作(ベリファイプログラム)を実行する。
第１実施例の電源電圧制御回路は、画像処理チップ１の外部に設けた制御マイコン５１により、ベリファイ処理(ベリファイプログラム)を実行し、電源制御ＩＣ２を介して最適な電源電圧Ｖddとなるように制御する。
すなわち、制御マイコン５１は、例えば、図６〜図９を参照して説明した画像処理チップ１の各動作モードに応じて、第１画像データと第２画像データのベリファイ処理を行ってログ８を取得し、このログ８に基づいて最適な電源電圧の設定を行う。
このように、本実施例では、例えば、ベリファイ動作によるログ８を、電源制御ＩＣ２により電源電圧が制御される画像処理チップ１とは独立した制御マイコン５１(内蔵メモリ)に蓄積することで、電圧変動の影響を受けないハード構成となっている。
図１１は、電源電圧制御回路の第２実施例を示すブロック図であり、第２実施例の電源電圧制御回路を適用したデジタルカメラシステムの例を示すものである。
図１０と上述した図１１の比較から明らかなように、第２実施例のデジタルカメラシステムは、ログ８をフラッシュメモリ５２に格納し、画像処理チップ１内のＣＰＵ１２によりベリファイプログラムを実行するようになっている。なお、その他の構成は、第１実施例の電源電圧制御回路を適用したデジタルカメラシステムと同様なので、その説明は省略する。
第２実施例の電源電圧制御回路は、例えば、ＣＰＵ１２を含む画像処理チップ(画像処理回路)１，電源制御ＩＣ(電源制御回路)２，ＳＤＲＡＭ４，および，ログ８が格納されたフラッシュメモリ５２を含む。ＣＰＵ１２は、画像処理チップ１の内部に設けられ、例えば、フラッシュメモリ５２に格納されたログ８を用いて、前述したベリファイプログラムを実行する。
第２実施例の電源電圧制御回路は、画像処理チップ１の内部に設けたＣＰＵ１２により、ベリファイプログラムを実行し、電源制御ＩＣ２を介して最適な電源電圧Ｖddとなるように制御する。
すなわち、ＣＰＵ１２は、例えば、図６〜図９を参照して説明した画像処理チップ１の各動作モードに応じて、第１画像データと第２画像データのベリファイ処理を行ってログ８を取得し、そのログ８に基づいて最適な電源電圧の設定を行う。
なお、画像処理チップ１に内蔵されたＣＰＵ１２のベリファイ動作の結果をログとして取得し、そのログをメモリ(不揮発性メモリ)に蓄積するには、例えば、図４に関連して説明したように、様々な手法を適用することが可能である。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き替え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
対象回路に印加する電源電圧を制御する電源制御回路と、
前記電源電圧を第１電圧に設定して前記対象回路を動作させたときの第１処理結果、並びに、前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させたときの第２処理結果を格納するメモリと、
前記メモリから前記第１処理結果および前記第２処理結果を読み出してベリファイを行い、前記ベリファイの結果を前記電源制御回路へ出力する演算処理回路と、を有し、
前記電源制御回路は、前記ベリファイの結果に基づいて、前記電源電圧を制御する、
ことを特徴とする電源電圧制御回路。
（付記２）
前記第２電圧は、前記第１電圧よりも低い電圧であり、
前記演算処理回路は、
前記第１処理結果と前記第２処理結果が一致する場合に、前記電源制御回路から出力される前記電源電圧を、前記第２電圧よりもさらに低い電圧に設定し、新たな第１処理結果および第２処理結果を取得してさらなるベリファイを行い、
前記第１処理結果と前記第２処理結果が一致しない場合に、前記電源制御回路から出力される前記電源電圧を、前記第１電圧に制御する、
ことを特徴とする付記１に記載の電源電圧制御回路。
（付記３）
複数の前記ベリファイの結果をログとして蓄積するメモリを有し、
前記電源制御回路は、前記ログに基づいて、前記電源電圧を制御する、
ことを特徴とする付記１または付記２に記載の電源電圧制御回路。
（付記４）
前記対象回路は、画像処理回路であり、
前記第１処理結果および前記第２処理結果は、前記画像処理回路により処理された第１画像データおよび第２画像データである、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の電源電圧制御回路。
（付記５）
前記対象回路は、複数の動作モードを有し、
前記電源制御回路は、
前記複数の動作モードのそれぞれに対して、前記電源電圧を制御する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の電源電圧制御回路。
（付記６）
前記電源制御回路が出力する前記電源電圧は、前記対象回路の動作を保証している保証電圧から、所定のステップで順に低い電圧に設定される、
ことを特徴とする付記１乃至付記５のいずれか１項に記載の電源電圧制御回路。
（付記７）
前記電源電圧を前記第１電圧に設定して前記対象回路を動作させるのは、前記電源電圧を前記第２電圧に設定して前記対象回路を動作させる直前の動作である、
ことを特徴とする付記１乃至付記６のいずれか１項に記載の電源電圧制御回路。
（付記８）
対象回路に印加する電源電圧を制御する電源電圧制御方法であって、
前記電源電圧を第１電圧に設定して前記対象回路を動作させ、第１処理結果を取得し、
前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させ、第２処理結果を取得し、
前記第１処理結果と前記第２処理結果によるベリファイを行い、
前記ベリファイの結果に基づいて前記電源電圧を制御する、
ことを特徴とする電源電圧制御方法。
（付記９）
前記第２電圧は、前記第１電圧よりも低い電圧であり、
前記第１処理結果と前記第２処理結果が一致する場合に、前記電源電圧を、前記第２電圧よりもさらに低い電圧に設定し、新たな第１処理結果および第２処理結果を取得してさらなるベリファイを行い、
前記第１処理結果と前記第２処理結果が一致しない場合に、前記電源電圧を、前記第１電圧に制御する、
ことを特徴とする付記８に記載の電源電圧制御方法。
（付記１０）
さらに、複数の前記ベリファイの結果をログとして蓄積し、
蓄積された前記ログに基づいて前記電源電圧を制御する、
ことを特徴とする付記８または付記９に記載の電源電圧制御方法。
（付記１１）
前記対象回路は、画像処理回路であり、
前記第１処理結果および前記第２処理結果は、前記画像処理回路により処理された第１画像データおよび第２画像データである、
ことを特徴とする付記８乃至付記１０のいずれか１項に記載の電源電圧制御方法。
（付記１２）
前記対象回路は、複数の動作モードを有し、前記複数の動作モードのそれぞれに対して、前記電源電圧の制御を行う、
ことを特徴とする付記８乃至付記１１のいずれか１項に記載の電源電圧制御方法。
（付記１３）
前記電源電圧は、前記対象回路の動作を保証している保証電圧から、所定のステップで順に低い電圧に設定される、
ことを特徴とする付記８乃至付記１２のいずれか１項に記載の電源電圧制御方法。
（付記１４）
前記電源電圧を前記第１電圧に設定して前記対象回路を動作させるのは、前記電源電圧を前記第２電圧に設定して前記対象回路を動作させる直前の動作である、
ことを特徴とする付記８乃至付記１３のいずれか１項に記載の電源電圧制御方法。
（付記１５）
前記第１処理結果と前記第２処理結果によるベリファイは、前記対象回路に対する前記電源電圧を停止する停止制御信号に基づいて、前記対象回路の電源が遮断される前に、ログとしてメモリに蓄積される、
ことを特徴とする付記８乃至付記１４のいずれか１項に記載の電源電圧制御方法。
（付記１６）
対象回路に印加する電源電圧を制御する電源電圧制御プログラムであって、
演算処理回路に
前記電源電圧を第１電圧に設定して前記対象回路を動作させ、第１処理結果を取得し、
前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させ、第２処理結果を取得し、
前記第１処理結果と前記第２処理結果によるベリファイを行い、
前記ベリファイの結果に基づいて前記電源電圧を制御する、処理を実行させる、
ことを特徴とする電源電圧制御プログラム。
１，１０１ 画像処理チップ(画像処理回路，対象回路，半導体集積回路)
２，１０２ 電源制御ＩＣ(電源制御回路，ＰＭＩＣ)
４ ＳＤＲＡＭ(メモリ)
５ 外部ＩＣ
６ ＬＣＤ(モニタ)
７ イメージセンサ
８ ログ
１０，１００ 電源電圧制御回路
１１，１１１ アプリ処理回路(内部回路)
１２ ＣＰＵ(演算処理装置，演算処理回路)
３１ 動画処理部
３２ 外部入出力部
３３ 表示部
３４ 前処理部
３５ デモザイク部
３６ ＤＳＰ部
３７ コーデック部
３８ メモリ部
３９ 内部バス
５１ 制御マイコン(演算処理装置，演算処理回路)
５２ フラッシュメモリ(不揮発性メモリ)
５３ ＳＤカード
７１ レンズ
１１２ プロセスモニタ(モニタ回路)
１１３ Ｖdd決定部
３１０ 画像圧縮部
３３０ 表示制御部
３４０ センサ入力部
３５０ 画像データ生成部
３６１ 処理Ａ部
３６２ 処理Ｂ部
３６３ 処理Ｃ部
３７０ 画像圧縮部
３８０ メモリ制御部

Claims (9)

  1. 対象回路に印加する電源電圧を制御する電源制御回路と、
    前記電源電圧を第１電圧に設定して前記対象回路を動作させたときの第１処理結果、並びに、前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させたときの第２処理結果を格納するメモリと、
    前記メモリから前記第１処理結果および前記第２処理結果を読み出してベリファイを行い、前記ベリファイの結果を前記電源制御回路へ出力する演算処理回路と、を有し、
    前記電源制御回路は、前記ベリファイの結果に基づいて、前記電源電圧を制御し、
    前記第２電圧は、前記第１電圧よりも低い電圧であり、
    前記演算処理回路は、
    前記第１処理結果と前記第２処理結果が一致する場合に、前記電源制御回路から出力される前記電源電圧を、前記第２電圧よりもさらに低い電圧に設定し、新たな第１処理結果および第２処理結果を取得してさらなるベリファイを行い、
    前記第１処理結果と前記第２処理結果が一致しない場合に、前記電源制御回路から出力される前記電源電圧を、前記第１電圧に制御する、
    ことを特徴とする電源電圧制御回路。
  2. 対象回路に印加する電源電圧を制御する電源制御回路と、
    前記電源電圧を第１電圧に設定して前記対象回路を動作させたときの第１処理結果、並びに、前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させたときの第２処理結果を格納するメモリと、
    前記メモリから前記第１処理結果および前記第２処理結果を読み出してベリファイを行い、前記ベリファイの結果を前記電源制御回路へ出力する演算処理回路と、
    複数の前記ベリファイの結果をログとして蓄積するメモリと、を有し、
    前記電源制御回路は、前記ログに基づいて、前記電源電圧を制御する、
    ことを特徴とする電源電圧制御回路。
  3. 前記対象回路は、画像処理回路であり、
    前記第１処理結果および前記第２処理結果は、前記画像処理回路により処理された第１画像データおよび第２画像データである、
    ことを特徴とする請求項１または請求項２に記載の電源電圧制御回路。
  4. 前記対象回路は、複数の動作モードを有し、
    前記電源制御回路は、
    前記複数の動作モードのそれぞれに対して、前記電源電圧を制御する、
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の電源電圧制御回路。
  5. 対象回路に印加する電源電圧を制御する電源電圧制御方法であって、
    前記電源電圧を第１電圧に設定して前記対象回路を動作させ、第１処理結果を取得し、
    前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させ、第２処理結果を取得し、
    前記第１処理結果と前記第２処理結果によるベリファイを行い、
    前記ベリファイの結果に基づいて前記電源電圧を制御し、
    前記第２電圧は、前記第１電圧よりも低い電圧であり、
    前記第１処理結果と前記第２処理結果が一致する場合に、前記電源電圧を、前記第２電圧よりもさらに低い電圧に設定し、新たな第１処理結果および第２処理結果を取得してさらなるベリファイを行い、
    前記第１処理結果と前記第２処理結果が一致しない場合に、前記電源電圧を、前記第１電圧に制御する、
    ことを特徴とする電源電圧制御方法。
  6. 対象回路に印加する電源電圧を制御する電源電圧制御方法であって、
    前記電源電圧を第１電圧に設定して前記対象回路を動作させ、第１処理結果を取得し、
    前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させ、第２処理結果を取得し、
    前記第１処理結果と前記第２処理結果によるベリファイを行い、
    複数の前記ベリファイの結果をログとして蓄積し、
    蓄積された前記ログに基づいて前記電源電圧を制御する、
    ことを特徴とする電源電圧制御方法。
  7. 前記対象回路は、画像処理回路であり、
    前記第１処理結果および前記第２処理結果は、前記画像処理回路により処理された第１画像データおよび第２画像データである、
    ことを特徴とする請求項５または請求項６に記載の電源電圧制御方法。
  8. 対象回路に印加する電源電圧を制御する電源電圧制御プログラムであって、
    演算処理回路に
    前記電源電圧を第１電圧に設定して前記対象回路を動作させ、第１処理結果を取得し、
    前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させ、第２処理結果を取得し、
    前記第１処理結果と前記第２処理結果によるベリファイを行い、
    前記ベリファイの結果に基づいて前記電源電圧を制御し、
    前記第２電圧は、前記第１電圧よりも低い電圧であり、
    前記第１処理結果と前記第２処理結果が一致する場合に、前記電源電圧を、前記第２電圧よりもさらに低い電圧に設定し、新たな第１処理結果および第２処理結果を取得してさらなるベリファイを行い、
    前記第１処理結果と前記第２処理結果が一致しない場合に、前記電源電圧を、前記第１電圧に制御する、処理を実行させる、
    ことを特徴とする電源電圧制御プログラム。
  9. 対象回路に印加する電源電圧を制御する電源電圧制御プログラムであって、
    演算処理回路に
    前記電源電圧を第１電圧に設定して前記対象回路を動作させ、第１処理結果を取得し、
    前記電源電圧を前記第１電圧とは異なる第２電圧に設定して前記対象回路を動作させ、第２処理結果を取得し、
    前記第１処理結果と前記第２処理結果によるベリファイを行い、
    複数の前記ベリファイの結果をログとして蓄積し、
    蓄積された前記ログに基づいて前記電源電圧を制御する、処理を実行させる、
    ことを特徴とする電源電圧制御プログラム。
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