KR20220110856A - 결정 피드백 등화를 갖는 직렬 데이터 수신기 - Google Patents

Abstract

장치는 제1 및 제2 수신기 회로들 및 결정 회로를 포함한다. 제1 수신기 회로는 입력 신호에 포함된 복수의 입력 데이터 심볼들 중 특정 입력 데이터 심볼로부터 제1 데이터 심볼을 생성하도록 구성된다. 제2 수신기 회로는 특정 입력 데이터 심볼로부터 제2 데이터 심볼을 생성하도록 구성된다. 결정 회로는 하나 이상의 이전 출력 데이터 심볼들의 각자의 값들을 사용하여, 제1 또는 제2 데이터 심볼 중 어느 하나를 현재 출력 데이터 심볼로서 선택하도록 구성된다. 연속적인 입력 데이터 심볼들 사이에서의 값의 변화에 응답하여, 제1 및 제2 수신기 회로들은 상이한 지속기간들을 갖는 각자의 데이터 유효 윈도우들로 제1 및 제2 데이터 심볼들을 생성하도록 구성된다.

Description

결정 피드백 등화를 갖는 직렬 데이터 수신기{SERIAL DATA RECEIVER WITH DECISION FEEDBACK EQUALIZATION}

본 명세서에 기술된 실시예들은 집적 회로들의 분야에 관한 것으로, 더 상세하게는 집적 회로 내의 직렬 통신 회로들에 관한 것이다.

시스템 온 칩(system-on-a-chip, SoC)과 같은 컴퓨터 시스템 또는 집적 회로(integrated circuit, IC)는 다른 IC들과의 통신을 위한 하나 이상의 인터페이스들을 포함할 수 있다. 예를 들어, SoC는 동적 랜덤 액세스 메모리(dynamic random-access memory, DRAM) 모듈과 통신하기 위한 더블 데이터 레이트(double-data rate, DDR) 인터페이스를 포함할 수 있다. 액세스 시간들이 SoC의 성능에 직접 영향을 미칠 수 있기 때문에, SoC와 DRAM 모듈 사이에서 가능한 한 신속하게 데이터를 전송하려는 요구가 있다. 따라서, DDR 인터페이스들은 높은 데이터 전송 주파수들을 위해 설계될 수 있다.

고성능 컴퓨터 시스템들에 대한 요구와 결합하여, 모바일 컴퓨팅 디바이스들의 보급은 저전압 레벨에서 동작하는 저전력 DDR 인터페이스들을 포함한, 저전력 컴퓨팅 시스템들에 대한 요구를 유발한다. 고속/저전압 신호들을 수신하기 위해, 차동 증폭기가 채용될 수 있다. DDR DRAM 모듈로부터 신호들을 수신하는 데 사용되는 차동 증폭기는 또한, 바이어스 전압 생성기뿐만 아니라 기준 전압 생성기를 활용할 수 있다. 그러나, 이러한 회로들은 바람직하지 않은 양의 전력을 소비하여, 모바일 컴퓨팅 디바이스에서 배터리 수명을 감소시킬 수 있다.

대체로, 장치가 제1 및 제2 수신기 회로들, 및 결정 회로를 포함하는 시스템, 장치, 및 방법이 고려된다. 제1 수신기 회로는 입력 신호에 포함된 복수의 입력 데이터 심볼들 중 특정 입력 데이터 심볼로부터 제1 데이터 심볼을 생성하도록 구성될 수 있다. 제2 수신기 회로는 특정 입력 데이터 심볼로부터 제2 데이터 심볼을 생성하도록 구성될 수 있다. 결정 회로는 하나 이상의 이전 출력 데이터 심볼들의 각자의 값들을 사용하여, 제1 또는 제2 데이터 심볼 중 어느 하나를 현재 출력 데이터 심볼로서 선택하도록 구성될 수 있다. 연속적인 입력 데이터 심볼들 사이에서의 값의 변화에 응답하여, 제1 및 제2 수신기 회로들은 상이한 지속기간들을 갖는 각자의 데이터 유효 윈도우들로 제1 및 제2 데이터 심볼들을 생성하도록 구성될 수 있다.

추가 예에서, 제1 데이터 심볼을 생성하기 위해, 제1 수신기 회로는 제2 수신기 회로의 제2 입력 전압 트립(trip) 지점보다 더 낮은 제1 입력 전압 트립 지점을 가질 수 있다. 일례에서, 제1 입력 전압 트립 지점을 설정하기 위해, 제1 수신기 회로는 제1 출력 노드와 접지 기준 노드 사이에 커플링된 제1 복수의 트랜스컨덕턴스 디바이스들을 포함한다. 다른 예에서, 제2 입력 전압 트립 지점을 설정하기 위해, 제2 수신기 회로는 제2 출력 노드와 전력 신호 사이에 커플링된 제2 복수의 트랜스컨덕턴스 디바이스들을 포함할 수 있다.

일 실시예에서, 제1 및 제2 수신기 회로들은, 제어 신호에 기초하여 제1 및 제2 복수의 트랜스컨덕턴스 디바이스들 중 각자의 복수의 트랜스컨덕턴스 디바이스를 인에이블하여, 제어 신호가 어써트(assert)될 때, 제1 입력 전압 트립 지점이 감소되고 제2 입력 전압 트립 지점이 증가되게 하도록 추가로 구성될 수 있다. 일례에서, 제1 및 제2 수신기 회로들은, 입력 신호가 로직 로우(logic low)로부터 로직 하이(logic high)로 전이할 때 제2 데이터 심볼에 대한 것보다 제1 데이터 심볼에 대한 데이터 유효 윈도우가 더 길도록, 그리고 입력 신호가 로직 하이로부터 로직 로우로 전이할 때 제1 데이터 심볼에 대한 것보다 제2 데이터 심볼에 대한 데이터 유효 윈도우가 더 길도록 제1 및 제2 데이터 심볼들을 생성하도록 추가로 구성될 수 있다.

하기의 상세한 설명은 첨부 도면들을 참조하며, 이제 도면들이 간단히 설명된다.
도 1은 수신기 시스템의 일 실시예의 블록도를 예시한다.
도 2는 수신기 회로에서 사용되는 인버팅 스테이지(inverting stage)들의 실시예들의 2개의 회로도를 도시한다.
도 3은 단일 입력 전압 트립 지점을 활용하는 수신기 시스템의 일 실시예와 연관된 파형들의 2개의 차트들을 도시한다.
도 4는 2개의 입력 전압 트립 지점들을 활용하는 수신기 시스템의 일 실시예와 연관된 파형들의 2개의 차트들을 예시한다.
도 5는 도 1에 도시된 수신기 시스템을 활용하는 컴퓨팅 시스템의 블록도를 도시한다.
도 6은 2개의 수신기 회로들을 갖는 수신기 시스템을 동작시키기 위한 방법의 일 실시예의 흐름도를 예시한다.
도 7은 수신기 시스템에서 2개의 수신기 회로들 각각에 대한 입력 전압 트립 지점을 설정하기 위한 방법의 일 실시예의 흐름도를 도시한다.
도 8은 수신기 시스템을 포함하는 컴퓨터 시스템의 일 실시예의 블록도를 도시한다.
도 9는 일부 실시예들에 따른 예시적인 컴퓨터 판독가능 매체를 도시하는 블록도를 예시한다.
본 개시내용은 다양한 수정들 및 대안적인 형태들을 허용하지만, 그의 특정 실시예들은 도면들에서 예시로 도시되고, 본 명세서에서 상세하게 설명될 것이다. 그러나, 도면들 및 이에 대한 상세한 설명은 본 개시내용을 예시된 특정 형태로 제한하도록 의도되는 것이 아니며, 반대로, 첨부된 청구범위에 의해 한정되는 바와 같은 본 개시내용의 사상 및 범주 내에 속하는 모든 수정들, 등가물들 및 대안들을 포괄하려는 의도로 이해하여야 한다. 본 출원 전반에 걸쳐 사용되는 바와 같이, "~일 수 있다(may)"라는 단어는 의무적인 의미(즉, "~이어야만 한다(must)"는 의미)라기보다 오히려 허용의 의미(즉, "~에 대해 가능성을 갖는다"는 의미)로 사용된다. 유사하게, "포함하다(include, includes)" 및 "포함하는(including)"이라는 단어들은, 포함하지만 그로 제한되지 않음을 의미한다.
다양한 유닛들, 회로들 또는 다른 컴포넌트들이 태스크 또는 태스크들을 수행"하도록 구성된 것"으로 설명될 수 있다. 그러한 맥락들에서, "~하도록 구성된"은 동작 동안에 태스크 또는 태스크들을 수행하는 "회로부를 갖는"을 일반적으로 의미하는 구조의 광의의 설명이다. 그와 같이, 유닛/회로/컴포넌트는 유닛/회로/컴포넌트가 현재 온(on) 상태가 아닐 시에도 태스크를 수행하도록 구성될 수 있다. 일반적으로, "~하도록 구성된"에 대응하는 구조를 형성하는 회로부는 하드웨어 회로들을 포함할 수 있다. 유사하게, 설명의 편의를 위해, 다양한 유닛들/회로들/컴포넌트들이 태스크 또는 태스크들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 문구를 포함하는 것으로 해석되어야 한다. 하나 이상의 태스크들을 수행하도록 구성된 유닛/회로/컴포넌트를 언급하는 것은 그 유닛/회로/컴포넌트에 대해 35 U.S.C. § 112, (f) 문단의 해석을 적용하지 않고자 명확히 의도된다. 더 일반적으로, 임의의 요소의 언급은, 용어 "~하기 위한 수단" 또는 "~하는 단계"가 구체적으로 언급되지 않는 한, 그 요소에 대해 35 U.S.C. §112, (f) 문단의 해석을 적용하지 않고자 명확히 의도된다.
본 명세서에서 사용되는 바와 같이, 용어 "기초하여"는 결정에 영향을 주는 하나 이상의 인자들을 설명하기 위해 사용된다. 이러한 용어는 부가적인 인자들이 결정에 영향을 줄 수 있는 가능성을 배제하지 않는다. 즉, 결정은 단지 특정된 인자들에 기초하거나 또는 그 특정된 인자들뿐만 아니라 다른, 불특정된 인자들에 기초할 수 있다. "B에 기초하여 A를 결정한다"라는 문구를 고려한다. 이러한 문구는 B가 A를 결정하는 데 사용되거나 A의 결정에 영향을 주는 인자라는 것을 명시한다. 이러한 문구는 A의 결정이 C와 같은 일부 다른 인자에 또한 기초할 수 있음을 배제하지 않는다. 또한, 이러한 문구는 A가 B만에 기초하여 결정되는 실시예를 커버하도록 의도된다. 따라서, "에 기초하여"라는 문구는 "에 적어도 부분적으로 기초하여"라는 문구와 동의어이다.

고속의 직렬 통신 회로들은 이더넷, 범용 직렬 버스(universal serial bus, USB), 직렬 AT 어태치먼트(serial AT attachment, SATA), 및 더블 데이터 레이트(DDR) 인터페이스들과 같은 다양한 인터페이스들을 위한 집적 회로(IC)들에서 활용될 수 있다. 일부 설계들에서, 다수의 직렬 통신 회로들은 각각의 직렬 통신 회로를 통해 데이터 워드(본 명세서에서 데이터 심볼로 지칭됨)의 1 비트를 전송함으로써 데이터 전송 속도들을 추가로 증가시키기 위해 병렬로 활용될 수 있다.

통신 채널을 통한 고속의 직렬 데이터 통신을 위한 데이터 레이트들을 개선하기 위해, 결정 피드백 등화(decision feedback equalization, DFE)는 이전에 수신된 데이터 심볼들로부터의 지속적인 효과들뿐만 아니라 통신 채널 자체의 물리적 속성들로부터의 효과들을 감쇠시키기 위해 직렬 수신기 회로들에서 구현될 수 있다. 송신기 회로와 수신기 회로 사이의 접속의 다양한 특성들, 예를 들어 와이어의 길이, 와이어의 임피던스, 다른 인근의 와이어들에 대한 전자기 커플링 등은 이전 데이터 심볼들이 현재 데이터 심볼에 미치는 영향의 양을 결정할 수 있다. 예를 들어, 와이어 상에 고전압 레벨로서 표현된 로직 하이 데이터 심볼은, 제1 데이터 심볼이 로직 로우인 경우보다 더 높은 전압 레벨을 갖도록, 와이어 상에 저전압 레벨로 표현되는 후속의 로직 로우 데이터 심볼을 야기할 수 있다. 다양한 경우들에서, 주어진 데이터 심볼의 전압 레벨의 영향은 와이어 상의 1개, 2개, 또는 그 이상의 후속 데이터 심볼들에 지속될 수 있다.

통신 채널의 물리적 특성들로 인해 발생할 수 있는 비트 오류들을 완화시키기 위해, 일부 통신 시스템들은 입력 신호를 수신하고 그 입력 신호에 기초하여 데이터 심볼들의 스트림을 생성하도록 차동 증폭기들을 사용할 수 있다. 추가로, 이들 통신 시스템들은 또한, 차동 증폭기들과 결합하여 바이어스 전압 생성기뿐만 아니라 기준 전압 생성기를 활용할 수 있다. 이들 차동 증폭기들은 상대적으로 높은 양의 전력을 소비할 수 있고, 데이터 레이트들이 증가함에 따라 비트 오류율들을 증가시킬 수 있다. 따라서, 개선된 비트 오류율을 갖는 감소된 전력 옵션이 요구된다.

직렬 데이터 입력 신호를 수신하기 위한 장치 및 방법들의 실시예들이 제시된다. 장치는 적어도 2개의 수신기 회로들을 포함한다. 제1 수신기 회로는 입력 신호 상의 특정 상태를 검출하는 것에 응답하여 제1 데이터 심볼의 데이터 유효 윈도우를 확장하도록 구성된다. 제2 수신기 회로는 입력 신호 상의 상이한 상태를 검출하는 것에 응답하여 제2 데이터 심볼의 데이터 유효 윈도우를 확장하도록 구성된다. 제1 및 제2 수신기들로부터의 데이터 심볼들은 결정 회로에 의해 수신되는데, 이 결정 회로는 적어도 하나의 이전에 결정된 출력 데이터 심볼들에 기초하여 2개의 수신된 데이터 심볼들 중 하나를 선택하고, 선택된 데이터 심볼을 사용하여 다음 출력 데이터 심볼을 결정한다. 이러한 장치의 사용은, 예를 들어 수신된 입력 신호의 유효 데이터 아이(effective data eye)의 폭을 증가시킴으로써, 수신된 입력 신호로부터 샘플링된 데이터 유효 윈도우들을 개선할 수 있다. 이들 개선된 데이터 윈도우들은 비트 오류율을 거의 또는 전혀 증가시키지 않고서 입력 신호에 대한 더 빠른 데이터 전송 속도들 및/또는 저전압 레벨들을 지원할 수 있다.

수신기 시스템의 일 실시예에 대한 블록도가 도 1에 예시되어 있다. 수신기 시스템(100)은 통신 인터페이스, 예를 들어 LPDDR3, LPDDR4, 와이드 I/O n(Wide I/O n), 및 고대역폭 메모리(High Bandwidth Memory, HBM)와 같은 메모리 인터페이스의 일부로서 집적 회로(IC)에 포함될 수 있다. 따라서, 수신기 시스템(100)은 데이터 워드로부터 결합된 복수의 비트스트림들 중 하나의 직렬 비트스트림에 대한 수신기 채널을 표현할 수 있다. 다양한 실시예들에서, 수신기 시스템(100)은 다른 패키지 내의 IC, 동일한 패키지 내의 다른 다이 상의 IC, 또는 동일한 IC 내의 다른 회로들과 통신하는 데 사용될 수 있다. 예시된 바와 같이, 수신기 시스템은 제1 수신기 회로(101) 및 제2 수신기 회로(103)를 포함하고, 이들 둘 모두는 결정 회로(110)에 커플링된다.

입력 신호(120)는 수신기 시스템(100)에 의해 수신되고, 제1 수신기 회로(101) 및 제2 수신기 회로(103) 둘 모두로 전송된다. 도시된 바와 같이, 제1 수신기 회로(101)는 입력 신호(120)에 포함된 입력 데이터 심볼들(121)의 각자의 입력 데이터 심볼들로부터 제1 데이터 심볼들(123)을 생성하도록 구성된다. 유사한 방식으로, 제2 수신기 회로(103)는 입력 데이터 심볼들(121)의 각자의 입력 데이터 심볼들로부터 제2 데이터 심볼들(125)을 생성하도록 구성된다. 제1 수신기 회로(101) 및 제2 수신기 회로(103)는, 입력 신호(120)가 하나의 로직 상태로부터 다른 로직 상태로 전이할 때, 데이터 유효 윈도우가 대응하는 제2 데이터 심볼에 대한 것보다 주어진 제1 데이터 심볼에 대해 더 길어지도록 제1 데이터 심볼들(123) 및 제2 데이터 심볼들(125)을 생성하도록 추가로 구성된다. 유사하게, 상이한 로직 전이가 입력 신호(120) 상에서 발생할 때, 데이터 유효 윈도우가 대응하는 제1 데이터 심볼에 대한 것보다 주어진 제2 데이터 심볼에 대해 더 길다.

본 명세서에 사용된 바와 같이, "데이터 심볼"은 하나 이상의 정보 비트들에 대한 각자의 값을 표현하는 입력 노드에서의 특정 전압 레벨을 지칭한다. 일부 실시예들에서, 1 비트는, 임계 전압 레벨 초과의 전압 레벨이 로직 하이 값, 또는 '1'에 대응하도록 그리고 임계 전압 레벨 미만의 전압 레벨이 로직 로우 값, 또는 '0'에 대응하도록 단일 노드 상의 전압 레벨에 의해 표현될 수 있다. 다른 실시예들에서, 한 쌍의 입력 노드들은 차동 신호와 같은 단일 비트의 값을 결정하기 위해 2개의 입력 신호들을 수신하는 데 사용될 수 있다. 차동 시그널링은 데이터 값을 결정하기 위해 데이터 심볼에서 상이한 전압 레벨들을 사용한다. 예를 들어, 제1 입력 노드의 제1 전압 레벨이 임계 전압 초과이고 제2 입력 노드의 제2 전압 레벨이 임계 전압 미만일 때, 비트는 로직 하이 값을 갖고 그 반대도 마찬가지이다. 입력 노드들 둘 모두 상의 전압 레벨이 임계 레벨 초과이거나 그 미만이면, 데이터는 무효하다.

결정 회로(110)는 제1 데이터 심볼(123) 또는 제2 데이터 심볼(125) 중 어느 하나로부터의 특정 데이터 심볼을 출력 데이터 심볼들(127) 중 대응하는 출력 데이터 심볼로서 선택하도록 구성된다. 제1 데이터 심볼들(123) 또는 제2 데이터 심볼들(125) 중 어느 하나로부터 주어진 데이터 심볼을 선택하기 위해, 결정 회로(110)는 출력 데이터 심볼들(127)로부터의 하나 이상의 이전 데이터 심볼들의 각자의 값들을 사용한다. 현재 데이터 심볼을 선택하기 위한 이전에 선택된 데이터 심볼들의 사용은 본 명세서에서 결정 피드백 등화(DFE)로 지칭된다. DFE는, 입력 노드의 현재 전압 레벨이 입력 노드 상의 이전 전압 레벨에 의해 영향을 받을 수 있다는 지식에 기초한다. 전술한 바와 같이, 송신기 회로와 수신기 회로 사이의 접속의 특성들은 하나 이상의 이전에 수신된 데이터 심볼들이 현재 데이터 심볼에 미치는 영향의 양을 결정할 수 있다.

예를 들어, 입력 신호들(120)은 입력 데이터 심볼들(121a, 121b, 121c)을 포함할 수 있다. 이러한 예에서, 입력 데이터 심볼들(121)은 2개의 로직 상태들, 즉 로직 하이 및 로직 로우 중 하나를 갖고, 각각의 로직 상태는 입력 신호(120)의 특정 특성의 특정 상태(특정 상태는, 예를 들어, 전압 레벨 또는 전류의 양임)에 대응한다. 그러나, 다른 실시예들에서, 추가적인 전압 레벨들 및/또는 차동 시그널링을 사용함으로써 추가적인 로직 상태들이 포함될 수 있다. 순차적 데이터 심볼들이 상이한 로직 상태들(또는 값들)을 인코딩할 때, 입력 신호 상의 전압 레벨의 전이가 순차적 데이터 심볼들 사이에서 발생할 수 있다. 예를 들어, 입력 데이터 심볼들(121a, 121b) 사이에서 제1 전압 레벨 전이가 발생하고, 입력 데이터 심볼들(121b, 121c) 사이에서 제2 전압 레벨 전이가 발생한다. 도시된 바와 같이, 제1 수신기 회로(101)는 입력 데이터 심볼들(121a, 121c)에 대해 더 넓은 데이터 심볼들을 생성하는 한편, 제2 수신기 회로는 입력 데이터 심볼(121b)에 대해 더 넓은 데이터 심볼을 생성한다. 그러나, 여러 개의 연속적인 데이터 심볼들이 동일한 값을 가지면(즉, 특정 데이터 심볼 전에 또는 그 후에 전이가 발생하지 않음), 제1 수신기 회로(101) 및 제2 수신기 회로(103) 둘 모두는 동일한 길이인 각자의 제1 데이터 심볼 및 제2 데이터 심볼을 생성할 수 있다. 입력 신호(120) 상에서 전이들이 발생할 때 유효 데이터 윈도우들이 증가될 수 있다.

이전에 수신된 데이터 심볼들에 대한 데이터 값들에 기초하여, 결정 회로(110)는, 이전의 출력 데이터 심볼(127)(예컨대, 출력 데이터 심볼(127b))에 대한 값이, 입력 데이터 심볼(121b)이 입력 신호(120)를 제1 전압 레벨로 끌어당기는 경향이 있음을 나타내는 경우, 제1 수신기 회로(101)로부터 데이터 심볼(예컨대, 제1 데이터 심볼(123c))을 선택할 수 있다. 유사한 방식으로, 결정 회로(110)는, 이전의 출력 데이터 심볼(127)(예컨대, 출력 데이터 심볼(127a))에 대한 값이, 입력 데이터 심볼(121a)이 입력 신호(120)를 제2 전압 레벨로 끌어당기는 경향이 있음을 나타내는 경우, 제2 수신기 회로(103)로부터 데이터 심볼(예컨대, 제2 데이터 심볼(125b))을 선택할 수 있다.

달리 말하면, 결정 회로(110)는 출력 데이터 심볼(127a)의 데이터 값에 기초하여, 입력 노드의 전압 레벨이 제2 전압 레벨로 왜곡(skew)될 수 있다고 결정할 수 있다. 이러한 결정에 응답하여, 제2 데이터 심볼(125b)은 제2 전압 레벨로의 왜곡을 보상하기 위해 제2 데이터 심볼들(125)로부터 선택되고, 그에 의해 입력 데이터 심볼(121b)이 전이하는 경우 데이터 유효 윈도우를 증가시킨다. 그러나, 입력 데이터 심볼(121b)이 전이되지 않으면, 제2 데이터 심볼(125b)은 제2 데이터 심볼(125a)과 동일한 로직 상태에서 유지될 것이다. 이전 데이터 심볼들로부터의 효과들에 의해 저해될 수 있는 신호 전이가 입력 신호(120) 상에서 발생할 때, 결정 회로(110)는 더 긴 기간 동안 유효한 데이터 심볼을 선택하도록 구성된다. 더 긴 데이터 유효 윈도우는 데이터 심볼의 정확한 값을 검출하기 위해 수신기 시스템(100) 내의 회로들을 샘플링하기 위한 시간을 증가시킬 수 있다. 따라서, 더 짧은 데이터 유효 윈도우들은 더 높은 비트 오류율들을 초래할 수 있는데, 이는 데이터 스트로브(data strobe)에 대한 타이밍이 더 짧은 데이터 유효 윈도우들로 설정하기가 더 어려울 수 있기 때문이다.

본 명세서에서 사용되는 바와 같이, "데이터 유효 윈도우"는 입력 신호의 특성이 데이터 심볼의 특정 값에 대응하는 특정 상태에 도달하고 그 상태에서 유지되는 시간을 지칭한다. 예를 들어, 고전압 레벨이 로직 하이 데이터 값에 대응하면, 주어진 데이터 심볼에 대한 데이터 유효 윈도우는, 입력 신호의 전압 레벨이 로직 하이 전압을 검출하기 위한 임계 전압 초과로 유지되는 시간이다. 로직 하이 데이터 값이 3개의 연속적인 데이터 심볼들 상에서 발생하면, 중간 데이터 심볼은 데이터 심볼의 전체 길이에 걸쳐 있는 데이터 유효 윈도우를 가질 수 있다. 대조적으로, 제1 데이터 심볼 및 제3 데이터 심볼이 로직 하이 데이터 값들을 갖는 동안 제2 데이터 심볼이 로직 로우 데이터 값을 가지면, 데이터 유효 윈도우는, 입력 신호의 전압 레벨이 로직 로우 전압 레벨을 검출하기 위해 임계 전압과 고전압 레벨 사이의 전이 시에 소비하는 시간만큼 감소될 수 있다.

도 1에 예시된 바와 같은 수신기 시스템(100)은 일례일 뿐임에 유의한다. 도 1의 예시는 본 개시내용에 관련된 특징부들을 강조하기 위해 간략화되었다. 다양한 실시예들은, 예를 들어 추가적인 전력 샘플링 회로들과 같은 추가 회로 블록들을 포함한, 회로 블록들의 상이한 구성들을 포함할 수 있다.

도 1에 예시된 수신기 시스템은 2개의 수신기 회로들을 갖는 것으로 도시되어 있다. 이들 수신기 회로들은 다양한 설계 기법들에 따라 구현될 수 있다. 그러한 설계의 특정 예가 도 2에 도시되어 있다. 예시된 바와 같이, 수신기 회로들에서 사용될 수 있는 인버팅 스테이지들의 실시예들이 도시된다. 인버팅 스테이지(210)는 6개의 트랜스컨덕턴스 디바이스들(Q201 내지 Q206) 및 인버터 회로들(INV)(227, 229)을 포함한다. 입력 노드(221) 상에서 입력 신호가 수신되고, 출력 노드(222) 상에서 출력 신호가 생성된다. 인버팅 스테이지(220)는 또한 6개의 트랜스컨덕턴스 디바이스들(Q211 내지 Q216)을 포함하고, 입력 노드(223) 상에서 입력 신호를 수신하고 출력 노드(224) 상에서 출력 신호를 생성한다. 인버팅 스테이지(210) 및 인버팅 스테이지(220)의 배열들을 포함하는 제1 수신기 회로(101) 및 제2 수신기 회로(103)의 실시예들이 예시되어 있다.

유효 윈도우들의 지속기간들을 조정하기 위해, 제1 및 제2 수신기 회로들(101, 103)은 다양한 기법들을 채용할 수 있다. 예를 들어, 이들 수신기 회로들은 상이한 트립 지점들을 채용할 수 있다. 트립 지점의 레벨을 상승시키는 것은 로직 로우 데이터 유효 윈도우들의 길이를 증가시키고 로직 하이 데이터 유효 윈도우들의 길이를 감소시킬 수 있고, 트립 지점의 레벨을 낮추는 경우 그 반대이다.

예시된 바와 같이, 제1 및 제2 수신기 회로들(101, 103)은 입력 신호(120)를 수신하고, 입력 신호(120)의 전압 레벨이 그들의 각자의 트립 지점들보다 더 클 때 로직 하이 출력을 생성하도록, 그리고 입력 신호(120)의 전압 레벨이 그들의 각자의 트립 지점들보다 작을 때 로직 로우를 생성하도록 구성된다. 그들 각자의 입력 노드들에서, 제1 수신기 회로(101)는 제2 수신기 회로(103)에 의해 사용되는 제2 트립 지점 레벨보다 더 낮은 제1 트립 지점 레벨을 사용한다. 제1 수신기 회로(101)는 인버팅 스테이지(220)를 제1 인버팅 스테이지로서, 이어서 인버팅 스테이지(210)를 제2 인버팅 스테이지로서 사용한다. 제2 수신기 회로(103)는 그 반대인데, 인버팅 스테이지(210)를 제1 인버팅 스테이지로서, 이어서 인버팅 스테이지(220)를 제2 인버팅 스테이지로서 사용한다. 각자의 제1 및 제2 트립 지점 레벨들은 각자의 제1 인버팅 스테이지들에 의해 결정되는데, 제1 트립 지점 레벨은 인버팅 스테이지(220)에 의해 결정되고 제2 트립 지점 레벨은 인버팅 스테이지(210)에 의해 결정된다. 트립 지점 레벨이 유효 데이터 윈도우에 영향을 미칠 수 있는 방법의 추가적인 상세사항들은 도 3 및 도 4의 설명들에서 아래에 제공된다.

인버팅 스테이지(210)는 입력 노드(221) 상의 전압 레벨에 상보적인 로직 전압 레벨로 출력 노드(222) 상의 전압을 생성한다. 입력 노드(221) 상의 전압 레벨이 제2 트립 지점을 초과하는 동안, 인버팅 스테이지(210)는 출력 노드(222) 상에서 로직 로우 전압 레벨을 생성하고, 반대로, 입력 노드(221) 상의 전압 레벨이 제2 트립 지점 미만인 동안, 출력 노드(222) 상에서 로직 하이 전압 레벨을 생성한다. 제2 트립 지점을 설정하기 위해, 도시된 바와 같이, 인버팅 스테이지(210)는 출력 노드(222)와 접지 기준 노드 사이에 커플링된 복수의 p-채널 금속 산화물 반도체(PMOS) 트랜지스터들(Q202 내지 Q206), 및 출력 노드(222)와 전력 노드 사이에 커플링된 n-채널 금속 산화물 반도체(NMOS) 트랜지스터(Q201)를 포함한다. 예시된 실시예에서 NMOS 및 PMOS 트랜지스터들이 사용되지만, 다른 실시예들에서 임의의 적합한 유형의 상보적 트랜스컨덕턴스 디바이스들이 사용될 수 있다.

Q201 및 Q202는 인버터 회로를 형성하도록 커플링된다. Q203 내지 Q206이 무시되면, Q201 및 Q202에 의해 형성된 회로는 출력 노드(222) 상에 그리고 입력 노드(221) 상에 로직 레벨의 보완물(complement)을 생성할 것이다. NMOS Q201은, 입력 노드(221) 상의 전압 레벨이 Q201의 임계 전압을 향해 증가함에 따라 출력 노드(222)와 접지 기준 노드 사이에 증가하는 양의 전류를 전도시킨다. PMOS Q202는, 입력 노드(221) 상의 전압 레벨이 Q202의 임계 전압을 향해 감소함에 따라 전력 노드와 출력 노드(222) 사이에 증가하는 양의 전류를 전도시킨다. Q201 및 Q202의 크기가 유사하면, 제2 트립 지점 레벨은 전력 노드 전압 레벨의 절반과 대략 동일할 수 있다.

Q204 및 Q206의 추가는 다수의 전류 경로들을 증가시키는 것에 의해 출력 노드(222)와 전력 노드 사이의 전류를 증가시킴으로써 제2 트립 지점을 저전압 레벨로 조정한다. Q202, Q204 및 Q206의 크기가 유사한 것으로 가정되면, 전력 노드와 출력 노드(222) 사이에서 전도되는 전류의 양은 입력 노드(221) 상의 동일한 전압 레벨에 대해 3배가 된다. 조정가능한 제1 트립 지점을 허용하기 위해, Q203 및 Q205가 추가되어, Q204 및 Q206을 통한 전류 경로들을 각각 선택적으로 인에이블한다. 제어 신호들(235, 236)은 각각 Q203 및 Q205가 온(on) 상태인지를 결정하여, Q204 및 Q206을 통한 대응하는 경로가 인에이블되게 한다.

제어 신호들(235, 236)이 디어써트(de-assert)될 때(로직 로우), Q203 및 Q205의 제어 단자들은 각각 인버터 회로들(INV)(227, 229)에 의해 하이 상태로 구동된다. INV들(227, 229)로부터의 하이 로직 레벨들은 Q203 및 Q205에 대한 임계 전압들 초과여서, 그들을 디스에이블하고 그에 의해 Q204 및 Q206을 통한 전류 흐름을 차단한다. 인버팅 스테이지(210)는 디어써트된 제어 신호들(235, 236)로 그의 가능한 트립 지점들 중 가장 낮은 트립 지점에 대해 구성될 수 있다. 제어 신호(235)를 어써트하는 것은 INV(227)에 의해 Q203의 제어 게이트에 로직 로우가 인가되게 하고, 그에 의해 Q203을 턴 온시키고 입력 노드(221) 상의 전압 레벨에 기초하여 Q204를 통해 전류가 흐를 수 있게 한다. 이제, 인버팅 스테이지(210)는 출력 노드(222)로부터 전력 노드로 전류 경로들을 제공하는 2개의 PMOS 트랜지스터들을 갖는 한편, Q201은 출력 노드(222)로부터 접지 기준 노드로의 유일한 전류 경로를 제공한다. 그에 의해, 출력 노드(222)로부터 접지 기준 노드로 전류를 약화(sink)시키는 능력에 비해, 전력 노드로부터 출력 노드(222)로 전류를 공급하는 인버팅 스테이지(210)의 증가된 능력으로 인해 제2 트립 지점의 레벨이 증가된다. 제어 신호(235) 대신에 제어 신호(236)를 어써트하는 것은 제2 트립 지점의 유사한 레벨을 초래할 수 있다. 제어 신호들(235, 236) 둘 모두를 어써트하는 것은 전력 노드로부터 출력 노드(222)로의 3개의 경로들을 제공하고, 그에 의해 제2 트립 지점의 레벨을 추가로 증가시킨다.

인버팅 스테이지(220)는, 로직이 역전되어, 제어 신호들(235 및/또는 236)이 어써트될 때 감소된 제1 트립 지점을 초래하는 것을 제외하고는, 인버팅 스테이지(210)와 유사하다. 인버팅 스테이지(220)는 입력 노드(223) 상에서 검출된 로직 레벨에 상보적인 로직 전압 레벨을 생성하도록 구성된다. 인버팅 스테이지(210)와 유사한 방식으로, 인버팅 스테이지(220)는 입력 노드(223) 상의 전압 레벨이 제1 트립 지점을 초과할 때 출력 노드(224) 상에 로직 로우 전압 레벨을 생성한다. 인버팅 스테이지(220)는 입력 노드(223) 상의 전압 레벨이 제1 트립 지점 미만일 때 출력 노드(224) 상에 로직 하이 전압 레벨을 생성한다.

제1 트립 지점을 설정하기 위해, 예시된 바와 같이, 인버팅 스테이지(220)는 출력 노드(224)와 접지 기준 노드 사이에 커플링된 복수의 NMOS 트랜지스터들(Q212 내지 Q216) 및 출력 노드(224)와 전력 노드 사이에 커플링된 PMOS 트랜지스터(Q211)를 포함한다. Q211 및 Q212는 Q201 및 Q202와 유사한 인버터 회로를 형성하도록 커플링된다. Q213 및 Q215는 전류 경로들의 수를 증가시키는 것에 의해 출력 노드(224)와 접지 기준 노드 사이의 전류를 증가시킴으로써 제1 트립 지점을 더 높은 전압 레벨로 조정하기 위해 포함된다. Q212, Q213 및 Q215가 유사한 특성들을 갖는다고 가정하면, 출력 노드(224)와 접지 기준 노드 사이에서 전도되는 전류의 양은 입력 노드(223) 상의 동일한 전압 레벨에 대해 3배가 된다.

Q214 및 Q216은, 각각 Q213 및 Q215를 통한 전류 경로들을 선택적으로 인에이블하기 위해 추가되어, 제1 트립 지점이 조정될 수 있게 한다. 제어 신호들(235, 236)은 각각 Q214 및 Q216이 온 상태인지를 결정하여, Q213 및 Q215를 통한 대응하는 경로가 인에이블되게 한다. 인버팅 스테이지(210)에 대해 전술된 바와 같이, 제어 신호들(235, 236)은 선택적으로 어써트되어, 제1 트립 지점을 최고 설정(제어 신호들(235, 236) 둘 모두가 디어써트됨)으로부터 최저 설정(제어 신호들(235, 236) 둘 모두가 어써트됨)으로 조정할 수 있다. 제어 신호들(235, 236) 중 하나가 어써트될 때, 인버팅 스테이지(210)의 제2 트립 지점은 인버팅 스테이지(220)의 제1 트립 지점보다 더 높은 전압 레벨을 가질 수 있다.

예시된 바와 같이, 제1 수신기 회로(101) 및 제2 수신기 회로(103) 각각은 인버팅 스테이지(210) 및 인버팅 스테이지(220)의 하나의 인스턴스를 포함한다. 인버팅 스테이지들(210, 220) 둘 모두가 그들의 각자의 입력들의 상보적인 출력들을 생성하기 때문에, 제1 및 제2 데이터 심볼들(123, 125)은 입력 신호(120)의 검출된 로직 레벨들에 대응하는 로직 상태들로 생성된다.

제1 수신기 회로(101)에서, 인버팅 스테이지(220)는 입력 신호(120)를 수신하고, 입력 신호(120)의 결정된 전압 레벨들에 기초하여 상보적 신호(230)를 생성한다. 인버팅 스테이지(220)는 상보적 신호(230)를 인버팅 스테이지(210)로 전송한다. 인버팅 스테이지(210)는 상보적 신호(230)의 검출된 로직 레벨에 기초하여 제1 데이터 심볼들(123)을 생성한다. 인버팅 스테이지(220)의 더 낮은 트립 지점은, 제1 수신기 회로(101)가 인버팅 스테이지(210)가 상승 전이(rising transition)를 검출할 수 있는 것보다 더 빠른 입력 신호(120)의 상승 전이를 검출할 수 있게 할 수 있다. 상보적 신호(230)가 입력 신호(120)의 상승 전이에 응답하여 하강 전이(falling transition)를 갖기 때문에, 인버팅 스테이지(210)의 더 높은 트립 지점은 인버팅 스테이지(220)보다 더 빠르게 이러한 하강 전이를 검출할 수 있다. 이들 트립 지점 레벨들은, 로직 하이로부터 로직 로우로의 전이들과 비교하여 입력 신호(120)가 로직 로우로부터 로직 하이로 전이할 때, 제1 수신기 회로(101)가 더 긴 데이터 유효 윈도우들을 갖는 제1 데이터 심볼들(123)을 생성하게 할 수 있다.

제2 수신기 회로(103)에서, 인버팅 스테이지(210)는 입력 신호(120)를 수신하고, 입력 신호(120)의 결정된 전압 레벨들에 기초하여 상보적 신호(232)를 생성한다. 상보적 신호(232)는 제2 데이터 심볼들(125)을 생성하는 인버팅 스테이지(220)로 전송된다. 인버팅 스테이지(210)의 제2 트립 지점의 더 높은 레벨은 제2 수신기 회로(103)가 인버팅 스테이지(220)보다 더 빠른 입력 신호(120)의 하강 전이들을 검출할 수 있게 하여, 입력 신호(120)가 로직 로우로부터 로직 하이로의 전이들과 비교하여 로직 하이로부터 로직 로우로 전이할 때 제2 데이터 심볼들(125)이 더 긴 데이터 유효 윈도우들을 갖게 할 수 있다.

인버팅 스테이지(210) 및 인버팅 스테이지(220)와 같은 회로들을 사용하여, 제1 및 제2 수신기 회로들(101, 103)의 트립 지점들의 레벨들을 조정함으로써, 제1 및 제2 데이터 심볼들(123, 125)에 대한 데이터 유효 윈도우들이 조정될 수 있다. 후술되는 도 3 및 도 4는 트립 지점들이 데이터 유효 윈도우들과 관련되는 방법을 예시한다.

도 3으로 돌아가면, 수신기 회로의 실시예와 연관된 파형들을 포함하는 2개의 차트들이 예시되어 있다. 차트(300)는 수신기 회로, 예를 들어 도 1 및 도 2의 제1 수신기 회로(101) 또는 제2 수신기 회로(103)와 연관된 바와 같은 입력 신호(120) 및 데이터 심볼들(330)에 대한 파형들을 예시한다. 차트(350)는 입력 신호(120)의 전압 레벨들이 DC 오프셋만큼 더 높게 시프트되는 것을 제외하고는, 동일한 파형들을 도시한다. 위에서 논의된 바와 같이, 송신기 회로와 수신기 회로 사이의 통신 채널의 다양한 특성들이 통신 채널을 통해 전송되고 있는 입력 신호의 전압 레벨에 영향을 미칠 수 있다.

차트들(300, 350)에 도시된 바와 같이, 입력 신호(120)는 저전압 레벨 및 고전압 레벨에 의해 표현된 입력 데이터 심볼들의 직렬 스트림을 인코딩한다. 입력 신호(120)의 형상은, 차트(350)에서 DC 오프셋이 증가되어, 파형으로 하여금 접지 기준 노드에 대하여 약간 상향으로 이동하게 하는 것을 제외하고는, 차트(300) 및 차트(350) 둘 모두에서 동일하다. 데이터 심볼들(330)을 생성하기 위해, 수신기 회로는 트립 지점(340)을 활용하는데, 예컨대 도 2에 도시된 제어 신호들(235, 236) 둘 모두를 디어써트함으로써 달성될 수 있다. 수신기 회로는 출력 노드 상에 데이터 심볼들(330)을 생성한다.

차트(300)의 시간 t0에서, 입력 신호(120)의 전압 레벨은 트립 지점(340)의 레벨 미만이다. 이에 응답하여, 데이터 심볼들(330)은 로직 로우 레벨에 있다. 입력 신호(120)의 레벨은 상승되고 있고, 시간 t1에서, 트립 지점(340)의 레벨에 도달한다. 이에 응답하여, 수신기 회로는 데이터 심볼들(330)을 로직 로우 레벨로부터 로직 하이 레벨로 전이시키기 시작한다. 시간 t1과 시간 t2 사이에서, 데이터 심볼들(330)의 전압 레벨은 로직 하이 레벨에 도달하고, 이어서 그 레벨에서 유지된다. 데이터 심볼들(330)이 로직 하이로서 성공적으로 검출될 수 있는 이러한 기간은 하이 데이터 유효 윈도우(360a)로서 라벨링된다.

시간 t2에서, 입력 신호(120)의 전압 레벨은 트립 지점(340)의 전압 레벨 아래로 다시 하강하여, 수신기 회로로 하여금 데이터 심볼들(330)을 로직 로우 레벨로 다시 전이하게 한다. 시간 t2와 시간 t3 사이에서, 데이터 심볼들(330)의 전압 레벨은 로직 로우 레벨에 도달하고, 이어서 그 레벨에서 유지된다. 데이터 심볼들(330)이 로직 로우로서 성공적으로 검출될 수 있는 이러한 기간은 로우 데이터 유효 윈도우(362a)로서 라벨링된다. 시간 t3에서, 입력 신호(120)의 전압 레벨은 트립 지점(340)의 레벨 위로 다시 상승하여, 데이터 심볼들(330) 상에서 다른 상승 전이를 초래한다.

차트(350)를 참조하면, 입력 신호(120)는 약간 더 높은 전압 레벨들로 시프트되는 한편, 트립 지점(340)은 차트(300)에서와 동일한 레벨로 유지된다. 이전에 언급된 바와 같이, 입력 신호(120)의 파형의 형상은 차트(300)에서와 동일하고, 파형은 단지 더 높은 전압 오프셋으로 시프트된다. 차트(350)는, 입력 신호(120)의 전압 레벨에서의 이러한 시프트가 하이 데이터 유효 윈도우(360b) 및 로우 데이터 유효 윈도우(362b)에 영향을 미칠 수 있는 방법을 예시한다. 차트(300)에서와 같이, 입력 신호(120)의 전압 레벨은 시간 t0에서 트립 지점(340) 아래여서, 데이터 심볼들(330)을 로직 로우 레벨에 있게 한다.

시간 t1에서, 입력 신호(120)의 레벨은 트립 지점(340) 위로 상승하여, 수신기 회로로 하여금 데이터 심볼들(330)을 로직 하이 레벨로 전이하게 한다. 로직 하이 레벨로의 이러한 전이는, 그것이 차트(300)에서 발생하는 것보다 차트(350)에서 더 빨리 발생한다는 점에 유의한다. 입력 신호(120)의 전압 레벨이 차트(350)에서 더 높게 시프트되기 때문에, 입력 신호(120)는 트립 지점(340)에 도달하는 데 전압 레벨의 더 작은 증가를 필요로 하여, 트립 지점(340)에 더 빨리 도달하게 한다. 데이터 심볼들(330)은 로직 하이 레벨에 도달하여 입력 신호(120)의 전압 레벨이 트립 지점(340)으로 다시 하강할 때까지 그 레벨에서 유지되고, 이 지점에서 데이터 심볼들(330)은 로직 로우 레벨로 다시 전이하기 시작한다. 다시, 이러한 전이 지점은 차트(300)에서와 상이하다는 것에 유의한다. 입력 신호(120)를 더 높은 전압 오프셋으로 시프트하는 것은 차트(300)의 하이 데이터 유효 윈도우(360a)와 비교하여 하이 데이터 유효 윈도우(360b)까지의 더 긴 지속기간을 초래한다.

시간 t2와 시간 t3 사이에서, 데이터 심볼들(330)은 로직 로우 레벨에 도달하고, 이어서 그 레벨에서 유지된다. 하이 데이터 유효 윈도우(360b)와 대조적으로, 로우 데이터 유효 윈도우(362b)는 입력 신호(120)의 전압 시프트로 인해 차트(300)에서의 로우 데이터 유효 윈도우(362b)보다 더 짧은 지속기간을 갖는다. 데이터 심볼들(330)은 특정 간격으로 어써트된 데이터 스트로브를 사용하여 샘플링될 수 있다. 하이 데이터 유효 윈도우들 및 로우 데이터 유효 윈도우들이 유사한 지속기간들을 가질 때, 데이터 스트로브의 설정은 몇몇 비트 오류들을 초래할 수 있다. 데이터 유효 윈도우들의 지속기간이 하이 데이터 유효 윈도우 또는 로우 데이터 유효 윈도우로 왜곡되는 경우, 더 많은 비트 오류들이 도입되어, 전송되고 있는 데이터를 재전송하고/하거나 잘못 판독된 데이터에 대해 오류 정정 알고리즘을 수행하기 위한 프로세싱 시간이 손실되게 할 수 있다.

도 4로 진행하면, 수신기 회로의 일 실시예와 연관된 파형들을 포함하는 다른 2개의 차트들이 예시되어 있다. 차트(400)는, 예를 들어 도 1의 수신기 시스템(100)과 연관된 바와 같은 입력 신호(120), 제1 데이터 심볼들(123), 및 제2 데이터 심볼들(125)에 대한 파형들을 예시한다. 차트(450)는 도 3에 도시된 바와 같이 입력 신호(120) 상에서 발생하는 유사한 DC 오프셋을 갖는 동일한 파형들을 도시한다. 도 1 및 도 2에 도시된 바와 같이, 제1 데이터 심볼들(123)이 제1 수신기 회로(101)에 의해 생성되는 한편, 제2 수신기 회로(103)는 제2 데이터 심볼들(125)을 생성한다.

제1 데이터 심볼들(123)을 생성하기 위해, 제1 수신기 회로(101)는 제2 수신기 회로(103)에 의해 활용되는 제2 트립 지점(452)보다 더 낮은 제1 트립 지점(451)을 활용한다. 제2 수신기 회로(103)보다 더 낮은 입력 전압 트립 지점을 사용함으로써, 제1 수신기 회로(101)는 제2 수신기 회로(103) 전에 입력 신호(120)의 로직 로우로부터 로직 하이로의 상승 전이를 검출할 것이다.

차트(400)를 참조하면, 입력 신호(120)의 전압 레벨은 시간 t0에서 트립 지점들(451, 452) 둘 모두 아래에 있어서, 제1 데이터 심볼들(123) 및 제2 데이터 심볼들(125) 둘 모두가 로직 로우 레벨들에 있게 한다. 입력 신호(120)의 상승 전압 레벨은, 시간 t2에서 더 높은 전압의 제2 트립 지점(452)에 도달하기 전에 시간 t1에서 더 낮은 전압의 트립 지점(451)에 도달한다. 따라서, 제1 데이터 심볼들(123)은, 시간 t2에서 제2 데이터 심볼들(125)이 로직 하이 레벨로 전이하기 전에 시간 t1에서 로직 하이 레벨로 전이한다. 입력 신호(120)의 전압 레벨이 하강함에 따라, 시간 t4에서 제1 트립 지점(451)에 도달하기 전에 시간 t3에서 제2 트립 지점(452)에 도달한다. 따라서, 제2 데이터 심볼들(125)은, 제1 데이터 심볼들(123)이 시간 t4에서 전이하기 전에 시간 t3에서 로직 로우 레벨로 다시 전이한다. 제1 트립 지점(451)의 더 낮은 레벨은, 제1 데이터 심볼들(123)에 대한 하이 데이터 유효 윈도우(460a)가 제2 데이터 심볼들(125)에 대한 하이 데이터 유효 윈도우보다 더 길어지게 한다. 결정 회로(110)는 제1 데이터 심볼들(123)의 하이 데이터 유효 윈도우(460a)를 도 1에 도시된 출력 데이터 심볼들(127) 중 하나의 출력 데이터 심볼로서 선택할 수 있다.

제1 데이터 심볼들(123)은 입력 신호(120)가 시간 t5에서 제1 트립 지점(451)에 도달할 때까지 로직 로우 레벨에서 유지되는 한편, 제2 데이터 심볼들(125)은 입력 신호(120)가 제2 트립 지점(452)에 도달할 때 시간 t6까지 로직 로우 레벨에서 더 길게 유지된다. 따라서, 제2 트립 지점(452)의 더 높은 전압 레벨은, 제2 데이터 심볼들(125)에 대한 로우 데이터 유효 윈도우(462a)가 제1 데이터 심볼들(123)에 대한 로우 데이터 유효 윈도우보다 더 길어지게 한다. 따라서, 결정 회로(110)는 제2 데이터 심볼들(125)의 로우 데이터 유효 윈도우(462a)를 출력 데이터 심볼들(127) 중 후속하는 출력 데이터 심볼로서 선택할 수 있다. 차트(400)의 파형들은, 제1 수신기 회로(101) 및 제2 수신기 회로(103)가, 상이한 트립 지점들을 사용하여, 동일한 입력 신호(120)에 기초하여 상이한 길이들을 갖는 데이터 심볼들을 생성할 수 있는 방법의 일례를 보여준다.

도 3의 하이 데이터 유효 윈도우(360a) 및 로우 데이터 유효 윈도우(362a)와 달리, 하이 데이터 유효 윈도우(460a) 및 로우 데이터 유효 윈도우(462a)의 지속기간들은 제1 수신기 회로(101) 및 제2 수신기 회로(103)의 사용으로 인해 중첩된다는 것에 유의한다. 중첩의 양은 제1 트립 지점(451) 및 제2 트립 지점(452)의 설정들에 기초하여 조정될 수 있다. 결정 회로(110)는, 데이터 스트로브가 하이 데이터 유효 윈도우(460a)의 샘플을 트리거하기 전에 하이 데이터 유효 윈도우(460a)를 선택하도록 구성될 수 있다. 결정 회로(110)는 이어서, 데이터 스트로브가 로우 데이터 유효 윈도우(462a)의 샘플을 트리거하기 전에 로우 데이터 유효 윈도우(462a)를 선택할 수 있다. 하이 데이터 유효 윈도우(460a)와 로우 데이터 유효 윈도우(462a) 사이의 중첩은 결정 회로(110)가 2개의 데이터 윈도우들 사이에서 스위칭할 때에 유연성을 제공할 수 있다.

차트(450)는, 입력 신호(120)의 전압 오프셋의 변화가 하이 데이터 유효 윈도우 및 로우 데이터 유효 윈도우에 영향을 미치는 방법을 예시한다. 입력 신호(120)는, 수신될 때, 도 3의 차트(350)에 도시된 것과 유사한 DC 오프셋을 갖는다. 이러한 시프트로 인해, 입력 신호(120)의 전압 레벨은, 차트(400)에서 그들이 도달했던 것보다 더 빨리 (시간 t1에서) 제1 트립 지점(451)에 그리고 (시간 t2에서) 제2 트립 지점(452)에 도달한다. 따라서, 제1 데이터 심볼들(123) 및 제2 데이터 심볼들(125)은 차트(400)에서보다 더 빨리 로직 로우 레벨들로부터 로직 하이 레벨들로 전이한다. 전압 오프셋은 추가로, 입력 신호(120)로 하여금 차트(400)에서보다 더 늦게 (시간 t3에서) 제2 트립 지점(452)으로 그리고 (시간 t4에서) 제1 트립 지점(451)으로 다시 복귀하게 한다. 제1 및 제2 데이터 심볼들(123, 125)은 각각 시간 t3 및 t4에서 로직 하이 레벨로부터 로직 로우 레벨로 전이한다. 따라서, 제1 데이터 심볼들(123)에 대한 하이 데이터 유효 윈도우(460b) 및 제2 데이터 심볼들(125)에 대한 하이 데이터 유효 윈도우는 차트(400)에서의 대응하는 데이터 윈도우들보다 더 길다.

그러나, 로우 데이터 유효 윈도우들은 차트(400)에서의 대응하는 데이터 윈도우들보다 더 짧다. 제1 데이터 심볼들(123)은 입력 신호(120)가 시간 t5에서 제1 트립 지점(451)에 도달할 때까지 로직 로우 레벨에서 유지되는 한편, 제2 데이터 심볼들(125)은 입력 신호(120)가 제2 트립 지점(452)에 도달할 때 시간 t6까지 로직 로우 레벨에서 유지된다. 차트(450)에서의 로우 데이터 유효 윈도우(462b)가 차트(400)에서의 대응하는 로우 데이터 유효 윈도우(462a)보다 더 짧지만, 차트(450)에서의 로우 데이터 유효 윈도우(462b)는 여전히 하이 데이터 유효 윈도우(460b)와 중첩되고, 도 3의 대응하는 로우 데이터 유효 윈도우(362b)보다 더 길다. 따라서, 로우 데이터 유효 윈도우(462b)는 결정 회로(110)에 의해 여전히 선택되고, 데이터 스트로브에 응답하여 샘플링될 수 있으면서, 비트 오류들의 증가를 발생시킬 위험을 감소시킨다.

도 3 및 도 4에 예시된 파형들은 단지 개시된 개념들을 보여주기 위한 예들임에 유의한다. 다른 실시예들에서, 파형들은 전압 레귤레이터들로부터의 전력 공급 신호들에 커플링된 인근의 회로들에서의 신호 스위칭, 또는 다른 알려진 잡음원들에 의해 야기되는 잡음을 나타낼 수 있다.

도 1 내지 도 4에 도시되고 설명된 바와 같은 수신기 회로들 및 시스템들은 다양한 응용예들에서 사용될 수 있다. 예를 들어, 고속 통신 시스템들은 대용량 저장 시스템(예컨대, 하드 디스크 드라이브, 솔리드 스테이트 드라이브 등)을 컴퓨터 시스템에 커플링하는 데 사용될 수 있다. 고속 통신 시스템들은 또한, 컴퓨터 시스템을 WiFi 라우터 또는 이더넷 허브와 같은 네트워킹 디바이스에 커플링하는 데 사용될 수 있다. 하나의 응용예가 도 5에 도시되어 있다.

이제 도 5를 참조하면, 고속 통신 회로를 활용하는 컴퓨팅 시스템의 일 실시예의 블록도가 도시되어 있다. 컴퓨팅 시스템(500)은 통신 버스(580)를 통해 동적 랜덤 액세스 메모리(DRAM) 모듈(560)에 커플링된 프로세싱 시스템(550)을 포함한다. 프로세싱 시스템(550)은 DRAM 모듈(560) 내의 송수신기(570)와 통신하기 위한 송신기 시스템(540) 및 수신기 시스템(100)을 사용하여 DRAM 모듈(560) 내의 메모리 뱅크들(565a 내지 565d)의 데이터에 액세스하는 프로세싱 회로(530)를 포함한다.

DRAM 모듈(560)은 프로세싱 시스템(550)에 의해 사용하기 위한 RAM 저장소를 제공하는 메모리 시스템이다. DRAM 모듈(560)은 LPDDR4, LPDDR4X, 및 LPDDR5 등과 같은 임의의 적합한 메모리 인터페이스 표준을 지원할 수 있다. DRAM 모듈(560)은 메모리 뱅크들(565a 내지 565d)(집합적으로, 메모리 뱅크들(565))을 포함한다. 메모리 뱅크들(565) 각각은 프로그램 명령어들 및 연관된 데이터와 같은 프로세싱 시스템(550)을 위한 정보를 저장하기 위해 사용되는 특정 양의 RAM 셀들을 포함한다. 메모리 뱅크들(565)에 대한 액세스는 송수신기(570)를 통해 제공된다. 송수신기(570)는 프로세싱 시스템(550)으로부터 메모리 요청들을 수신하고 메모리 뱅크들(565)을 사용하여 이들 요청들을 이행하도록 구성된다.

통신 버스(580)는, 다양한 실시예들에서, DRAM 모듈(560)과 프로세싱 시스템(550) 사이의 임의의 적합한 개수의 통신 채널들을 포함할 수 있다. 각각의 채널은 커맨드들 및 데이터를 전송하고 수신하기 위한 임의의 적합한 개수의 와이어들을 추가로 포함할 수 있다. 예를 들어, 일 실시예에서, 통신 버스(580)는 LPDDR4에 부합할 수 있고, 따라서, 2개의 16 비트 데이터 버스들 및 6 비트 커맨드/어드레스 버스들을 포함할 수 있다. 통신 버스(580)는, 그러한 실시예에서, 프로세싱 시스템(550)과 DRAM 모듈(560) 사이에서 신호들을 전송하기 위한 적어도 44개의 와이어들을 포함한다.

프로세싱 시스템(550)은 메모리 요청들을 DRAM 모듈(560)에 발행하여 정보를 저장하고 메모리 뱅크들(565) 내의 저장된 정보에 액세스하도록 구성된다. 프로세싱 시스템(550)은, 다양한 실시예들에서, 시스템 온 칩(SoC)과 같은 집적 회로(IC)에 또는 복수의 IC들을 포함하는 회로 기판에 대응할 수 있다. 일부 실시예들에서, 프로세싱 시스템(550)은 하나 이상의 DRAM 모듈들에 액세스하도록 구성된 메모리 인터페이스에 대응할 수 있다. 프로세싱 시스템(550)은 프로세싱 회로(530)를 포함하는데, 이는 DRAM 모듈(560)에 메모리 요청들을 발행할 수 있는 프로세싱 시스템(550) 내의 하나 이상의 프로세싱 코어들에 대응할 수 있다.

예시된 바와 같이, 프로세싱 회로(530)는 출력 신호(545)를 사용하여 통신 버스(580)를 통해 송수신기(570)로 메모리 요청을 전송하기 위해 송신기 시스템(540)을 사용한다. 메모리 요청은 송수신기(570)에 의해 수신되고, 메모리 뱅크들(565)을 사용하여 이행된다. 응답이 요구되면, 예컨대 메모리 뱅크들(565)로부터 정보가 판독되고 있으면, 송수신기(570)는 요청된 정보를 통신 버스(580)를 통해 수신기 시스템(100)으로 복귀시킨다. 수신기 시스템(100)은 입력 신호(120)를 사용하여 제1 수신기 회로(101) 및 제2 수신기 회로(103) 상에서 정보를 수신한다. 개시된 바와 같이, 통신 버스(580)는 LPDDR4 또는 LPDDR5와 같은 표준을 지원할 수 있고, 따라서 복수의 와이어들을 포함할 수 있다. 수신된 정보는 통신 버스(580) 내에 16 비트 데이터 버스를 포함하는 16개의 와이어들의 세트와 같은, 이러한 복수의 와이어들의 서브세트 상에서 송수신기(570)에 의해 전송될 수 있다. 모든 16개의 입력 신호들로부터 정보를 수신하기 위해, 수신기 시스템(100)은 제1 수신기 회로(101), 제2 수신기 회로(103), 및 결정 회로(110)의 16개 이상의 세트들을 포함한다. 명확성을 위해, 하나의 세트만이 도 5에 도시되어 있다. 각각의 세트의 동작은 상기 개시된 설명들에 순응할 수 있다.

통신 버스(580)에 포함된 와이어들은, 일부 실시예들에서, 하나 이상의 회로 기판들 상의 구리 트레이스들, 하나 이상의 커넥터들 및 소켓들 상의 핀들, 및/또는 하나 이상의 케이블들 내의 와이어들을 포함할 수 있다. 통신 버스(580)를 형성하는 이들 다양한 컴포넌트들의 물리적 특성들은 와이어에 따라 상이할 수 있어서, 와이어들 사이의 상이한 송신 특성들을 초래한다. 이들 구별되는 송신 특성들은, 각각의 와이어가 수신되고 있는 현재 데이터 심볼 상에서 이전에 수신된 데이터 심볼들로부터 상이한 양들의 심볼 간섭을 갖게 할 수 있다.

상이한 와이어들을 통해 수신된 입력 신호들 사이의 차이들을 보상하기 위해, 제1 수신기 회로(101) 및 제2 수신기 회로(103)는 도 2에 도시되고 전술된 바와 같이, 프로그래밍가능 트립 지점들을 포함할 수 있다. 제어 신호들(235, 236)은 제1 수신기 회로(101) 및 제2 수신기 회로(103)에 대한 특정 트립 지점을 설정하기 위해 제어 회로(515)에 의해 선택적으로 어써트된다. 제1 수신기 회로(101) 및 제2 수신기 회로(103)의 트립 지점들에 대한 설정을 결정하기 위해, 제어 회로(515)는 통신 버스(580)의 적어도 일부 와이어들 상의 심볼 간섭을 검출하기 위한 트레이닝 동작을 개시할 수 있다.

도 5의 예에서, 트레이닝 동작은 프로세싱 회로(530)가 송신기 시스템(540)을 통해 하나 이상의 메모리 요청들을 발행하는 것으로 시작될 수 있다. 이들 메모리 요청들은 DRAM 모듈(560)로 하여금 제어 회로(515)에 의해 알려진 특정 데이터 패턴을 복귀시키게 한다. 제1 수신기 회로(101) 및 제2 수신기 회로(103)에 의해 수신된 데이터가 알려진 데이터 패턴과 정확하게 매칭되는 방법에 기초하여, 제어 회로(515)는, 수신된 데이터가 공지된 데이터 패턴에 대해 허용가능한 레벨의 정확도를 달성할 때까지 제어 신호들(235, 236)을 어써트하거나 또는 디어써트할 수 있다. 일단 허용가능 정확도가 달성되었으면, 트레이닝 동작이 완료될 수 있고 수신기 시스템(100)의 정상 동작이 발생할 수 있다. 다양한 실시예들에서, 트레이닝 동작은 특정 임계치에 도달하는 비트 오류율 또는 리셋 신호의 어써션(assertion)과 같은 특정 이벤트들에 응답하여 또는 주기적으로 반복될 수 있다.

도 5의 실시예는 단지 개시된 개념들을 보여주기 위한 일례임에 유의한다. 컴퓨팅 시스템(500)은 제한적인 것으로 의도되지 않고, 수신기 시스템(100)을 활용하는 다른 실시예들이 고려된다. 예를 들어, 통신 버스(580)는 공중 인터페이스 케이블(aerial interface cable)에 대응할 수 있고, DRAM 모듈(560)은 네트워크 라우터로 대체될 수 있다.

도 1 내지 도 5는 개시된 개념들과 연관된 블록도들 및 파형들을 예시한다. 이들 개시된 회로를 동작시키기 위해 다양한 방법들이 채용될 수 있다. 그러한 두 가지 방법들이 도 6 및 도 7과 관련하여 논의된다.

이제 도 6으로 진행하면, 컴퓨팅 시스템 내의 수신기 시스템을 동작시키기 위한 방법의 일 실시예를 예시하는 흐름도가 도시된다. 방법(600)은 도 1의 수신기 시스템(100)과 같은 수신기 시스템에 적용될 수 있다. 수신기 시스템(100) 및 도 6의 흐름도를 종합적으로 참조하면, 방법(600)은 블록(601)에서 시작된다.

제1 및 제2 수신기 회로들은 복수의 입력 데이터 심볼들을 포함하는 입력 신호를 수신한다(블록 602). 입력 신호(120)는 제1 수신기 회로(101) 및 제2 수신기 회로(103)에 의해 수신된다. 입력 신호(120)는 입력 데이터 심볼들(121a 내지 121c)과 같은 복수의 데이터 심볼들을 포함하고, 각각의 심볼은, 예를 들어 특정 시점에서의 입력 신호(120)의 전압 레벨에 의해 결정된 특정 데이터 값을 표현한다. 일부 실시예들에서, 특정 시점에서 입력 신호(120)의 전압 레벨은 이전에 수신된 하나 이상의 입력 데이터 심볼들(121) 동안 입력 신호(120)의 전압 레벨에 의해 영향을 받을 수 있다.

제1 수신기 회로는 복수의 입력 데이터 심볼들 중 특정 입력 데이터 심볼의 특정 로직 값에 기초하여 제1 데이터 심볼을 생성하고, 제1 데이터 심볼은 제1 데이터 유효 윈도우를 갖는다(블록 604). 예시된 바와 같이, 제1 수신기 회로(101)는 입력 데이터 심볼들(121a 내지 121c)에 대응하는 입력 신호(120) 상의 전압 레벨들에 기초하여 제1 데이터 심볼들(123a 내지 123c)을 생성한다. 제1 데이터 심볼들(123) 각각은 연관된 데이터 유효 윈도우를 갖는다. 제1 데이터 심볼들(123)에 대한 각각의 데이터 유효 윈도우의 지속기간은 대응하는 입력 데이터 심볼(121)의 값에 기초한다. 도시된 바와 같이, 제1 데이터 심볼들(123a, 123c)에 대한 데이터 유효 윈도우들은 제1 데이터 심볼(123b)에 대한 데이터 유효 윈도우보다 더 길다. 제1 수신기 회로(101)는 다른 유형의 전압 전이보다 더 이른 하나의 유형의 전압 전이를 검출하는 특정 입력 전압 트립 지점을 사용함으로써 제1 데이터 심볼들(123)에 대한 상이한 지속기간들을 생성할 수 있다.

제2 수신기 회로는 특정 입력 데이터 심볼의 특정 로직 값에 기초하여 제2 데이터 심볼을 생성하고, 제2 데이터 심볼은 제1 데이터 유효 윈도우와는 상이한 제2 데이터 유효 윈도우를 갖는다(블록 606). 제1 수신기 회로(101)에 대한 것과 유사한 방식으로, 제2 수신기 회로(103)는 입력 데이터 심볼들(121)의 값들에 기초하여 제2 데이터 심볼들(125a 내지 125c)을 생성한다. 제1 수신기 회로(101)와 마찬가지로, 제2 수신기 회로(103)는 입력 데이터 심볼들(121) 각각에 대응하는 데이터 값들에 기초하여 상이한 지속기간들을 갖는 제2 데이터 심볼들(125)을 생성한다. 그러나, 제2 수신기 회로(103)는 제2 데이터 심볼들(125a, 125c)보다 더 긴 지속기간을 갖는 제2 데이터 심볼(125b)을 생성한다. 제2 수신기 회로(103)는 제1 수신기 회로(101)와는 상이한 입력 전압 트립 지점을 사용함으로써 제2 데이터 심볼들(125)에 대한 상이한 지속기간들을 생성한다.

결정 회로는 제1 또는 제2 데이터 심볼 중 어느 하나를 출력 데이터 심볼로서 선택한다(블록 608). 위에서 개시된 바와 같이, 하나 이상의 이전에 수신된 입력 데이터 심볼들(121)과 연관된 전압들은 현재 입력 데이터 심볼(121)의 전압 레벨에 영향을 미칠 수 있다. 이들 영향들은 현재 입력 데이터 심볼(121)의 데이터 유효 윈도우를 감소시킬 수 있다. 가능한 감소를 보상하기 위해, 결정 회로(110)는, 이전에 수신된 입력 데이터 심볼들에 대한 데이터 값들을 사용하여, 제1 수신기 회로(101) 또는 제2 수신기 회로(103) 중 어느 하나로부터 데이터 심볼을 선택하도록 구성된다. 이들 이전에 수신된 값들을 사용하여, 결정 회로(110)는 더 긴 데이터 유효 윈도우를 갖는 데이터 심볼을 선택할 수 있다. 도 1에 도시된 바와 같이, 결정 회로(110)는 제2 데이터 심볼들(125b)과 함께 제1 데이터 심볼들(123a, 123c)을 선택하여, 대응하는 출력 데이터 심볼들(127a 내지 127c)을 생성한다. 방법(600)은 추가적인 입력 데이터 심볼들(121)에 대해 반복되고, 일단 추가 데이터 심볼들이 존재하지 않으면 블록 610에서 종료될 수 있다.

도 6의 방법은 일례임에 유의한다. 다른 실시예들에서, 하나 이상의 동작들이 상이한 순서로 수행될 수 있다. 예를 들어, 직렬로 발생하는 것으로 도시되어 있지만, 동작들(604, 606)은 병렬로 수행될 수 있다.

방법(600)의 설명에서, 제1 및 제2 수신기 회로들은 상이한 데이터 유효 윈도우들을 갖는 데이터 심볼들을 생성하기 위해 특정 트립 지점들을 사용하는 것으로서 개시되어 있다. 일부 실시예들에서, 이들 트립 지점들은, 예를 들어 트레이닝 절차의 일부로서 프로그래밍가능할 수 있다. 트립 지점들을 설정하기 위한 방법은 도 7에서 아래에 개시된다.

이제 도 7로 돌아가면, 수신기 회로에서 전압 레벨 트립 지점들을 설정하기 위한 방법의 일 실시예에 대한 흐름도가 도시된다. 방법(700)은 트레이닝 동작 동안, 도 2의 제1 수신기 회로(101) 또는 제2 수신기 회로(103)와 같은 수신기 회로에 적용될 수 있다. 제1 수신기 회로(101), 도 5의 컴퓨팅 시스템(500), 및 도 7의 흐름도를 종합적으로 참조하면, 방법(700)은 블록 701에서 시작된다.

제어 회로는 제1 출력 노드와 접지 기준 노드 사이에 커플링된 제1 개수의 트랜스컨덕턴스 디바이스들을 인에이블함으로써 제1 트립 지점에 대한 값을 설정한다(블록 702). 도 5에서, 제어 회로(515)는 수신기 시스템(100)에 대한 트레이닝 동작을 개시할 수 있다. 이러한 트레이닝 동작의 일부로서, 트립 지점들이 제1 수신기 회로(101) 및 제2 수신기 회로(103)에 대해 설정될 수 있다. 특정 설정을 결정하기 위해, 프로세싱 회로(530)는 DRAM 모듈(560)로 하나 이상의 메모리 요청들을 전송하여, DRAM 모듈(560)로 하여금 공지된 데이터 패턴을 입력 신호(120)를 사용하여 수신기 시스템(100)으로 전송하게 한다. 입력 신호(120)로부터 샘플링된 값들과 공지된 데이터 패턴의 비교에 기초하여, 제어 회로는 제어 신호들(235, 236) 중 하나 이상을 선택적으로 어써트할 수 있다.

도 2에 도시된 바와 같이, 제어 신호들(235, 236)은 인버팅 스테이지(220)의 트랜지스터들(Q213, Q215)의 제어 게이트들에 커플링된다. 제어 신호(235)의 어써션은 Q213이 턴 온되게 하고, 전류가 입력 신호(120)의 전압 레벨에 기초하여 출력 노드(224)로부터 Q214를 통해 접지 기준 노드로 흐를 수 있게 한다. 제어 신호(236)를 어써트하는 것은, 유사하게, 출력 노드(224)로부터 Q216을 통해 접지 기준 노드로의 전류 경로를 개방한다. 제어 신호들(235, 236) 둘 모두가 디어써트될 때, 인버팅 스테이지(220)에 대한 트립 지점은 최고 선택가능 설정에 있을 수 있다. 제어 신호들(235, 236) 둘 모두를 어써트하는 것은 인버팅 스테이지(220)의 트립 지점을 최저 선택가능 설정으로 감소시킬 수 있다. 어느 하나의 제어 신호(235 또는 236)를 어써트하는 것은 인버팅 스테이지(220)의 트립 지점을 최저 선택가능 설정과 최고 선택가능 설정 사이에서의 일정 설정으로 감소시킬 수 있다.

제어 회로는 제2 출력 노드와 전력 신호 사이에 커플링된 제2 개수의 트랜스컨덕턴스 디바이스들을 인에이블함으로써 제2 트립 지점에 대한 값을 설정한다(블록 704). 유사한 방식으로, 제어 회로(515)는 제2 수신기 회로(103)에 대한 트립 지점을 선택한다. 도 2에 도시된 바와 같이, 제어 신호들(235, 236)은 트랜지스터들(Q203, Q205)의 제어 게이트들에 (INV들(227, 229)을 통해) 커플링된다. 제어 신호(235)는, 어써트될 때, 입력 신호(120)의 전압 레벨에 기초하여 전류가 Q204를 통해 출력 노드(222)로 흐를 수 있게 한다. 제어 신호(236)를 어써트하는 것은 입력 신호(120)의 전압 레벨에 기초하여 전류가 Q206을 통해 출력 노드(222)로 흐를 수 있게 한다. 제어 신호들(235, 236) 둘 모두가 디어써트될 때, 인버팅 스테이지(210)에 대한 트립 지점은 최저 선택가능 설정에 있을 수 있다. 제어 신호들(235, 236) 둘 모두를 어써트하는 것은 인버팅 스테이지(210)의 트립 지점을 최고 선택가능 설정으로 증가시킬 수 있다. 어느 하나의 제어 신호(235 또는 236)를 어써트하는 것은 인버팅 스테이지(210)의 트립 지점을 최저 선택가능 설정과 최고 선택가능 설정 사이에서의 일정 설정으로 감소시킬 수 있다. 본 방법은 블록 710에서 종료된다.

방법(700)은 일례일 뿐이라는 것에 유의한다. 다른 실시예들에서, 동작들은 상이한 순서로 수행될 수 있다. 예를 들어, 동작들(702, 704)은 병렬로 수행될 수 있다.

도 1 내지 도 7은 프로세싱 시스템 내의 수신기 시스템을 위한 장치 및 방법들을 예시한다. 전술된 것들과 같은 수신기 시스템들은 데스크톱 컴퓨터, 랩톱 컴퓨터, 스마트폰, 태블릿, 웨어러블 디바이스 등과 같은 다양한 컴퓨터 시스템들에서 사용될 수 있다. 일부 실시예들에서, 전술된 회로들은 시스템-온-칩(SoC) 또는 다른 유형의 집적 회로 상에서 구현될 수 있다. 개시된 회로를 포함하는 컴퓨터 시스템(800)의 일 실시예를 예시하는 블록도가 도 8에 예시되어 있다. 도시된 바와 같이, 컴퓨터 시스템(800)은 프로세서 복합체(801), 메모리 회로(802), 입력/출력 회로들(803), 클록 생성 회로(804), 아날로그/혼합 신호 회로들(805), 및 전력 관리 유닛(806)을 포함한다. 이들 기능 회로들은 통신 버스(811)에 의해 서로 커플링된다.

프로세서 복합체(801)는, 다양한 실시예들에서, 계산 동작들을 수행하는 범용 프로세서를 대표할 수 있다. 예를 들어, 프로세서 복합체(801)는 중앙 프로세싱 유닛(CPU), 예컨대 마이크로프로세서, 마이크로제어기, 주문형 집적 회로(application-specific integrated circuit, ASIC), 또는 필드 프로그래밍가능 게이트 어레이(field-programmable gate array, FPGA)일 수 있다. 일부 실시예들에서, 프로세서 복합체(801)는 그래픽 프로세서, 오디오 프로세서, 또는 신경 프로세서와 같은 특수 목적 프로세싱 코어에 대응할 수 있는 한편, 다른 실시예들에서, 프로세서 복합체(801)는 하나의 그러한 기능을 수행하도록 구성되고/되거나 프로그래밍되는 범용 프로세서에 대응할 수 있다. 프로세서 복합체(801)는, 일부 실시예들에서 복수의 범용 및/또는 특수 목적 프로세서 코어들뿐만 아니라, 예컨대 전력 신호들, 클록 신호들, 및 메모리 요청들을 관리하기 위한 지원 회로들을 포함할 수 있다. 또한, 프로세서 복합체(801)는 포함된 프로세서 코어들에 의해 발행된 메모리 요청들을 이행하기 위해 하나 이상의 레벨들의 캐시 메모리를 포함할 수 있다.

메모리 회로(802)는, 예시된 실시예에서, 프로세서 복합체(801)에 의해 컴퓨터 시스템(800) 내에서 활용될 명령어들 및 데이터를 저장하기 위한 하나 이상의 메모리 회로들을 포함한다. 다양한 실시예들에서, 메모리 회로(802)는, 예를 들어 DRAM, SRAM(static random access memory), ROM(read-only memory), EEPROM(electrically erasable programmable read-only memory), 또는 비휘발성 메모리와 같은 임의의 적합한 유형의 메모리를 포함할 수 있다. 컴퓨터 시스템(800)의 실시예에서, 단일 메모리 회로가 도시되어 있음에 유의한다. 다른 실시예들에서, 임의의 적합한 개수의 메모리 회로들이 이용될 수 있다. 일부 실시예들에서, 메모리 회로(802)는 메모리 제어기 회로뿐만 아니라, 도 5의 DRAM 모듈(560)과 같은, 컴퓨터 시스템(800) 외부의 메모리 회로들에 액세스하기 위한 통신 회로들을 포함할 수 있다. 수신기 시스템(100)은 그러한 통신 회로들의 일부로서 포함될 수 있다.

입력/출력 회로들(803)은 컴퓨터 시스템(800)과 하나 이상의 주변 디바이스들 사이의 데이터 전송을 조정하도록 구성될 수 있다. 그러한 주변 디바이스들은 저장 디바이스들(예를 들어, 하드 드라이브들, 테이프 드라이브들, CD 드라이브들, DVD 드라이브들 등을 포함하는 자기 또는 광학 매체-기반 저장 디바이스들), 오디오 프로세싱 서브시스템들, 또는 임의의 다른 적합한 유형의 주변 디바이스들을 제한 없이 포함할 수 있다. 일부 실시예들에서, 입력/출력 회로들(803)은 범용 직렬 버스(USB) 프로토콜 또는 IEEE 1394(Firewire®) 프로토콜의 일정 버전을 구현하도록 구성될 수 있다.

입력/출력 회로들(803)은 또한, 컴퓨터 시스템(800)과, 네트워크를 통해 컴퓨터 시스템(800)에 커플링된 하나 이상의 디바이스들(예컨대, 다른 컴퓨팅 시스템들 또는 집적 회로들) 사이의 데이터 전송을 조정하도록 구성될 수 있다. 일 실시예에서, 입력/출력 회로들(803)은, 예컨대 기가비트 이더넷(Gigabit Ethernet) 또는 10-기가비트 이더넷과 같은 이더넷(IEEE 802.3) 네트워킹 표준을 구현하는 데 필요한 데이터 프로세싱을 수행하도록 구성될 수 있지만, 임의의 적합한 네트워킹 표준이 구현될 수 있다는 것이 고려된다. 일부 실시예들에서, 입력/출력 회로들(803)은 다양한 통신 인터페이스들을 지원하기 위한 수신기 시스템(100)의 하나 이상의 인스턴스들을 포함할 수 있다.

클록 생성 회로(804)는 하나 이상의 클록 소스들의 출력들을 인에이블하고, 구성하고, 관리하도록 구성될 수 있다. 다양한 실시예들에서, 클록 소스들은 아날로그/혼합 신호 회로들(805)에, 클록 생성 회로(804) 내에, 컴퓨터 시스템(800)을 갖는 다른 블록들에 위치될 수 있거나, 또는 하나 이상의 I/O 핀들을 통해 커플링된, 컴퓨터 시스템(800) 외부의 소스로부터 올 수 있다. 일부 실시예들에서, 클록 생성 회로(804)는 선택된 클록 소스가 컴퓨터 시스템(800) 전체에 걸쳐 분배되기 전에 선택된 클록 소스를 인에이블하고 디스에이블할 수 있다(예컨대, 게이팅할 수 있다). 클록 생성 회로(804)는 위상 고정 루프(phase-locked loop, PLL), 지연 고정 루프(delay-locked loop, DLL), 주파수 고정 루프(frequency-locked loop, FLL), 또는 클록 또는 타이밍 신호의 주파수, 듀티 사이클, 또는 다른 특성들을 조정할 수 있는 다른 유형의 회로들의 출력 주파수를 선택하기 위한 레지스터들을 포함할 수 있다.

아날로그/혼합 신호 회로들(805)은, 예를 들어 수정 발진기, PLL 또는 FLL, 및 컴퓨터 시스템(800)에 의해 사용되는 신호들을 생성하도록 구성된 디지털-아날로그 변환기(digital-to-analog converter, DAC)(모두 도시되지 않음)를 포함하는 다양한 회로들을 포함할 수 있다. 일부 실시예들에서, 아날로그/혼합 신호 회로들(805)은 또한, 셀룰러 전화 네트워크들과의 동작을 위해 구성될 수 있는 무선 주파수(RF) 회로들을 포함할 수 있다. 아날로그/혼합 신호 회로들(805)은 전압 레귤레이터 또는 대역-갭 전압 기준과 같은 특정 전압 레벨에서 기준 전압을 생성할 수 있는 하나 이상의 회로들을 포함할 수 있다.

전력 관리 유닛(806)은 프로세서 복합체(801), 입력/출력 회로들(803), 메모리 회로(802), 및 컴퓨터 시스템(800) 내의 다른 회로들에 대한 전력 공급 신호에 대해 조절된 전압 레벨을 생성하도록 구성될 수 있다. 다양한 실시예들에서, 전력 관리 유닛(806)은 외부 전원(도시되지 않음)에 기초하여 조절된 전압 레벨을 생성하도록 구성된, 예컨대 벅(buck) 레귤레이터 회로와 같은, 하나 이상의 전압 레귤레이터 회로들을 포함할 수 있다. 일부 실시예들에서, 임의의 적합한 개수의 조절된 전압 레벨들이 생성될 수 있다. 또한, 전력 관리 유닛(806)은 이들 전력 신호들의 전압 레벨들을 유지하고 조정하는 것을 포함한, 컴퓨터 시스템(800) 내의 다양한 회로들에 대한 하나 이상의 전력 신호들의 분배를 관리하기 위한 다양한 회로들을 포함할 수 있다. 전력 관리 유닛(806)은 특정 회로들에 의한 전력 사용량을 결정하거나 추정하는 것을 포함한, 컴퓨터 시스템(800)에 의한 전원 사용량을 모니터링하기 위한 회로들을 포함할 수 있다.

도 8에 예시된 실시예는 컴퓨터 시스템의 일례를 포함한다는 것에 유의한다. 간략함을 위해 제한된 개수의 회로 블록들이 예시되어 있다. 다른 실시예들에서, 임의의 적합한 수 및 조합의 회로 블록들이 포함될 수 있다. 예를 들어, 다른 실시예들에서, 보안 및/또는 암호화 회로 블록들이 포함될 수 있다.

도 9는 일부 실시예들에 따른, 회로 설계 정보를 저장하는 비일시적 컴퓨터 판독가능 저장 매체의 예를 예시하는 블록도이다. 도 9의 실시예는, 예를 들어 도 8의 컴퓨터 시스템(800)을 포함하는 IC와 같은 집적 회로들을 설계 및 제조하기 위한 프로세스에서 활용될 수 있다. 예시된 실시예에서, 반도체 제조 시스템(920)은 비일시적 컴퓨터 판독가능 저장 매체(910) 상에 저장된 설계 정보(915)를 프로세싱하고 설계 정보(915)에 기초하여 집적 회로(930)를 제조하도록 구성된다.

비일시적 컴퓨터 판독가능 저장 매체(910)는 다양한 적절한 유형들의 메모리 디바이스들 또는 저장 디바이스들 중 임의의 것을 포함할 수 있다. 비일시적 컴퓨터 판독가능 저장 매체(910)는, 설치 매체, 예컨대 CD-ROM, 플로피 디스크들, 또는 테이프 디바이스; DRAM, DDR RAM, SRAM, EDO RAM, 램버스(Rambus) RAM 등과 같은 컴퓨터 시스템 메모리 또는 랜덤-액세스 메모리; 플래시, 자기 매체, 예를 들어, 하드 드라이브, 또는 광학 저장소와 같은 비휘발성 메모리; 레지스터들, 또는 다른 유사한 유형들의 메모리 요소들 등일 수 있다. 비일시적 컴퓨터 판독가능 저장 매체(910)는 또한 다른 유형들의 비일시적 메모리 또는 이들의 조합들을 포함할 수 있다. 비일시적 컴퓨터 판독가능 저장 매체(910)는 상이한 위치들, 예컨대 네트워크를 통해 접속되는 상이한 컴퓨터 시스템들에 상주할 수 있는 둘 이상의 메모리 매체들을 포함할 수 있다.

설계 정보(915)는, 제한 없이, VHDL, Verilog, SystemC, SystemVerilog, RHDL, M, MyHDL 등과 같은 하드웨어 설명 언어들을 포함하는 다양한 적절한 컴퓨터 언어들 중 임의의 것을 사용하여 특정될 수 있다. 설계 정보(915)는 집적 회로(930)의 적어도 일부분을 제조하기 위해 반도체 제조 시스템(920)에 의해 사용가능할 수 있다. 설계 정보(915)의 포맷은 예를 들어 반도체 제조 시스템(920)과 같은 적어도 하나의 반도체 제조 시스템에 의해 인식될 수 있다. 일부 실시예들에서, 설계 정보(915)는 셀 라이브러리의 요소들뿐만 아니라 그들의 접속성을 특정하는 넷리스트를 포함할 수 있다. 집적 회로(930)에 포함된 회로들의 논리 합성 동안 사용되는 하나 이상의 셀 라이브러리들이 또한 설계 정보(915)에 포함될 수 있다. 그러한 셀 라이브러리들은 셀 라이브러리에 포함된 셀들의 디바이스 또는 트랜지스터 레벨 넷리스트, 마스크 설계 데이터, 특성화 데이터 등을 나타내는 정보를 포함할 수 있다.

다양한 실시예들에서, 집적 회로(930)는 메모리들, 아날로그 또는 혼합 신호 회로들 등과 같은 하나 이상의 맞춤형 매크로셀들을 포함할 수 있다. 그러한 경우들에서, 설계 정보(915)는 포함된 매크로셀들에 관련된 정보를 포함할 수 있다. 그러한 정보는, 제한 없이, 개략적 캡처 데이터베이스, 마스크 설계 데이터, 거동 모델들, 및 디바이스 또는 트랜지스터 레벨 넷리스트들을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 마스크 설계 데이터는 그래픽 데이터 시스템(gdsii), 또는 임의의 다른 적합한 포맷에 따라 포맷팅될 수 있다.

반도체 제조 시스템(920)은 집적 회로들을 제조하도록 구성된 다양한 적절한 요소들 중 임의의 것을 포함할 수 있다. 이것은, 예를 들어, 반도체 재료들을 (예컨대, 마스킹을 포함할 수 있는 웨이퍼 상에) 적층시키는 것, 재료들을 제거하는 것, 적층된 재료들의 형상을 변경시키는 것, 재료들을 (예컨대, 재료들을 도핑하거나 또는 자외선 처리를 사용하여 유전 상수들을 변경함으로써) 변경시키는 것 등을 위한 요소들을 포함할 수 있다. 반도체 제조 시스템(920)은 또한, 정확한 동작을 위해 제조된 회로들의 다양한 테스트를 수행하도록 구성될 수 있다.

다양한 실시예들에서, 집적 회로(930)는 설계 정보(915)에 의해 특정된 회로 설계에 따라 동작하도록 구성되며, 이는 본 명세서에 기술된 기능 중 임의의 것을 수행하는 것을 포함할 수 있다. 예를 들어, 집적 회로(930)는 본 명세서에 도시되거나 설명된 다양한 요소들 중 임의의 것을 포함할 수 있다. 추가로, 집적 회로(930)는 다른 컴포넌트들과 함께 본 명세서에 기술된 다양한 기능들을 수행하도록 구성될 수 있다. 추가로, 본 명세서에 설명된 기능은 다수의 접속된 집적 회로들에 의해 수행될 수 있다.

본 명세서에 사용되는 바와 같이, "~하도록 구성된 회로의 설계를 특정하는 설계 정보"라는 형태의 문구는 요소가 충족되기 위해 해당 회로가 제조되어야 한다는 것을 의미하지 않는다. 오히려, 이 문구는 설계 정보가, 제조 시에, 표시된 액션들을 수행하도록 구성될 것이거나 특정된 컴포넌트들을 포함할 회로를 설명한다는 것을 표시한다.

특정 실시예들이 위에서 설명되었지만, 이들 실시예들은 단일 실시예만이 특정 특징부에 대해 설명된 경우에도 본 개시내용의 범주를 제한하도록 의도되지 않는다. 본 개시내용에 제공된 특징부들의 예들은 달리 언급되지 않는 한 제한적인 것이 아니라 예시적인 것으로 의도된다. 상기의 설명은 본 개시내용의 이익을 취하는 당업자에게 자명한 바와 같이 그러한 대안물들, 수정물들, 및 등가물들을 포괄하도록 의도된다.

본 개시내용의 범주는, 본 명세서에 다뤄진 문제점들 중 임의의 것 또는 전부를 완화시키든 아니든, (명시적으로 또는 묵시적으로) 본 명세서에 개시된 임의의 특징부 또는 특징부들의 조합, 또는 그의 임의의 일반화를 포함한다. 따라서, 특징부들의 임의의 그러한 조합에 대해 본 출원(또는 그에 대한 우선권을 주장하는 출원)의 심사 동안에 새로운 청구범위가 작성될 수 있다. 구체적으로, 첨부된 청구범위를 참조하면, 종속항들로부터의 특징부들은 독립항들의 특징부들과 조합될 수 있으며, 개개의 독립항들로부터의 특징부들은 첨부된 청구범위에 열거된 특정 조합들로 조합될 수 있을 뿐 아니라 임의의 적절한 방식으로 조합될 수 있다.

Claims (20)

1. 장치로서,
   수신기 회로를 포함하고, 상기 수신기 회로는,
   제1 인버팅 스테이지(inverting stage) - 상기 제1 인버팅 스테이지는,
   입력 신호에 포함된 복수의 입력 데이터 심볼들 중 특정 입력 데이터 심볼을 수신하도록; 그리고
   상기 특정 입력 데이터 심볼의 일정 유형의 전이에 기초하는 데이터 유효 윈도우를 갖는 상보적인 데이터 심볼을 생성하도록 구성됨 -; 및
   제2 인버팅 스테이지 - 상기 제2 인버팅 스테이지는,
   상기 제1 인버팅 스테이지로부터 상기 상보적인 데이터 심볼을 수신하도록; 그리고
   상기 특정 입력 데이터 심볼의 상기 유형의 전이에 기초하는 데이터 유효 윈도우를 갖는 출력 데이터 심볼을 생성하도록 구성됨 - 를 포함하는, 장치.
2. 제1항에 있어서, 상기 특정 입력 데이터 심볼의 상기 유형의 전이는 로직 로우(low) 값으로부터 로직 하이(high) 값으로의 전이를 포함하는, 장치.
3. 제2항에 있어서, 상기 상보적인 데이터 심볼을 생성하기 위해, 상기 제1 인버팅 스테이지는 상기 특정 입력 데이터 심볼의 데이터 유효 윈도우와 비교하여 상기 상보적인 데이터 심볼의 데이터 유효 윈도우를 증가시키도록 구성되고, 상기 출력 데이터 심볼을 생성하기 위해, 상기 제2 인버팅 스테이지는 상기 특정 입력 데이터 심볼의 데이터 유효 윈도우와 비교하여 상기 출력 데이터 심볼의 데이터 유효 윈도우를 증가시키도록 구성되는, 장치.
4. 제1항에 있어서, 상기 특정 입력 데이터 심볼의 상기 유형의 전이는 로직 하이 값으로부터 로직 로우 값으로의 전이인, 장치.
5. 제4항에 있어서, 상기 상보적인 데이터 심볼을 생성하기 위해, 상기 제1 인버팅 스테이지는 상기 특정 입력 데이터 심볼의 데이터 유효 윈도우와 비교하여 상기 상보적인 데이터 심볼의 데이터 유효 윈도우를 감소시키도록 구성되고, 상기 출력 데이터 심볼을 생성하기 위해, 상기 제2 인버팅 스테이지는 상기 특정 입력 데이터 심볼의 데이터 유효 윈도우와 비교하여 상기 상보적인 데이터 심볼의 데이터 유효 윈도우를 감소시키도록 구성되는, 장치.
6. 제1항에 있어서, 상기 상보적인 데이터 심볼을 생성하기 위해, 상기 제1 인버팅 스테이지는 상기 제2 인버팅 스테이지의 제2 입력 전압 트립(trip) 지점보다 낮은 제1 입력 전압 트립 지점을 갖는, 장치.
7. 제6항에 있어서, 상기 제1 및 제2 입력 전압 트립 지점들을 설정하도록 구성된 제어 회로를 추가로 포함하는, 장치.
8. 방법으로서,
   수신기 회로에 의해, 특정 입력 데이터 심볼을 포함하는 입력 신호를 수신하는 단계;
   상기 특정 입력 데이터 심볼을 사용하여 상기 수신기 회로에 의해, 상기 특정 입력 데이터 심볼의 일정 유형의 전이에 기초하는 데이터 유효 윈도우를 갖는 상보적인 데이터 심볼을 생성하는 단계; 및
   상기 상보적인 데이터 심볼을 사용하여 상기 수신기 회로에 의해, 상기 특정 입력 데이터 심볼의 상기 유형의 전이에 기초하는 데이터 유효 윈도우를 갖는 출력 데이터 심볼을 생성하는 단계를 포함하는, 방법.
9. 제8항에 있어서, 상기 특정 입력 데이터 심볼의 상기 유형의 전이는 로직 로우 값으로부터 로직 하이 값으로의 상승 전이 및 상기 로직 하이 값으로부터 상기 로직 로우 값으로의 후속의 하강 전이를 포함하는, 방법.
10. 제9항에 있어서,
    상기 특정 입력 데이터 심볼의 데이터 유효 윈도우와 비교하여 상기 상보적인 데이터 심볼의 데이터 유효 윈도우를 증가시킴으로써 상기 상보적인 데이터 심볼을 생성하는 단계; 및
    상기 특정 입력 데이터 심볼의 데이터 유효 윈도우와 비교하여 상기 출력 데이터 심볼의 데이터 유효 윈도우를 증가시킴으로써 상기 출력 데이터 심볼을 생성하는 단계를 추가로 포함하는, 방법.
11. 제9항에 있어서, 상기 특정 입력 데이터 심볼의 하강 전이를 검출하는 데 사용되는 것보다 짧은 시간에 상기 특정 입력 데이터 심볼의 상승 전이를 검출하는 단계를 추가로 포함하는, 방법.
12. 제11항에 있어서, 상기 상보적인 데이터 심볼의 상승 전이를 검출하는 데 사용되는 것보다 짧은 시간에 상기 상보적인 데이터 심볼의 하강 전이를 검출하는 단계를 추가로 포함하는, 방법.
13. 제12항에 있어서,
    상기 특정 입력 데이터 심볼을 제1 입력 전압 트립 지점과 비교함으로써 상기 상보적인 데이터 심볼을 생성하는 단계; 및
    상기 상보적인 데이터 심볼을 상기 제1 입력 전압 트립 지점보다 높은 제2 입력 전압 트립 지점과 비교함으로써 상기 출력 데이터 심볼을 생성하는 단계를 추가로 포함하는, 방법.
14. 장치로서,
    수신기 회로를 포함하고, 상기 수신기 회로는,
    제1 입력 전압 트립 지점에 대한 입력 노드의 전압 레벨의 비교에 기초하여 제1 출력 노드 상에 특정 로직 전압 레벨을 생성하도록 구성된 제1 인버팅 스테이지; 및
    상기 제1 입력 전압 트립 지점과는 상이한 제2 입력 전압 트립 지점에 대한 상기 제1 출력 노드의 상기 특정 로직 전압 레벨의 비교에 기초하여 제2 출력 노드 상에 상이한 로직 전압 레벨을 생성하도록 구성된 제2 인버팅 스테이지를 포함하는, 장치.
15. 제14항에 있어서, 상기 제1 인버팅 스테이지는 상기 제1 출력 노드와 접지 기준 노드 사이에 커플링된 복수의 트랜스컨덕턴스 디바이스들을 포함하는, 장치.
16. 제15항에 있어서, 상기 복수의 트랜스컨덕턴스 디바이스들 중 일부를 선택적으로 인에이블(enable) 및 디스에이블(disable)하여 상기 제1 입력 전압 트립 지점을 설정하도록 구성된 제어 회로를 추가로 포함하는, 장치.
17. 제16항에 있어서, 상기 제어 회로는 상기 복수의 트랜스컨덕턴스 디바이스들 중 하나 이상을 인에이블함으로써 상기 제1 입력 전압 트립 지점을 낮추도록 추가로 구성되는, 장치.
18. 제14항에 있어서, 상기 제2 인버팅 스테이지는 상기 제2 출력 노드와 전력 노드 사이에 커플링된 복수의 트랜스컨덕턴스 디바이스들을 포함하는, 장치.
19. 제18항에 있어서, 상기 복수의 트랜스컨덕턴스 디바이스들 중 일부를 선택적으로 인에이블하여 상기 제2 입력 전압 트립 지점을 상승시키도록 구성된 제어 회로를 추가로 포함하는, 장치.
20. 제19항에 있어서, 상기 복수의 트랜스컨덕턴스 디바이스들 중 일부를 선택적으로 인에이블하기 위해, 상기 제어 회로는,
    트레이닝 동작을 개시하도록; 그리고
    상기 입력 노드 상에서 특정 데이터 패턴을 예상하도록 추가로 구성되는, 장치.

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