KR20160097382A - 고속 수신기 회로 및 방법 - Google Patents

Abstract

본 발명은 GPA 실시예들을 제공한다. 몇몇 실시예들에서, 음의 정전용량 유닛을 갖는 GPA 스테이지가 제공된다.

Description

고속 수신기 회로 및 방법{HIGH SPEED RECEIVERS CIRCUITS AND METHODS}

본 발명은 일반적으로 고주파 수신기들에 관한 것이며, 특히 고주파 응용들을 위한 이득-피킹 증폭기들 및 등화에 관한 것이다.

본 발명의 실시예들은 동일한 참조 부호들이 유사한 구성요소들을 지칭하는 첨부 도면들의 도면들에서 제한이 아닌 예로써 예시되어 있다.
도 1은 3개의 케스케이드된 스테이지(cascaded stage)들을 갖는 종래의 복합 이득 피킹 증폭기(gain peaking amplifier; GPA)를 도시한다.
도 2는 도 1의 복합 GPA에 대한 종래의 gm-RL GPA 스테이지를 도시한다.
도 3은 몇몇 실시예들에 따른 단일 GPA 이득 스테이지를 도시하는 다이어그램이다.
도 4는 몇몇 실시예들에 따른 3개의 케스케이드된 GPA 스테이지들로부터 형성된 복합 GPA 증폭기를 도시한다.
도 5는 몇몇 실시예들에 따른 도 4의 증폭기와 같은 복합 증폭기 및 적응 등화(adaptive equalization)를 갖는 수신기를 도시한다.
도 6은 몇몇 실시예들에 따라 더욱 상세하게 도 3의 GPA 스테이지를 도시하는 회로이다.
도 7은 몇몇 실시예들에 따른 복합 증폭기에서의 GPA들에 대한 오프셋 제어 토폴로지를 도시하는 다이어그램이다.
도 8a 내지 도 8c는 몇몇 실시예들에 따라 오프셋 제어 토폴로지를 제어하기 위한 오프셋-전압 검출 개념들을 도시하는 다이어그램들이다.
도 9는 몇몇 실시예들에 따른 GPA 오프셋 검출에 대한 진리표를 도시한다.
도 10a 및 도 10b는 몇몇 실시예들에 따른 복합 GPA를 사용한 주파수 응답들을 형상화(shaping)하기 위한 제1 및 제2 모드들을 예시한다.
도 11은 몇몇 실시예들에 따른 LC-LC 이중 공진 회로에 대한 회로 레이아웃 구현을 도시한다.
도 12는 몇몇 실시예들에 따라 케스케이드된 SDG-Gm 및 LC-Tia 블록들에 대한 AC 등가 회로를 도시한다.
도 13은 몇몇 실시예들에 따라 음의 정전용량 유닛(negative capacitance unit) 및 입력 어드미턴스(input admittance)에 대한 AC 등가 회로를 도시한다.
도 14는 몇몇 실시예들에 따라 음의 정전용량 유닛이 포함되어 있는 캐스케이드된 SDG-Gm 및 LC-Tia 블록들에 대한 AC 등가 회로를 도시한다.
도 15는 몇몇 실시예들에 따라 비닝(binning)을 이용한 에지-등화 및 복합 GPA를 갖는 수신기를 도시하는 다이어그램이다.
도 16a는 몇몇 실시예들에 따라 이상적인 등화를 갖는 영점 교차 히스토그램(zero-crossing histogram)을 도시하는 다이어그램이다.
도 16b는 몇몇 실시예들에 따라 과잉 등화를 갖는 영점 교차 히스토그램을 도시하는 다이어그램이다.
도 16c는 몇몇 실시예들에 따라 불충분한 등화를 갖는 영점 교차 히스토그램을 도시하는 다이어그램이다.
도 17은 몇몇 실시예들에 따라 UI 비닝 기준을 도시하는 표이다.
도 18은 몇몇 다른 실시예들에 따라 UI 비닝 기준을 도시하는 표이다.

직렬 I/O 인터페이스들이 점점 빠른 속도로 구동되고 있다. 예를 들어, 칩대칩 채널(chip-to-chip channel)들은 28 Gb/s로 또는 그보다 훨씬 더 높게 동작될 수도 있다. 이러한 채널들은 심각한 전송 라인 손실 및 현저한 신호 반사들 때문에 직렬 I/O 설계들에 대해 더욱 과제가 되어 있다. 그것은 고주파 직렬 I/O 수신기들에서 흔히 사용되는 이득 피킹 증폭기들(GPA)과 같은 수신기 증폭기들을 설계하고 구현하기 위해 특히 과제가 될 수 있다. (GPA는 때때로 CTLE, 연속시간 선형 등화(continuous-time linear equalization) 증폭기라고도 지칭될 수 있다.)

도 1은 3개의 케스케이드된 스테이지들을 갖는 종래의 복합 이득 피킹 증폭기(GPA)를 도시하고, 도 2는 종래의 GPA 스테이지 회로 구현을 도시한다. 도 2에 나타낸 바와 같이, 이러한 종래의 GPA 해결책들은 Gm-RL 토폴로지로 설계될 수도 있다. 불행하게도, 이러한 회로들은 몇몇 제한들을 가진다. 증폭기의 최대 속도 역량(maximum speed capacity)을 나타내는 이용가능한 GPA의 이득-대역폭 곱(Gain-Bandwidth product)은 출력 RC 시상수, 즉 RL*Cout에 의해 우세하게 결정되고, 여기서 Cout는 출력 부하 및 총 기생성(output loading and total parasitic)이다. 트랜스컨덕턴스(transconductance)(Gm 또는 gm)는 항 IR*W/L(W 및 L은 각각 활용되는 트랜지스터의 폭 및 길이에 대응함)의 제곱근에 비례한다. 그리하여 실질적인 gm 변화를 이루기 위해 바이어스 전류(IR) 및 디바이스 크기(W/L)에서의 상당한 증분들이 요구될 수도 있다.

게다가, RL은 또한 차동 쌍 증폭기의 충분한 포화 마진을 보장하기 위해 출력 DC 공통 모드 레벨의 조건에 의해 제한된다(출력 DC = Vcc - RL*IR). 2개의 케스케이드된 동일한 이득 스테이지들은 36%의 대역폭 감소를 제공하고, 3개의 케스케이드된 동일한 이득 스테이지들은 48%의 대역폭 감소를 제공한다.

고주파 응용들에 대해, (도 2에 나타낸 바와 같이) RL을 RL과 추가적인 인덕터의 직렬 조합으로 대체함으로써 설계들이 변경되었다. 하지만, 전술한 결점들의 대부분은 이러한 파생된 gm-RL 토폴로지에 여전히 적용된다. 따라서, 새로운 접근법들이 요구될 수도 있다.

도 3은 몇몇 실시예들에 따른 GPA 스테이지를 도시한다. 이러한 GPA 회로는, 도시된 바와 같이 결합된, 소스-디제너러티브 트랜스컨덕턴스 스테이지(source-degenerative transconductance stage; SDG-Gm), 음의 정전용량 유닛(Negative-Cap), 및 LC 공진 회로들을 갖는 트랜스임피던스 스테이지(trans-impedance stage)(LC-Tia)를 포함한다. 각 스테이지에서의 음의 정전용량 유닛은 SDG-Gm 부분의 출력에서 내부 노드 상의 정전용량을 제거하도록 작용하는데, 이는 증폭기 스테이지의 이득이 높아질 수 있도록 한다. 이것은, 예를 들어 출력 전압 RL 부하를 사용하는 도 2의 종래기술의 GPA 스테이지와 대조적이다. 사이에 배치된 음의 정전용량 유닛을 갖는 GPA 스테이지는 그 대신에 고 출력 임피던스를 갖는 전류 소스로서, 제어형 디바이스, 예컨대 NMOS 디바이스를 사용한다.

큰 (그렇지 않다면 최대의) 이득 피킹 성능을 달성하기 위해, 함께 케스케이드되는 이들 스테이지들 중 2개 이상으로부터 복합 GPA가 형성될 수도 있다. 예를 들어, 도 4는 전체 증폭기의 전체 이득-대역폭 응답을 향상시키기 위해 이득 파라미터를 제어하기 위한 제어 신호(Vcnt)를 갖는 Cherry-Hooper 증폭기 토폴로지에서 함께 케스케이드되는 이들 스테이지들 중 3개를 도시한다. 그래서, 도 4의 복합 (Cherry-Hooper 유형) 증폭기는 종래기술의 GPA 스테이지들 중 3개를 함께 단순히 케스케이드함으로써 형성되는 증폭기와는 상이하다.

도 5는 본 명세서에 개시된 바와 같이, 오프셋 및 공통 모드 제어부를 가지고 음의 정전용량 유닛들을 갖는 GPA 스테이지들을 채용하는 속도-개선 등화 기법들을 이용하는 수신기의 블록도이다. 기능적으로, 개시된 최대 속도(full speed) 이득 피킹 증폭기(GPA) 스테이지는 CTLE의 제1 스테이지를 제공하여 데이터 아이(data eye)들의 개방을 더 양호하게 제어하고 그리하여 후속 디지털 등화(예컨대, DFE 및 CDR 블록들)에서의 적절한 조작들을 지속할 수 있다. GPA는 인입 전송 채널의 일반적으로 저역통과 주파수 응답 특성들을 보상하고, 입력 데이터의 고주파 강도를 높임으로써 그러나 또한 요구되는 경우 저주파 성분들을 억제함으로써 심볼간 간섭(ISI) 효과들을 완화시키도록 제어될 수 있다. 양호한 GPA 설계들을 위해 충분한 대역폭 및 이득 피킹 특성들(즉, 이득 크기 및 이득 기울기들 대 주파수)이 채용될 수도 있다.

도 6은 도 3의 단일 GPA 이득 스테이지에 대한 가능한 회로 실시예를 예시한다. 기본적으로, SDG-Gm 및 LC-Tia 블록들은 고주파 등화들을 지원하기 위해 Cherry-Hooper 토폴로지를 갖는 RC 디제너레이티드 증폭기로서 형성된다. SDG-Gm 부분과 LC-Tia 블록 사이의 기생 용량을 최소화하기 위해 병렬 음의 정전용량 유닛이 사용되고, 그것은 GPA 이득 스테이지의 AC 성능을 더욱 높인다. LC-LC 블록들은 Mp5/Mn3 및 Mp6/Mn4로부터 형성되는 인버터들에 대해 피드백 소자들로서 기능한다. 그들은 서로 직렬로 있는 공진 회로들에 대응한다 (예컨대, 예시적인 IC 칩 구현에 대한 도 11을 참조한다).

SDG-Gm 블록에서, 가변 용량(VarC) 및 가변 저항(VarR) 양자가 수신기 등화를 제어하기 위해 사용된다. VarC를 제어하기 위한 신호는 동작 주파수 대역에 대한 GPA AC 이득 기울기를 결정한다. 전형적으로 전송 라인의 역전달 함수와 정합하는 AC 응답을 생성하는 것이 바람직하다. 가변 저항기(VarR)는 저주파 이득을 설정하고, 저주파 이득에 대한 최대 피크 이득의 적절한 비율을 제공한다. 가변 저항기 네트워크(VarR)의 2개의 저항기 열(resistor string)들 사이의 프로빙 단자(probing terminal)(vcm)는 이전의 케스케이드된 이득 스테이지에 대한 출력 공통 모드 검출을 위해 채용된다.

도면에 예시되는 바와 같이, 나타낸 음의 정전용량 유닛은 션트 커패시터를 갖는 교차 결합된 NMOS 회로로부터 형성된다. 음의 정전용량 유닛은 SDG-Gm 및 LC-Tia 블록들 사이의 기생 용량을 상쇄시키도록 작용한다. (SDG-Gm 및 LC-Tia 블록들 안으로 통합되는 음의 정전용량 유닛 및 음의 정전용량 유닛 단독의 AC 분석에 대한 도 12 내지 도 14를 또한 참조한다.)

NMOS 디바이스들(Mn1 및 Mn2)은 공칭 DC 전류에서 바이어싱되고, 한편 LC-Tia 출력 포트의 Vout에서 출력 오프셋 전압을 보정하기 위해 단자들 Vosl 및 Vos2에 의해 또한 제어된다. 이 오프셋 보정 방식은 전원이 켜지고 수신기가 교정 모드(calibration mode)에 있을 때 (항상 그렇지는 않다면) 주로 가능한 한 빨리 수행된다.

Negative-Cap 블록에서, 2개의 P형 전류 미러들(Mmr1 및 Mmr2)은 교차 결합된 PMOS 디바이스들(Mp3 및 Mp4)을 바이어싱하기 위해 사용되고, LC-Tia 출력 포트에서 출력 공통 모드 전압(Vout)의 DC 레벨을 조정하기 위해 또한 사용된다. Voctr 신호는 음의 정전용량 유닛의 바이어스 전류를 제어하고, 그리하여 피킹 이득 및 또한 전체 복합 GPA 증폭기의 이득/대역폭을 제어한다.

LC-Tia 블록에서, 로컬 피드백들(인버터들의 입력들과 출력들을 가로지르는 LC-LC)을 갖는 한 쌍의 CMOS 인버터들이 포함된다. 제어된 저항기 및 이중 LC 공진 회로(예컨대, 도 11의 LC/LC 유닛)는 고주파 이득 피킹 그리고 열적 및 프로세스 변화 보상을 위한 피드백 경로에서 이용된다.

GPA 이득 스테이지들 각각에 대해 이득 피킹 특성들을 넓히기 위해 LC/LC 유닛에서 이중 공진 주파수들을 획득하도록 상이한 인덕턴스 및 정전용량 값들이 선정될 수도 있다. 3-스테이지 GPA에 대해, LC/LC 유닛들의 3개의 상이한 공진 주파수들은, 전체 AC 이득 피킹 특성들이 전송 라인의 원하는 역전달 함수와 정합하도록 최적화될 수 있게 하는 LC 조합들의 3개의 상이한 값들로 설계된다. (3개의 케스케이드된 이득 스테이지들 각각에 의한 분포들을 나타내는 이러한 이득 피킹의 예시가 도 10a 및 도 10b에서 볼 수 있다. 도 10a는 전송 라인과 역정합(inversely match)하도록 복합 GPA의 전달 응답을 형상화하기 위해 사용되는 제1 모드를 도시한다. 도 10b는 타겟 주파수 영역을 단순히 최대화하는 제2 모드를 도시한다. PVT 불일치들을 설명하기 위해 (타겟화된 피크 이득 주파수에 대한) 파선이 실제 피크의 좌측으로 약간 이동됨에 유의한다.)

몇몇 실시예들에서, LC-Tia 블록은 직렬 저항기를 갖는 피드백 경로에 있는 LC/LC 유닛으로 구현될 수도 있다. 칩 면적을 절약하기 위해, 하나의 개별 LC/LC 유닛 내의 2개의 인덕터들은 도 11에 도시된 바와 같이 단일 차동 인덕터 템플릿(예컨대, 레이아웃 p-셀)으로 구현될 수도 있다. 이 실시예에서, 인덕터의 각 레그(leg)는 이중 공진 LC/LC 회로의 이분의 일로서 버랙터 C1(또는 C2)에 병렬로 접속된다.

도 7은 몇몇 실시예들에 따른 복합 GPA의 간편한 표현이다. 그것은 어떻게 각 이득 스테이지의 출력 공통 모드 전압이 복합 증폭기의 3개의 후속 이득 스테이지들에 걸쳐 검출될 수 있는지를 나타낸다. 몇몇 실시예들에서, 동일한 차동 쌍 회로들은 고속 데이터 경로 상의 추가 부하를 회피하기 위해 공통 모드 피드백 네트워크의 일부로서 재사용될 수도 있다. 이 도면에 도시된, 출력 공통 모드 안정화를 위한 DC 제어 접근법이 이용될 수도 있다. 이러한 출력 공통 모드 피드백(CMFB) 네트워크는 (i) 고속 데이터 경로에 대한 추가 부하를 회피하는 것, 및 (ii) 추가적인 CMFB 회로망의 사용에 의해 야기되는 디바이스 부정합의 오류들을 도입하지 않고서 진실한 회로 경로(genuine circuit path)에 프로빙(probing)하는 것에 기초하여 설계될 수도 있다. 오프셋 전압 보정들은 제1 이득 스테이지의 입력 포트에서 수행될 수 있고, 또는 각 개별 이득 스테이지에서 보정될 수 있다.

도 8a 내지 도 8c는 오프셋-전압 검출 개념들을 제시한다. 기본적으로, 개별 스테이지 오프셋 보정은 (오직 그렇지는 않다면) 주로 수신기에 대한 파워온 교정 사이클에서 수행되고, 출력 오프셋 스테이지는 스테이지 단위로 교정될 수 있다. 수신기의 정상 동작 모드에서, 전체 GPA의 실시간 오프셋-전압은 데이터 전이 에지(data transition-edge)(상승/하강 에지들 둘다) 분포들(아이 다이어그램에서 제시됨)의 접근법을 이용하여 샘플러들에서 검출될 수도 있다. 오프셋 제어 루틴은, 도 8a에 도시된 바와 같이, 상승 및 하강 에지 분포들이 충분히 정렬되도록 (도 6의 Vos1 및 Vos2 단자들을 사용하여) 오프셋을 제어하기 위해 도 8a 내지 도 8c에 기초하여 수신기의 디지털 부분에서 (또는 다른 곳에서) 동작될 수도 있다. (정렬 루틴은 상승/하강 에지들 대 위상 보간된(phase interpolated; PI) 클록 에지들의 분포 분석에 기초하여 오프셋 극성을 결정한다. 보정하는 신호들(Vosl 및 Vos2)은 그 후에 오프셋 보정을 위한 입력 바이어싱 회로망으로 피드백될 수도 있다. 이러한 오프셋 전압 보정 제어는 뱅뱅(bang-bang) 방식으로서 동작하도록 의도된다. 도 9의 표는 데이터 전이 에지들 대 오프셋 전압 극성들의 가능한 조건들에 대한 진리표이다. 도 6 및 도 7을 참조하면, 공통 모드 전압은 Vocmml 및 Vocmm2에서 픽업되고, 저역통과 필터(LPF)로 공급된다. 선행 스테이지에 대한 공통 모드 제어 신호는 각 후속 스테이지로부터의 LPF 출력으로부터 발생되어, 음의 정전용량 유닛들에서의 전류 레벨들을 제어한다. 통계적으로 분석된 분포는 오프셋이 양인 경우, GPA 스테이지를 더욱 음이 되도록 제어하는 차동 Vosl-Vos2를 야기하는 것을 나타내며, 그리고 그 역도 마찬가지이다.

(하나의 디지털 검출 회로(도 5의 우측 절반 부분)가, 지금까지 서술된 바와 같이 오프셋 보정을 위해서뿐만 아니라, 이 개시물에서 나중에 서술되는 디지털 등화를 위해 이용될 수 있음에 유의한다.)

도 12를 참조하여, 음의 정전용량 유닛을 포함하지 않는, 케스케이드된 SDG-Gm 및 LC-Tia 블록들의 AC 분석이 이제 제시될 것이다. 전달 함수 및 유효 대역폭은, 케스케이드된 SDG-Gm 및 LC-Tia의 1차 AC 전달 함수:

로 시작하여, 본 명세서에 나타낸 바와 같이 유도될 수 있고,

여기서

이고,

임에 유의한다.

음의 정전용량 유닛을 포함하지 않고서 근사화된 유효 대역폭(우세한 극)은 다음과 같이 표현될 수도 있다:

ω는 Zf*Cout에 덜 민감하다.

도 13은 음의 정전용량 유닛에 대한 AC 등가 회로를 도시한다. 입력 어드미턴스(Yin)가 유도되고, 등가 저항(Req)과 등가 정전용량(Ceq)으로서 표현될 수 있다. 입력 어드미턴스 Yin = Req + Ceq 이고, Req와 Ceq는 다음과 같이 표현될 수 있다:

그리고

도 14는 조합된 2개의 AC 등가 회로들을 도시한다. 알 수 있듯이, 각 개별 GPA 이득 스테이지에 대한 AC 성능은 포함된 음의 정전용량 유닛 때문에 향상될 수 있다. Ceq는 (PMOS 및 NMOS 양자 그리고 다른 추가적인 기생성의) 전체 Cgs의 기생성을 감소시킨다. 또한, SDG-Gm으로부터 생성된 AC 전류 신호가 LC-Tia 블록 안으로 더욱 효율적으로 결합될 수 있기 때문에, Req은 LC-Tia의 입력 저항을 감소시키는 데에 또한 유익한 음의 저항으로서 제시한다. 그리하여, GPA 이득 스테이지는 음의 정전용량 유닛의 포함으로 그 AC 성능이 더욱 개선될 수 있다.

몇몇 실시예들에서, Cherry-Hooper 토폴로지들에서 설계되는, 개시된 복합 GPA 회로들은 다양한 이점들을 가질 수도 있다. 예를 들어, 그들은 그들의 유효 대역폭들이 출력 RC 시상수들에 덜 민감하기 때문에 적어도 28GB/s의 데이터 레이트 동작들을 지원할 수 있다. 따라서, Zf가 높은 임피던스(또는 높은 저항)로서 설계되더라도, 이러한 설계들은 높은 대역폭 구현들로서 이루어질 수 있다. 대개의 경우에, 이것은, 대역폭이 부하(RL)에 반비례하는, 종래의 Gm-RL 설계들에 비교해서 향상이 될 것이다.

게다가, 몇몇 설계들은 용량성 부하에 대해 더 높은 구동 능력을 갖출 수도 있다. 몇몇 설계들은 또한 그들의 스테이지들이 케스케이드될 때 더 적은 대역폭 감소를 가질 수도 있다. 그들은 또한, 예컨대 그 설계들이 이전의 설계들보다 더 높은 이득을 제공할 수도 있기 때문에, 더 낮은 전력 소비를 가질 수도 있고, 그래서 전력 소비와 AC 이득 사이의 트레이드오프에 대한 더 많은 마진이 있을 것이다.

또한, 몇몇 실시예들에서, 포화된 이득을 갖는 더 작은 주파수 범위가 있을 수도 있다. 예를 들어, 이중 공진 LC/LC 유닛의 사용은 포인팅 이득 응답(pointing gain response)을 제공한다. 그리하여, 포화된 이득에 대한 주파수 영역(작은 이득-기울기 영역)은 종래의 설계들에 대한 것보다 상당히 더 작을 수도 있다.

또한 몇몇 실시예들에 의하면, 이득 피킹 조정에 대해 적어도 2개의 이용가능한 동작 모드들이 있을 수도 있다. 도 10a 및 도 10b에 도시된 바와 같이, 고속 수신기 개발에 있어서 더욱 유연성을 제공하는, 2개의 이득-피킹 제어형 모드들이 수신기 등화 설계에서 이용가능하다. 게다가, 몇몇 설계들에 의하면, 예컨대 데이터 전이 에지들의 통계적 분포들을 이용한 디지털 오프셋 전압 검출, 즉, 오프셋 전압 검출이 디지털 도메인에서 이루어질 수 있어, PVT 변화들에 대한 개선된 면역력을 제공할 수 있는 실현가능한 접근법을 제공한다. 이들 및 다른 이점들은 본 명세서에 개시된 다양한 실시예들로부터 제공될 수도 있다.

에지 UI 비닝을 이용한 디지털 등화

다음의 부분들에서 그리고 도 15 내지 도 19에 관하여, 디지털 등화에 대한, 예컨대 상기 서술된 바와 같이 복합 GPA에 대한 전이 에지 비닝 기법들이 이제 서술될 것이다. 본 명세서에서 서술되는 기법들은 도 5 및 도 15에 도시된 것들과 같은 수신기 기반 적응 연속 시간 선형 등화기(continuous-time linear equalizer; CTLE) 증폭기들에서 채용될 수도 있다.

도 15는 본 명세서에 개시된 몇몇 실시예들에 따른 등화(EQ) 접근법들을 도시하는 최상위 레벨 블록도이다. 제1 실시예에서, CTLE 구성에서의 에지 등화가 오직 하나의 VGA 이득 제어 루프를 요구할 수도 있고, 제2 실시예에서, CTLE 구조에서의 에지 등화가 2개의 VGA 이득 제어 루프들(하나는 피크 이득 제어를 가지고 다른 하나는 저주파 이득 제어를 가짐)을 포함할 수도 있다.

제1 실시예는 또한 제2 실시예의 일부이기 때문에, 그것이 주로 설명될 것이다. 도 15를 참조하면, 에지 등화의 기본 동작들은 다음의 방식으로 설명될 수 있다.

송신기(Tx)는 채널(T-라인)을 통해 수신기 또는 VGA 입력으로 데이터 신호를 송신한다. ISI 효과로 인해, VGA 입력에서 아이 다이어그램은 퇴화된다. Tx로부터 인입 데이터 신호를 정확하게 프로세싱하기 위해, 신호의 고주파 성분들을 보상함으로써, 아이 개방(eye opening)을 개선하기 위한 신호 등화가 요구된다. 소스-디제너레이션 토폴로지를 갖는 VGA는 파형 컨디셔닝 기능을 수행하기 위해 사용된다. 데이터 신호는 그 후에 그 진폭들 및 전이 에지 기울기들 양자에 대해 개선되고, 결국 펄스 에지들의 영점 교차 분포들이 또한 이동된다.

나타낸 등화기에 의하면, 본 명세서에서 "비닝"이라고 지칭되는 기법이 채용된다. 비닝에 의하면, 1 B(비트 단위 간격), XB 또는 그 밖의 것으로서 특징지어지는 상이한 데이터 및 에지 샘플들을 카운팅하기 위해 별도의 카운터들이 사용된다. (비트 단위 간격은 단일 비트에 대한 주기, 즉, 검출된 또는 추정된 비트 레이트의 역이다. 예를 들어, 2.5 GB/s 방식이 가정되는 경우, 1 B는 40 피코초일 것이다. 그래서, 한 에지가 마지막 에지 이후에 도래하는 80 피코초로서 평가되는 경우, 그것은 2B 에지로서 분류될 것이고, 160 피코초 에지는 4B 에지일 것이고, 기타 등등일 것이다.) 나타낸 디지털 검출기에 의하면, 3개의 업/다운 카운터들이 사용되고; 하나는 1B 에지들에 대한 것이고, 하나는 X(임의의 정수) 에지들에 대한 것이고, 하나는 1B와 XB 에지들에 대한 것이다.

도 16a 내지 도 16c는 이상적인 등화(도 16a), 과잉 등화(도 16b) 및 불충분한 등화(도 16c)에 대한 카운팅된 에지 분포들을 예시한다. 이들 분포 다이어그램들에서, 1-UI(1B) 펄스들로부터의 에지들, 1-UI 펄스들 이외의 다수-UI (x-UI 또는 XB) 펄스들로부터의 하강 에지들, 및 임의의 펄스들(즉, 1-UI와 x-UI의 조합)로부터의 전체 에지들(All-UI)을 포함하는 하강 에지들이 포함된다.

아이 다이어그램이 이상적일 때(도 16a), 등화는 필요하지 않고, 1-UI, x-UI 및 All-UI의 에지 분포들은 모두 서로 일렬로 세워질 것이다. All-UI 분포의 중심은 또한 PI-에지 클록들에 맞춰 정렬되어야 한다. 기본적으로, PI 클록의 위상이 CDR에 의해 연속적으로 조정될지라도, 이것은 통계적 관점에서 진실로 남아 있을 것이다. 검출 결과가 PI-에지 클록들에 비교해서 더 앞선(earlier) 에지들에 대해 "-1"로서 그리고 더 뒤처진(later) 에지 경우에 대해 "+1"로서 할당되면, 검출된 에지 분포들은 업 및 다운 카운터들(UDC)을 사용함으로써 양자화될 수 있다. 이상적으로, 업/다운 카운터들은 All-UI 에지 분포에 대한 O-Count 결과를 제공해야 한다.

도 16b 및 도 16c에서, 상이한 ISI 조건들에 대한 에지 분포들이 예시된다. 도 16b는, All-UI와 1-UI 사이, 그리고 또한 All-UI와 x-UI 사이의 UDC 델타가 CTLE 루프에 대한 오버-등화(over-equalized) 조건의 식별을 위한 기준으로서 강조되는 오버-등화 경우의 에지 분포를 도시한다. 언더-등화(under-equalized) 조건을 식별하기 위한 검출 기준이 도 16c에 유사하게 제시되어 있다.

회로 동작들의 관점에서, 도 15의 블록도에 도시된 바와 같이, 데이터 펄스들의 중심들 및 에지들에서의 샘플링 동작들을 위해 2개의 샘플러들이 사용된다(Data 및 Phase). 이들 샘플러들의 결과들은 그 후에 추가적 프로세싱을 위해 2개의 레지스터들 안으로 로딩된다.

데이터 및 에지 샘플들은 CDR에 대한 위상-검출기들로서 작용할 뿐만 아니라, 데이터 에지들과 PI-에지 클록 사이의 대응하는 에지-발생 타이밍 관계를 또한 결정한다. 도 17의 표는 몇몇 실시예들에 따라 이 1-UI 대 X-UI 비닝 기준의 진리표를 도시한다.

상기 언급된 제2 실시예(2개의 제어 루프들)에서, 2개의 추가적인 진폭-오류 샘플러들(도 15로부터의 Error-1 및 Error-2 샘플러들)이 포함된다. 진폭-오류 검출에 대해 대응하는 비닝 기준이 도 18의 표에 나타나 있다.

전술한 설명 및 이하의 청구항들에서, 이하의 용어들은 다음과 같이 해석되어야 한다. "결합된" 및 "접속된"이라는 용어들은 그들의 파생어들과 함께 이용될 수도 있다. 그러한 용어들이 서로에 대한 동의어로서 의도된 것은 아님을 알아야 한다. 그보다는, 특정한 실시예들에 있어서, "접속된"은 2개 이상의 소자들이 서로 직접적인 물리적 또는 전기적 접촉을 이루는 것을 나타내는데 이용된다. "결합된"은 2개 이상의 소자들이 서로 협력 또는 상호작용하되, 그들이 직접적인 물리적 또는 전기적 접촉을 이룰 수도 있고 또는 그렇지 않을 수도 있음을 나타내는데 이용된다.

"PMOS 트랜지스터"라는 용어는 P-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 유사하게, "NMOS 트랜지스터"는 N-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. "MOS 트랜지스터", "NMOS 트랜지스터", 또는 "PMOS 트랜지스터"라는 용어들이 이용될 때마다, 그것이 그들의 이용 성질에 의해 명시적으로 표시되거나 구술된 것이 아니라면, 그들은 예시적인 방식으로 이용되고 있음을 이해해야 한다. 그들은 극히 일부만 언급한다면, 상이한 VT들, 재료 유형들, 절연체 두께들, 게이트(들) 구성들을 가진 디바이스들을 포함하는 상이한 다양한 MOS 디바이스들을 포괄한다. 또한, MOS 등이라고 특정하게 지칭한 것이 아니라면, 트랜지스터라는 용어는 접합-전계 효과 트랜지스터, 바이폴라-접합 트랜지스터, 금속 반도체 FET들, 및 여러 유형의 3차원 트랜지스터들, MOS 또는 그 밖에 오늘날 알려졌거나 아직 미개발된 것과 같은 다른 적당한 트랜지스터 유형들을 포함할 수 있다.

본 발명은 설명된 실시예에 국한되는 것이 아니라 첨부된 청구항들의 사상 및 범주 내에서 변경 및 개조가 이루어질 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적 회로("IC") 칩들과 함께 이용하는 데에 적용가능함을 이해해야 한다. 이들 IC 칩들의 예들은 프로세서들, 제어기들, 칩셋 컴포넌트들, 프로그램 가능 로직 어레이들(PLA), 메모리 칩들, 네트워크 칩들 등을 포함하되, 그에 국한되는 것은 아니다.

일부 도면에서는, 신호 전도체 라인들이 라인들로 표시됨을 또한 이해해야 한다. 일부는 더 많은 구성 신호 경로들을 나타내도록 더 두꺼우며, 다수의 구성 신호 경로들을 나타내도록 번호 라벨을 가지거나/가지며, 주요 정보 흐름 방향을 나타내도록 하나 이상의 끝 부분들에 화살표들을 가질 수도 있다. 그러나, 이것이 제한을 위한 것은 아님을 알아야 한다. 그보다는, 그러한 부가적인 세부사항들은 하나 이상의 예시적인 실시예들과 관련하여 이용되어 회로의 보다 쉬운 이해를 돕기 위한 것일 수도 있다. 임의의 표시된 신호 라인들은, 추가적인 정보를 가지든 그렇지 않든, 다수의 방향으로 진행할 수도 있고, 예를 들어, 차동 쌍들, 광섬유 라인들 및/또는 단일-종단 라인들로 구현되는 디지털 또는 아날로그 라인들과 같은 임의의 적당한 유형의 신호 기법들로 구현될 수도 있는 하나 이상의 신호들을 실질적으로 포함할 수도 있다.

예시적인 크기들/모델들/값들/범위들이 제공되었을 수도 있지만, 본 발명이 그에 국한되는 것은 아님을 알아야 한다. 제조 기법들(예를 들어, 포토리소그래피)이 시간의 흐름에 따라 발달함에 따라, 보다 작은 크기의 디바이스들이 제조될 수 있다고 예측된다. 또한, IC 칩들 및 다른 컴포넌트들에 대한 잘 알려진 전원/접지 접속들은 설명의 간략성을 위해 그리고 본 발명의 불명확성을 피하기 위해 도면에 도시될 수도 있고 또는 그렇지 않을 수도 있다. 게다가, 본 발명의 불명확성을 피하기 위해 구성들은 블록도 형태로 도시될 수도 있으며, 또한 그러한 블록도 구성들의 구현에 대해 특정된 사실에 입각하여 본 발명이 구현될 플랫폼에 크게 의존하고, 즉, 그러한 특정은 관련 기술분야에서의 통상의 기술자의 시계 이내에 있어야 한다. 본 발명의 예시적인 실시예들을 설명하기 위해 특정 세부사항들(예를 들면, 회로들)이 설명되었지만, 관련 기술분야에서의 통상의 기술자라면 본 발명이 이러한 특정 세부사항들 없이 또는 특정 세부사항들의 변형과 함께 실행될 수 있음을 알아야 한다. 그리하여 본 설명은 제한이 아니라 예시적인 것으로 간주된다.

Claims (28)

1. 장치로서,
   제1 입력 신호를 수신하는 게이트 단자를 갖는 제1 트랜지스터, 및 제2 입력 신호를 수신하는 게이트 단자를 갖는 제2 트랜지스터를 갖는 차동 증폭기;
   상기 차동 증폭기에 결합된 오프셋 제거 회로; 및
   상기 제1 트랜지스터의 드레인 단자에 결합된 게이트 단자를 갖는 제3 트랜지스터, 및 상기 제2 트랜지스터의 드레인 단자에 결합된 게이트 단자를 갖는 제4 트랜지스터를 갖는 음의 임피던스 회로
   를 포함하는 장치.
2. 제2항에 있어서,
   상기 제3 트랜지스터의 상기 게이트 단자는 상기 제4 트랜지스터의 드레인 단자에 결합되는 장치.
3. 제3항에 있어서,
   상기 제4 트랜지스터의 상기 게이트 단자는 상기 제3 트랜지스터의 드레인 단자에 결합되는 장치.
4. 제3항에 있어서,
   상기 제3 및 제4 트랜지스터들의 소스 단자들에 결합되는 용량성 디바이스를 포함하는 장치.
5. 제1항에 있어서,
   상기 제1 트랜지스터 및 공급 노드에 결합되는 제1 저항성 디바이스를 포함하는 장치.
6. 제5항에 있어서,
   상기 제2 트랜지스터 및 상기 공급 노드에 결합되는 제2 저항성 디바이스를 포함하는 장치.
7. 제1항에 있어서,
   상기 제1 또는 제2 트랜지스터의 상기 소스 단자 중 적어도 하나에 결합되는 전류 소스를 포함하는 장치.
8. 장치로서,
   오프셋 제거 회로에 결합된 차동 증폭기를 포함하는 제1 스테이지;
   상기 제1 스테이지에 결합되는 제2 스테이지 - 상기 제2 스테이지는 상기 제1 스테이지의 하나 이상의 노드의 기생 용량을 감소시킴 -; 및
   상기 제2 스테이지에 결합되는 제3 스테이지 - 상기 제3 스테이지는 증폭기를 포함함 -
   를 포함하는 장치.
9. 제8항에 있어서,
   상기 제2 스테이지는 교차 결합된 트랜지스터들을 갖는 음의 임피던스 회로 및 상기 교차 결합된 트랜지스터들에 결합된 용량성 소자를 포함하고, 상기 음의 임피던스 회로는 상기 차동 증폭기에 결합되는 장치.
10. 제9항에 있어서,
    상기 음의 임피던스 회로는 상기 교차 결합된 트랜지스터들에 결합된 전류 소스를 포함하는 장치.
11. 제8항에 있어서,
    상기 차동 증폭기는, 저항성 소자가 상기 차동 증폭기의 제1 및 제2 입력 트랜지스터들에 결합되도록, 상기 저항성 소자에 결합되는 장치.
12. 제8항에 있어서,
    상기 차동 증폭기의 출력은 상기 음의 임피던스 회로의 상기 교차 결합된 트랜지스터들의 게이트 단자들에 결합된 차동 출력인 장치.
13. 제8항에 있어서,
    상기 차동 증폭기 및 상기 음의 임피던스 회로는 수신기의 아날로그 프론트-엔드 유닛의 일부인 장치.
14. 이득을 향상시키기 위한 방법으로서,
    차동 증폭기에 의해 차동 입력 신호를 수신하는 단계;
    상기 차동 증폭기의 오프셋을 제거하는 단계; 및
    음의 임피던스 회로에 의해 상기 차동 증폭기의 하나 이상의 노드에서 기생성(parasitic)을 감소시키는 단계
    를 포함하는 방법.
15. 제14항에 있어서,
    상기 음의 임피던스 회로는 교차 결합된 트랜지스터들 및 상기 교차 결합된 트랜지스터들에 결합된 용량성 소자를 포함하고, 상기 음의 임피던스 회로는 상기 차동 증폭기에 결합되는 방법.
16. 제14항에 있어서,
    상기 음의 임피던스 회로의 출력을 증폭하는 단계를 포함하는 방법.
17. 제14항에 있어서,
    상기 차동 증폭기 및 상기 음의 임피던스 회로는 수신기의 아날로그 프론트-엔드 유닛의 일부인 방법.
18. 제14항에 있어서,
    상기 차동 증폭기의 출력은 상기 음의 임피던스 회로의 상기 교차 결합된 트랜지스터들의 게이트 단자들에 결합된 차동 출력인 방법.
19. 제14항에 있어서,
    상기 음의 임피던스 회로는 상기 교차 결합된 트랜지스터들에 결합된 전류 소스를 포함하는 방법.
20. 장치로서,
    오프셋 제거 회로를 갖는 차동 증폭기;
    상기 차동 증폭기의 하나 이상의 노드의 기생 용량을 감소시키기 위한 음의 임피던스 회로; 및
    상기 음의 임피던스 회로에 결합된 증폭기
    를 포함하는 장치.
21. 제20항에 있어서,
    상기 음의 임피던스 회로는,
    교차 결합된 트랜지스터들 및 상기 교차 결합된 트랜지스터들에 결합된 용량성 소자 - 상기 음의 임피던스 회로는 상기 차동 증폭기에 결합됨 -; 및
    상기 교차 결합된 트랜지스터들에 결합된 전류 소스
    를 포함하는 장치.
22. 제20항에 있어서,
    상기 차동 증폭기는, 저항성 소자가 상기 차동 증폭기의 제1 및 제2 입력 트랜지스터들에 결합되도록, 상기 저항성 소자에 결합되는 장치.
23. 제20항에 있어서,
    상기 차동 증폭기의 출력은 상기 음의 임피던스 회로의 상기 교차 결합된 트랜지스터들의 게이트 단자들에 결합된 차동 출력인 장치.
24. 컴퓨팅 플랫폼으로서,
    비트 스트림을 보내는 송신기를 갖는 제1 집적 회로(IC);
    송신 매체; 및
    상기 송신 매체를 통해 상기 제1 IC에 결합되는 제2 IC
    를 포함하고,
    상기 제2 IC는 상기 비트 스트림을 수신하는 수신기를 갖고, 상기 비트 스트림은 제1 입력 신호 및 제2 입력 신호를 제공하고, 상기 수신기는,
    오프셋 제거 회로, 및 상기 제1 및 제2 입력 신호들을 수신하기 위한 대응하는 게이트 단자들을 갖는 제1 및 제2 트랜지스터들을 갖는 차동 증폭기;
    상기 차동 증폭기의 하나 이상의 노드의 기생 용량을 감소시키기 위한 음의 임피던스 회로; 및
    상기 음의 임피던스 회로에 결합된 증폭기를 포함하는 컴퓨팅 플랫폼.
25. 제24항에 있어서,
    상기 음의 임피던스 회로는 교차 결합된 트랜지스터들 및 상기 교차 결합된 트랜지스터들에 결합된 용향성 소자를 포함하고, 상기 음의 임피던스 회로는 상기 차동 증폭기에 결합되는 컴퓨팅 플랫폼.
26. 제24항에 있어서,
    상기 차동 증폭기, 상기 음의 임피던스 회로, 및 상기 증폭기는 상기 수신기의 아날로그 프론트-엔드 유닛의 일부인 컴퓨팅 플랫폼.
27. 장치로서,
    차동 증폭기에 의해 차동 입력 신호를 수신하는 수단;
    상기 차동 증폭기의 오프셋을 제거하는 수단; 및
    음의 임피던스 회로에 의해 상기 차동 증폭기의 하나 이상의 노드에서 기생성을 감소시키는 수단
    을 포함하는 장치.
28. 제27항에 있어서,
    상기 음의 임피던스 회로의 출력을 증폭하는 수단을 포함하는 장치.

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