DE112013005182T5 - Hochgeschwindigkeits-Empfängerschaltungen und -verfahren - Google Patents

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Abstract

Die vorliegende Erfindung stellt GPA-Ausführungsformen bereit. Bei einigen Ausführungsformen ist eine GPA-Stufe mit einer Negativ-Kapazitäts-Einheit vorgesehen.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft generell Hochfrequenzempfänger und insbesondere Gainüberhöhungsverstärker und eine Entzerrung für Hochfrequenzanwendungen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Ausführungsformen der Erfindung werden beispielhaft und nicht einschränkend in den Figuren der beiliegenden Zeichnungen dargestellt, in denen sich gleiche Bezugszeichen auf im Wesentlichen gleiche Elemente beziehen.
  • 1 zeigt einen bekannten Verbund-Gainüberhöhungsverstärker (gain peaking amplifier – GPA) mit drei kaskadierten Stufen.
  • 2 zeigt eine bekannte gm-RL-GPR-Stufe für den Verbund-GPA von 1.
  • 3 ist eine schematische Darstellung einer einzelnen GPA-Gainstufe gemäß einigen Ausführungsformen.
  • 4 zeigt einen Verbund-GPA-Verstärker, der aus drei kaskadierten GPA-Stufen gebildet ist, gemäß einigen Ausführungsformen.
  • 5 zeigt einen Empfänger mit einer adaptiven Entzerrung und einem Verbund-Verstärker, wie z. B. den Empfänger von 4, gemäß einigen Ausführungsformen.
  • 6 ist eine Schaltung mit einer genaueren Darstellung einer GPA-Stufe von 3 gemäß einigen Ausführungsformen.
  • 7 ist eine grafische Darstellung einer Offset-Steuerungstopologie für GPAs in einem Verbund-Verstärker gemäß einigen Ausführungsformen.
  • 8A–8C sind grafische Darstellungen von Offset-Spannungs-Detektierkonzepten zum Steuern einer Offset-Steuerungstopologie gemäß einigen Ausführungsformen.
  • 9 zeigt eine Wahrheitstabelle für die GPA-Offset-Detektion gemäß einigen Ausführungsformen.
  • 10A und 10B zeigen einen ersten und einen zweiten Modus zum Formen von Frequenzantworten unter Verwendung eines Verbund-GPA gemäß einigen Ausführungsformen.
  • 11 zeigt eine Schaltungs-Layout-Implementierung für einen LC-LC-Dualresonanzkreis gemäß einigen Ausführungsformen.
  • 12 zeigt eine AC-äquivalente Schaltung für kaskadierte SDG-Gm- und LC-Tia-Blöcke gemäß einigen Ausführungsformen.
  • 13 zeigt eine AC-äquivalente Schaltung für eine Negativ-Kapazitäts-Einheit und eine Eingangsadmittanz gemäß einigen Ausführungsformen.
  • 14 zeigt eine AC-äquivalente Schaltung für kaskadierte SDG-Gm- und LC-Tia-Blöcke mit der darin enthaltenen Negativ-Kapazitäts-Einheit gemäß einigen Ausführungsformen.
  • 15 ist eine schematische Darstellung eines Empfängers mit einem Verbund-GPA und einer Flankenentzerrung mit Binning gemäß einigen Ausführungsformen.
  • 16A ist eine schematische Darstellung eines Nulldurchgangs-Histogramms mit einer idealen Entzerrung gemäß einigen Ausführungsformen.
  • 16B ist eine schematische Darstellung eines Nulldurchgangs-Histogramms mit einer übermäßigen Entzerrung gemäß einigen Ausführungsformen.
  • 16C ist eine schematische Darstellung eines Nulldurchgangs-Histogramms mit einer unzureichenden Entzerrung gemäß einigen Ausführungsformen.
  • 17 ist eine Tabelle mit Darstellung von UI-Binning-Kriterien gemäß einigen Ausführungsformen.
  • 18 zeigt eine Tabelle mit Darstellung von UI-Binning-Kriterien gemäß einigen weiteren Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Seriell-I/O-Schnittstellen werden mit immer höheren Raten getrieben. Zum Beispiel können Chip-zu-Chip-Kanäle bei 28 Gb/s oder noch mehr betrieben werden. Solche Kanäle sind aufgrund des hohen Übertragungsleitungsverlustes und der beträchtlichen Signalreflexionen zu einer Herausforderung bei Seriell-I/O-Auslegungen geworden. Eine besondere Herausforderung stellt das Auslegen und Implementieren von Empfängerverstärkern, wie z. B. der Gainüberhöhungsverstärker (GPA) dar, die normalerweise in Hochfrequenz-Seriell-I/O-Empfängern verwendet werden. (Ein GPA kann manchmal auch als CTLE, Verstärker mit zeitkontinuierlicher linearer Entzerrung (continuous-time linear equalization amplifier), bezeichnet werden.)
  • 1 zeigt einen bekannten Verbund-Gainüberhöhungsverstärker (GPA) mit drei kaskadierten Stufen, und 2 zeigt eine bekannte GPA-Stufen-Schaltungsimplementierung. Wie in 2 gezeigt ist, können solche dem Stand der Technik entsprechenden GPA-Lösungen mit einer Gm-RL-Topologie ausgelegt sein. Leider weisen solche Schaltungen mehrere Einschränkungen auf. Das verfügbare GPA-Gainbandbreitenprodukt, eine Anzeige der maximalen Geschwindigkeitskapazität eines Verstärkers, wird überwiegend durch die Ausgangs-RC-Zeitkonstante bestimmt, d. h. RL·Cout, wobei Cout die Ausgangsbelastung und gesamte parasitäre Störung ist. Die Transkonduktanz (Gm oder gm) ist proportional zur Quadratwurzel des Ausdrucks IR·WL (W und L entsprechen der Breite bzw. Länge eines verwendeten Transistors). Somit können beträchtliche Inkrementierungen des Vorstroms IR und der Vorrichtungsgröße W/L erforderlich sein, um eine wesentliche gm-Veränderung zu bewirken.
  • Ferner ist RL auch durch die Bedingung des Ausgangs-DC-Gleichtaktpegels zum Sicherstellen des ausreichenden Sättigungsspielraums des Differenzialpaarverstärkers (der Ausgangs-DC = Vcc – RL·IR) eingeschränkt. Zwei kaskadierte identische Gainstufen ergeben eine Bandbreitenverringerung von 36%, während drei kaskadierte identische Gainstufen eine Bandbreitenverringerung von 48% ergeben.
  • Für Hochfrequenzanwendungen sind Auslegungen durch Ersetzen von RL durch eine Reihenkombination von RL und einer zusätzlichen Induktivität modifiziert worden (wie in 2 gezeigt ist). Die meisten der vorgenannten Nachteile gelten jedoch immer noch für diese abgeleitete gm-RL-Topologie. Entsprechend können neue Vorgehensweisen gewünscht sein.
  • 3 zeigt eine GPA-Stufe gemäß einigen Ausführungsformen. Diese GPA-Schaltung umfasst eine Source-Gegenkopplungs-Transkonduktanzstufe (SDG-Gm), eine Negativ-Kapazitäts-Einheit (Negativ-Kap) und eine Transimpedanzstufe mit LC-Resonanzkreisen (LC-Tia), die wie gezeigt gekoppelt sind. Die Negative-Kap.-Einheit in jeder Stufe dient zum Eliminieren einer Kapazität am inneren Knotenpunkt am Ausgang des SDG-Gm-Abschnitts, wodurch eine Erhöhung des Gains der Verstärkerstufe ermöglicht wird. Dies steht zum Beispiel im Gegensatz zu einer dem Stand der Technik entsprechenden GPA-Stufe von 2, bei der eine Ausgangsspannungs-RL-Last verwendet wird. Bei einer GPA-Stufe mit einer dazwischen angeordneten Negativ-Kap-Einheit wird stattdessen eine gesteuerte Vorrichtung, z. B. NMOS-Vorrichtung, als Stromquelle mit einer hohen Ausgangsimpedanz verwendet.
  • Um eine große (wenn nicht gar maximale) Gainüberhöhungsleistung zu erreichen, kann ein Verbund-GPA aus zwei oder mehr dieser kaskadierten Stufen gebildet sein. Zum Beispiel zeigt 4 diese kaskadierten Stufen in einer Cherry-Hooper-Verstärkertopologie mit einem Steuersignal (Vcnt) zum Steuern eines Gainparameters zum Verbessern der Gesamt-Gainbandbreitenantwort des gesamten Verstärkers. Somit unterscheidet sich der Verbund-(Cherry-Hooper-)Verstärker von 4 von einem Verstärker, der durch einfaches Kaskadieren von drei der dem Stand der Technik entsprechenden GPA-Stufen gebildet ist.
  • 5 ist ein Blockschaltbild eines Empfängers mit Entzerrungstechniken mit erhöhter Geschwindigkeit unter Verwendung von GPA-Stufen mit Negativ-Kapazitäts-Einheiten und mit Offset- und Gleichtaktsteuerung, wie hier offengelegt ist. Funktional kann eine offengelegte mit voller Geschwindigkeit arbeitende Gainüberhöhungsverstärker-(GPA-)Stufe eine erste Stufe eines CTLE bilden, um ein Öffnen der Datenaugen besser zu steuern und somit die adäquaten Manipulationen bei der nachfolgenden digitalen Entzerrung (z. B. DFE- und CDR-Blöcke) beizubehalten. Der GPA kann zum Kompensieren der generellen Tiefpass-Frequenzantwortcharakteristiken des ankommenden Übertragungskanals und zum Abmildern von Intersymbolinterferenz-(ISI-)Effekten durch Erhöhen der Hochfrequenzstärke der Eingangsdaten, jedoch auch durch Unterdrücken der Niederfrequenzkomponenten, falls gewünscht, gesteuert werden. Ausreichende Bandbreiten- und Gainüberhöhungscharakteristiken (d. h. Gaingröße und Gainsteigungen versus Frequenz) können bei guten GPA-Auslegungen angewendet werden.
  • 6 zeigt eine mögliche Ausführungsform einer Schaltung für eine einzelne GPA-Gainstufe von 3. Grundsätzlich sind die SDG-Gm- und LC-Tia-Blöcke als RC-Gegenkopplungs-Verstärker mit einer Cherry-Hooper-Topologie ausgebildet, um die Hochfrequenzentzerrungen zu unterstützen. Die parallele Negativ-Kap-Einheit wird verwendet, um die parasitäre Kapazität zwischen dem SDG-Gm-Abschnitt und dem LC-Tia-Block zu minimieren, und sie erhöht ferner die AC-Leistung der GPA-Gainstufe. Die LC-LC-Blöcke dienen als Rückkopplungselemente für Inverter, die aus Mp5/Mn3 und Mp6/Mn4 gebildet sind. Sie entsprechen den Resonanzkreisen, die miteinander in Reihe geschaltet sind (siehe z. B. 11 bezüglich einer beispielhaften IC-Chip-Implementierung).
  • In dem SDG-Gm-Block werden sowohl die variable Kapazität (VarC) als auch der variable Widerstand (VarR) zum Steuern der Empfängerentzerrung verwendet. Ein Signal zum Steuern von VarC bestimmt die GPA-AC-Gainsteigung über das Betriebsfrequenzband. Es ist typischerweise wünschenswert, eine AC-Antwort zu erzeugen, die mit der inversen Transferfunktion der Übertragungsleitung übereinstimmt. Der variable Widerstand (VarR) setzt das Niederfrequenzgain und liefert ein adäquates Verhältnis des maximalen Spitzengains zum Niederfrequenzgain. Der Suchanschluss vcm zwischen zwei Widerstandsfolgen des Variabel-Widerstands-Netzes (VarR) wird zum Ausgeben der Gleichtaktdetektion an der vorhergehenden kaskadierten Gainstufe verwendet.
  • Wie in der Figur dargestellt ist, ist die gezeigte Negativ-Kap-Einheit aus einer quergekoppelten NMOS-Schaltung mit einem Parallelkondensator gebildet. Die Neg.-Kap.-Einheit dient zum Eliminieren einer parasitären Kapazität zwischen den SDG-Gm- und LC-Tia-Blöcken. (Siehe auch 12–14 bezüglich einer AC-Analyse der Neg.-Kap.-Einheit allein und integriert in die SDG-Gm- und LC-Tia-Blöcke).
  • Die NMOS-Vorrichtungen (Mn1 und Mn2) sind bei einem Nenn-DC-Strom vorgespannt, werden jedoch andererseits zum Korrigieren der Ausgangs-Offset-Spannung bei Vout des LC-Tia-Ausgangsports von den Anschlüssen Vos1 und Vos2 gesteuert. Dieses Offset-Korrektur-Konzept wird primär (wenn nicht sogar immer) sobald wie möglich durchgeführt, wenn die Energieversorgung hochgeschaltet wird und sich der Empfänger in einem Kalibriermodus befindet.
  • In dem Negativ-Kap-Block werden die zwei P-Stromspiegel (Mmr1 und Mmr2) zum Vorspannen der quergekoppelten PMOS-Vorrichtungen (Mp3 und Mp4) verwendet und werden ferner zum Einstellen des DC-Pegels der Ausgangs-Gleichtaktspannung Vout am LC-Tia-Ausgangsport verwendet. Das Voctr-Signal steuert den Vorstrom der Negativ-Kap-Einheit und steuert somit die Gainüberhöhung und ferner die Verstärkung/Bandbreite des gesamten Verbund-GPA-Verstärkers.
  • In den LC-Tia-Block ist ein Paar von CMOS-Invertern mit lokalen Rückkopplungen (LC-LC über ihre Eingänge und Ausgänge) integriert. Der gesteuerte Widerstand und ein Dual-LC-Resonanzkreis (z. B. die LC/LC-Einheit von 11) werden in dem Rückkopplungsweg für eine Wärme- und Prozessvariationskompensation und Hochfrequenz-Gainüberhöhung genutzt.
  • Unterschiedliche Induktivitäts- und Kapazitätswerte können zum Erhalten von Dual-Resonanzfrequenzen an der LC/LC-Einheit gewählt werden, um die Gainüberhöhungscharakteristiken für jede der GPA-Gainstufen zu erweitern. Für den dreistufigen GPA sind drei unterschiedliche Resonanzfrequenzen der LC/LC-Einheiten mit drei unterschiedlichen Werten von LC-Kombinationen ausgelegt, so dass die Gesamt-AC-Gainüberhöhungscharakteristiken optimiert werden können, damit sie mit einer gewünschten inversen Transferfunktion der Übertragungsleitung übereinstimmen. (Eine Darstellung einer solchen Gainüberhöhung, die Beiträge von jeder der drei kaskadierten Gainstufen zeigt, ist in 10A und 10B zu sehen. 10A zeigt einen ersten Modus, der zum Formen der Transferantwort des Verbund-GPA zwecks inverser Übereinstimmung mit der Übertragungsleitung verwendet wird. 10B zeigt einen zweiten Modus, der einfach eine Zielfrequenzregion maximiert. Es sei darauf hingewiesen, dass die gestrichelte Linie (für die angestrebte Spitzengainfrequenz) von der eigentlichen Spitze leicht nach links verschoben ist, um PVT-Inkonsistenzen zu berücksichtigen).
  • Bei einigen Ausführungsformen kann der LC-Tia-Block mit einer LC/LC-Einheit, die sich in dem Rückkopplungsweg mit einem Reihentransistor befindet, implementiert sein. Um Chipbereich einzusparen, können die zwei Induktivitäten in einer einzelnen LC/LC-Einheit mit einem einzelnen Differenzialinduktivitäts-Template (z. B. einer Layout-p-Zelle) implementiert sein, wie in 11 gezeigt ist. Bei dieser Ausführungsform ist jedes Bein der Induktivität parallel zu dem Varaktor C1 (oder C2) als eine Hälfte des Dual-Resonanz-LC/LC-Kreises geschaltet.
  • 7 ist eine zweckdienliche Darstellung eines Verbund-GPA gemäß einigen Ausführungsformen. Sie zeigt, wie die Ausgangs-Gleichtaktspannung jeder Gainstufe über die drei nachfolgenden Gainstufen des Verbundverstärkers detektiert werden kann. Bei einigen Ausführungsformen können die gleichen Differenzialpaarschaltungen als Teil des Gleichtakt-Rückkopplungsnetzes wiederverwendet werden, um die zusätzliche Belastung des Hochgeschwindigkeits-Datenwegs zu vermeiden. Diese Figur zeigt, dass eine DC-Steuerungs-Vorgehensweise für die Ausgangs-Gleichtakt-Stabilisierung angewendet werden kann. Dieses Ausgangs-Gleichtakt-Rückkopplungs-(common-mode feedback – CMFB-)Netz kann ausgelegt sein auf der Basis von (i) Vermeiden einer zusätzlichen Belastung des Hochgeschwindigkeits-Datenwegs und (ii) Suchen auf einem echten Schaltungsweg ohne Eintragen von Fehlern der Vorrichtungs-Fehlanpassung aufgrund der Verwendung einer zusätzlichen CMFB-Schaltungsanordnung. Die Offset-Spannungs-Korrekturen können am Eingangsport der ersten Gainstufe erfolgen, oder es kann eine Korrektur an jeder einzelnen Gainstufe erfolgen.
  • 8A bis 8C stellen Offset-Spannungs-Detektierkonzepte dar. Grundsätzlich wird die Einzelstufen-Offset-Korrektur primär (wenn nicht nur) in einem Einschalt-Kalibrierzyklus für den Empfänger durchgeführt, wobei die Ausgangs-Offset-Stufe Stufe für Stufe kalibriert werden kann. Im Normalbetriebsmodus des Empfängers kann die Echtzeit-Offset-Spannung des gesamten GPA an Abtastern unter Anwendung der Vorgehensweise der Datenübergangsflanken-(sowohl ansteigende als auch abfallende Flanken) Verteilungen (die an dem Augendiagramm dargestellt sind) detektiert werden. Eine Offset-Steuerroutine kann in einem digitalen Teil des Empfängers (oder an anderer Stelle) auf der Basis von 8A–8C erfolgen, um das Offset zu steuern (unter der Verwendung des Vos1- und des Vos2-Anschlusses in 6), um zu bewirken, dass die Verteilung der ansteigenden und der abfallenden Flanken ausreichend ausgerichtet ist, wie in 8A gezeigt ist. Die Ausrichtungsroutine bestimmt die Offset-Polarität auf der Basis der Verteilungsanalyse der ansteigenden/abfallenden Flanke versus phaseninterpolierten(PI-)-Taktflanken. Die Korrektursignale (Vos1 und Vos2) können dann zwecks Offset-Korrektur in die Eingangsvorspannungs-Schaltungsanordnung zurückgeführt werden. Diese Offset-Spannungs-Korrektursteuerung dient zum Betreiben als Zweipunkt-Konzept. Die Tabelle von 9 ist eine Wahrheitstabelle für mögliche Bedingungen von Datenübergangsflanken versus Offset-Spannungs-Polaritäten. Mit Bezug auf 6 und 7 wird die Gleichtaktspannung an Vocmm1 und Vocmm2 aufgenommen und in ein Tiefpassfilter (low pass filter – LPF) eingespeist. Das Gleichtakt-Steuersignal für eine vorhergehende Stufe wird aus dem LPF-Ausgang, aus jeder nachfolgenden Stufe zum Steuern von Strompegeln in den Negativ-Kap-Einheiten erzeugt. Eine statistisch analysierte Verteilung zeigt an, ob das Offset positiv ist, was dazu führt, dass das Differenzial Vos1–Vos2 die GPA-Stufe so steuert, dass diese negativer wird, und umgekehrt.
  • (Es sei darauf hingewiesen, dass die eine digitale Detektionsschaltung (Abschnitt in der rechten Hälfte von 5) sowohl für eine Offset-Korrektur, wie bis hier diskutiert worden ist, als auch für eine digitale Entzerrung verwendet werden kann, wie nachstehend in der Offenlegung diskutiert wird.)
  • Mit Bezug auf 12 wird nun eine AC-Analyse der kaskadierten SDG-Gm und LC-Tia-Blöcke ohne Vorsehen der Negativ-Kap-Einheit präsentiert. Die Transferfunktion und die effektive Bandbreite können wie hier gezeigt abgeleitet werden, beginnend mit der AC-Transferfunktion erster Ordnung der kaskadierten SDG-Gm und LC-Tia:
    Figure DE112013005182T5_0002
    wobei
    Figure DE112013005182T5_0003
    Anmerkung: A∥B = A·B / A+B
  • Eine angenäherte effektive Bandbreite (dominanter Pol) ohne Vorsehen einer Negativ-Kap-Einheit kann ausgedrückt werden als:
    Figure DE112013005182T5_0004
    ω ist weniger empfindlich gegenüber Zf·Cout
  • 13 zeigt eine AC-äquivalente Schaltung für die Negative-Kap-Einheit. Die Eingangsadmittanz Yin wird abgeleitet und kann als äquivalenter Widerstand Req und äquivalente Kapazität Ceq ausgedrückt werden. Die Eingangsadmittanz ist Yin = Req + Ceq, und Req und Creq können wie folgt ausgedrückt werden:
    Figure DE112013005182T5_0005
  • Figure DE112013005182T5_0006
  • 14 zeigt die zwei AC-äquivalenten Schaltungen in kombinierter Form. Wie ersichtlich ist, kann die AC-Leistung für jede einzelne GPA-Gainstufe aufgrund der integrierten Negativ-Kap-Einheit verbessert werden. Die Ceq verringert die parasitäre Störung von Gesamt-Cgs (sowohl von PMOS als auch NMOS und ferner die weitere zusätzliche parasitäre Störung). Des Weiteren präsentiert sich der Req als negativer Widerstand, der auch zum Senken des Eingangswiderstands von LC-Tia nützlich ist, da das erzeugte AC-Stromsignal aus SDG-Gm auf effizientere Weise in den LC-Tia-Block eingekoppelt werden kann. Daher kann die GPA-Gainstufe durch Integration der Negativ-Kap-Einheit in ihrer AC-Leistung weiter gesteigert werden.
  • Bei einigen Ausführungsformen können offengelegte Verbund-GPA-Schaltungen, die in Cherry-Hooper-Topologien ausgelegt sind, verschiedene Vorteile bieten. Zum Beispiel können sie Datenratenoperationen von bis zu mindestens 28 GB/s unterstützen, da ihre effektiven Bandbreiten weniger empfindlich gegenüber Ausgangs-RC-Zeitkonstanten sind. Daher können solche Auslegungen als Implementierungen mit hoher Bandbreite ausgeführt sein, obwohl Zf als hohe Impedanz (oder hoher Widerstand) ausgelegt ist. In den meisten Fällen stellt dies eine Verbesserung im Vergleich zu bekannten Gm-RL-Auslegungen dar, bei denen die Bandbreite umgekehrt proportional zur Last (RL) ist.
  • Des Weiteren können einige Auslegungen eine höhere Treiberfähigkeit auf einer kapazitiven Last aufweisen. Einige Auslegungen können ferner eine geringere Bandbreitenverringerung aufweisen, wenn ihre Stufen kaskadiert sind. Sie können ferner einen niedrigeren Energieverbrauch aufweisen, z. B. da ihre Auslegungen ein höheres Gain bieten können als vorhergende Auslegungen, so dass es einen größeren Spielraum für den Kompromiss zwischen Energieverbrauch und AC-Gain gibt.
  • Ferner kann es bei einigen Ausführungsformen einen kleineren Frequenzbereich mit saturiertem Gain geben. Zum Beispiel bietet die Verwendung einer Doppel-Resonanz-LC-LC-Einheit eine hinweisende Gainantwort. Daher kann die Frequenzregion für das saturierte Gain (Region mit kleiner Gainsteigung) wesentlich kleiner sein als diejenige dem Stand der Technik entsprechender Auslegungen.
  • Ferner kann es bei einigen Ausführungsformen mindestens zwei verfügbare Betriebsmodi bei der Gainüberhöhungseinstellung geben. Wie in 10A und 10B gezeigt ist, sind zwei durch eine Gainüberhöhung gesteuerte Modi bei der Empfängerentzerrungs-Auslegung verfügbar, die eine größere Flexibilität bei der Entwicklung von Hochgeschwindigkeitsempfängern bieten. Ferner kann bei einigen Auslegungen eine Detektion der digitalen Offset-Spannung z. B. unter Verwendung statistischer Verteilungen der Datenübergangsflanken in einer digitalen Domäne erfolgen, wodurch eine mögliche Vorgehensweise geschaffen wird, mit der verbesserte Immunitäten gegen PVT-Variationen geboten wird. Diese und weitere Vorteile können von verschiedenen hier offengelegten Ausführungsformen geboten werden.
  • Digitale Entzerrung unter Anwendung von Flanken-UI-Binning
  • In den folgenden Abschnitten und mit Bezug auf 15–19 werden Übergangsflanken-Binning-Techniken für die digitale Entzerrung z. B. für einen Verbund-GPA, wie oben beschrieben, diskutiert. Die hier diskutierten Techniken können bei Verstärkern mit empfängerbasierter adaptiver zeitkontinuierlicher linearer Entzerrung (CTLE), wie den in 5 und 15 gezeigten, angewendet werden.
  • 15 ist eine Top-Level-Darstellung von Entzerrungs-(equalization – EQ-)Vorgehensweisen gemäß einigen hier offengelegten Ausführungsformen. Bei einer ersten Ausführungsform kann für eine Flankenentzerrung bei einer CTLE-Konfiguration nur ein VGA-Gain-Regelkreis erforderlich sei, und bei einer zweiten Ausführungsform kann die Flankenentzerrung in einer CTLE-Struktur zwei VGA-Gain-Regelkreise umfassen, einen mit einer Spitzengainsteuerung und den anderen mit einer Niederfrequenz-Gainsteuerung.
  • Da die erste Ausführungsform auch Teil der zweiten Ausführungsform ist, wird diese primär beschrieben. Mit Bezug auf 15 können die Basisoperationen der Flankenentzerrung wie folgt beschrieben werden.
  • Ein Sender (transmitter – Tx) sendet das Datensignal über den Kanal (T-Leitung) zu dem Empfänger oder dem VGA-Eingang. Aufgrund des ISI-Effekts verschlechtert sich das Augendiagramm am VGA-Eingang. Um das ankommende Datensignal aus dem Tx korrekt zu verarbeiten, ist eine Signalentzerrung erforderlich, um die Augenöffnung durch Kompensieren der Hochfrequenzkomponenten des Signals zu vergrößern. Ein VGA mit einer Source-Gegenkopplungs-Topologie wird verwendet, um die Wellenform-Konditionierfunktion durchzuführen. Das Datensignal wird dann sowohl an seinen Amplituden als auch Übergangsflankensteigungen verstärkt, und dann werden wiederum die Nulldurchgangs-Verteilungen der Impulsflanken ebenfalls verschoben.
  • Bei dem dargestellten Entzerrer wird eine Technik angewendet, die hier als ”Binning” bezeichnet wird. Beim Binning werden separate Zähler verwendet, um unterschiedliche Daten- und Flankenabtastwerte zu zählen, die als 1B (Biteinheitsintervall), XB oder anderweitig gekennzeichnet sind. (Ein Biteinheitsintervall ist die Periode für ein einzelnes Bit, d. h. die Inverse einer detektierten oder angenommenen Bitrate. Falls zum Beispiel ein 2,5 GB/s-Konzept angenommen wird, wäre 1B 40 Pikosekunden. Falls eine Flanke als 80 Pikosekunden nach der letzten Flanke ankommend geschätzt wird, würde sie dann somit als 2B-Flanke klassifiziert, eine 160-Pikosekunden-Flanke wäre eine 4B-Flanke und so weiter.) Bei dem gezeigten digitalen Detektor werden drei Aufwärts-/Abwärts-Zähler verwendet: einer für 1B-Flanken, einer für X-(jede Ganzzahl) Flanken und einer sowohl für 1B- als auch XB-Flanken.
  • 16A bis 16C zeigen gezählte Flankenverteilungen für eine ideale Entzerrung (16A), eine übermäßige Entzerrung (16B) und eine unzureichende Entzerrung (16C). Diese Verteilungsdiagramme enthalten abfallende Flanken, einschließlich Flanken von den 1-UI-(1B-)Impulsen, die abfallenden Flanken von anderen Multi-UI-(x-UI oder XB-)Impulsen als den 1-UI-Impulsen und die gesamten Flanken (All-UI) von allen Impulsen (d. h. Kombination aus 1-UI und x-UI).
  • Wenn das Augendiagramm ideal ist (16A), ist keine Entzerrung erforderlich, und die Flankenverteilungen von 1-UI, x-UI und All-UI sind miteinander abgeglichen. Die Mitte der All-UI-Verteilung sollte ebenfalls auf die PI-Flanken-Takte ausgerichtet sein. Grundsätzlich bleibt dies vom statischen Standpunkt aus betrachtet wahr, obwohl die Phase des PI-Takts kontinuierlich von CDR eingestellt wird. Falls das Detektionsergebnis als ”–1” für frühere Flanken im Vergleich zu den PI-Flanken-Takten und als ”+1” für die späteren Flanken-Fälle festgesetzt wird, können die Verteilungen der detektierten Flanken unter Verwendung der Aufwärts- und Abwärtszähler (up and down counters – UDC) quantifiziert werden. Idealerweise sollten die Aufwärts-/Abwärtszähler ein 0-Zählungsergebnis für die All-UI-Flanken-Verteilung ergeben.
  • In 16B und 16C sind die Flankenverteilungen für unterschiedliche ISI-Bedingungen dargestellt. 16B zeigt die Flankenverteilung in einem über-entzerrten Fall, bei dem das UDC-Delta zwischen All-UI und 1-UI und ferner All-UI und x-UI als Kriterien für die Identifizierung einer Über-Entzerrungs-Bedingung für den CTLE-Kreis hervorgehoben ist. Die Detektionskriterien zum Identifizieren der Unter-Entzerrungs-Bedingung sind auf im Wesentlichen gleiche Weise in 16C dargelegt.
  • Vom Standpunkt der Schaltungsoperationen aus betrachtet, die in dem Blockschaltbild von 15 gezeigt sind, werden zwei Abtaster (Daten und Phase) für die Abtastoperationen in der Mitte und an den Flanken der Datenimpulse verwendet. Die Ergebnisse dieser Abtaster werden dann zur weiteren Verarbeitung in zwei Register geladen.
  • Die Daten- und Flankenabtastwerte dienen nicht nur als Phasendetektoren für CDR, sondern bestimmen auch die entsprechende Flankenauftritts-Zeitsteuerungs-Beziehung zwischen Datenflanken und dem PI-Flanken-Takt. Die Tabelle von 17 zeigt eine Wahrheitstabelle dieser 1-UI- versus X-UI-Binning-Kriterien gemäß einigen Ausführungsformen.
  • Bei der vorgenannten zweiten Ausführungsform (zwei Regelkreise) sind zwei weitere Amplitudenfehlerabtaster (Fehler-1- und Fehler-2-Abtaster aus 15) integriert. Die entsprechenden Binning-Kriterien mit der Amplitudenfehlerdetektion sind in der Tabelle von 18 gezeigt.
  • In der vorstehenden Beschreibung und den nachfolgenden Patentansprüchen sollten die folgenden Ausdrücke wie folgt ausgelegt werden: es können die Ausdrücke ”gekoppelt” und ”verbunden” und deren Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke nicht notwendigerweise als Synonyme gelten. Vielmehr wird bei bestimmten Ausführungsformen ”verbunden” verwendet, um anzuzeigen, dass zwei oder mehr Elemente in direktem physischen oder elektrischen Kontakt miteinander stehen. ”Gekoppelt” wird verwendet, um anzuzeigen, dass zwei oder mehr Elemente zusammenwirken oder miteinander interagieren, diese jedoch in direktem physischen oder elektrischen Kontakt miteinander stehen oder nicht stehen können.
  • Der Ausdruck ”PMOS-Transistor” bezieht sich auf einen P-Metalloxid-Halbleiter-Feldeffekttransistor. Gleichermaßen bezieht sich ”NMOS-Transistor” auf einen N-Metalloxid-Halbleiter-Feldeffekttransistor. Es sei darauf hingewiesen, dass, falls nichts anderes ausdrücklich angegeben oder von der Art ihrer Verwendung diktiert wird, immer dann, wenn die Ausdrücke ”MOS-Transistor”, ”NMOS-Transistor” oder ”PMOS-Transistor” verwendet werden, diese beispielhaft verwendet werden. Sie schließen die unterschiedlichen Arten von MOS-Vorrichtungen ein, einschließlich Vorrichtungen mit anderen VTs, Materialtypen, Isolierdicken, Gate-Konfigurationen, um nur einige zu nennen. Ferner kann, sofern nicht spezifisch als MOS oder dergleichen bezeichnet, der Ausdruck Transistor andere geeignete Transistortypen umfassen, z. B. Flächen-Feldeffekttransistoren, Bipolar-Flächentransistoren, Metall-Halbleiter-FETs und verschiedene Typen von dreidimensionalen Transistoren, MOS oder anderweitig, die heute bekannt oder noch nicht entwickelt worden sind.
  • Die Erfindung ist nicht auf die beschriebenen Ausführungsformen beschränkt, sondern kann mit einer Modifikation und Änderung, die in das Wesen und den Umfang der beiliegenden Patentansprüche fallen, in die Praxis umgesetzt werden. Zum Beispiel sei darauf hingewiesen, dass die vorliegende Erfindung für die Verwendung mit sämtlichen Typen von Chips von integrierten Halbleiterschaltungen (”IC”) geeignet ist. Beispiele für diese IC-Chips umfassen, sind jedoch nicht beschränkt auf, Prozessoren, Steuereinrichtungen, Chipsatzkomponenten, programmierbare logische Arrays (PLA), Speicherchips, Netzchips und dergleichen.
  • Es sei ferner darauf hingewiesen, dass in einigen der Zeichnungen Signalführungsleitungen durch Linien dargestellt sind. Einige können dicker sein, um mehr einzelne Signalwege anzuzeigen, ein Anzahletikett aufweisen, um eine Anzahl von einzelnen Signalwegen anzuzeigen, und/oder Pfeile an einem oder mehreren Enden aufweisen, um eine Primärinformations-Flussrichtung anzuzeigen. Dies darf jedoch nicht als Einschränkung ausgelegt werden. Vielmehr können solche hinzugefügten Details in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet werden, um das Verständnis einer Schaltung zu vereinfachen. Jede dargestellte Signalleitung, ob sie nun zusätzliche Informationen aufweist oder nicht, kann ein oder mehrere Signale umfassen, die in mehrere Richtungen laufen können, und kann mit jedem geeigneten Typ von Signalkonzept implementiert werden, z. B. digitale oder analoge Leitungen, die mit Differenzialpaaren implementiert sind, Glasfaserleitungen und/oder einpolig geerdeten Leitungen.
  • Es sei darauf hingewiesen, dass beispielhafte Größen/Modelle/Werte/Bereiche angegeben worden sein können, obwohl die vorliegende Erfindung nicht auf diese beschränkt ist. Da Herstelltechniken (z. B. Fotolithografie) mit der Zeit immer ausgereifter werden, wird erwartet, dass Vorrichtungen mit kleinerer Größe hergestellt werden können. Des Weiteren können zur Vereinfachung der Darstellung und Diskussion und um die Erfindung nicht zu verkomplizieren, bekannte Energie-/Masseverbindungen mit IC-Chips und anderen Komponenten in den Figuren gezeigt oder nicht gezeigt sein. Ferner können Anordnungen in Form von Blockschaltbildern gezeigt sein, um eine Verkomplizierung der Erfindung zu vermeiden und angesichts der Tatsache, dass spezifische Details bezüglich der Implementierung solcher Blockschaltbild-Anordnungen in hohem Maß von der Plattform abhängig sind, in der die vorliegende Erfindung zu implementieren ist, d. h. solche spezifischen Details sollten in den Kenntnisbereich eines Fachmanns auf dem Sachgebiet fallen. Wenn spezifische Details (z. B. Schaltungen) dargelegt sind, um beispielhafte Ausführungsformen der Erfindung zu beschreiben, ist es für einen Fachmann auf dem Sachgebiet offensichtlich, dass die Erfindung ohne diese oder mit einer Variation dieser spezifischen Details in die Praxis umgesetzt werden kann. Die Beschreibung darf somit nur als veranschaulichend und nicht als einschränkend angesehen werden.

Claims (19)

  1. Chip, der umfasst: eine Gainüberhöhungsverstärker-(GPA-)Stufe, die aufweist (i) eine Source-Gegenkopplungs-Transkonduktanz-Stufe (SDG-Gm) mit einem Eingang als GPA-Stufen-Eingang; (ii) einen Transimpedanzverstärker (Tia) mit einem Ausgangs als GPA-Stufen-Ausgang; und (iii) eine Negativ-Kapazitäts-Einheit (NCU) zum Koppeln der SDG-Gm mit dem Tia.
  2. Chip nach Anspruch 1, bei dem der Tia mindestens einen LC-Resonanzkreis umfasst.
  3. Chip nach Anspruch 2, bei dem der mindestens eine LC-Resonanzkreis einen Dual-Resonanz-(LC-LC) Kreis umfasst, der mit der SDG-Gm als Teil eines Negativ-Rückkopplungs-Wegs von dem Tia zu der SDG-Gm gekoppelt ist.
  4. Chip nach Anspruch 1, bei dem die Negativ-Kap.-Einheit (i) quergekoppelte Transistoren jeweils mit einem Ausgang und (ii) einen Kondensator, der zwischen den Transistorausgängen gekoppelt ist, umfasst.
  5. Chip nach Anspruch 4, bei dem der Tia einen ersten und einen zweiten Inverter jeweils mit einem Dual-Resonanzkreis (LC-LC), der zwischen einem Eingang und einem Ausgang des Inverters gekoppelt ist, umfasst.
  6. Chip nach Anspruch 5, bei dem die quergekoppelten Transistoren der NCU Eingänge aufweisen, die mit den Tia-Invertereingängen gekoppelt sind.
  7. Chip nach Anspruch 1, bei dem die GPA-Stufe eine von drei GPA-Stufen ist, die kaskadiert sind, um einen Verbund-GPA-Verstärker zu bilden.
  8. Chip nach Anspruch 7, bei dem die NCU in jeder Stufe zum Eliminieren einer Kapazität an einem inneren Knotenpunkt eines Ausgangs der SDG-Gm-Schaltung dient.
  9. Chip nach Anspruch 8, bei dem die NCU in jeder Stufe eine gesteuerte Stromquelle, die als Last für eine zugehörige SDG-Gm gekoppelt ist, aufweist.
  10. Chip nach Anspruch 7, bei dem der Verbund-GPA als Cherry-Hooper-Verstärker ausgebildet ist.
  11. Chip nach Anspruch 7, bei dem der Verbund-GPA mindestens eine Steuerung zum Steuern des Ausgangs-Offsets für mindestens eine der GPA-Stufen aufweist.
  12. Chip nach Anspruch 11, bei dem die mindestens eine Steuerung zum Steuern eines Strompegels in der NCU für die GPA-Stufe dient, deren Ausgangs-Offset zu korrigieren ist.
  13. Chip nach Anspruch 7, der ferner einen digitalen Detektor zum Verarbeiten von Ausrichtungsverteilungen von ansteigenden Flanken zum Einstellen eines Ausgangs-Offsets für eine oder mehrere der GPA-Stufen umfasst.
  14. Chip nach Anspruch 7, der ferner einen digitalen Detektor zum Verarbeiten von Ausrichtungsverteilungen von ansteigenden Flanken zum Einstellen eines Ausgangs-Offsets für eine oder mehrere der GPA-Stufen umfasst.
  15. Chip nach Anspruch 7, bei dem ferner jede Stufe einen Tia mit einem einstellbaren Dual-Resonanzkreis aufweist, so dass eine Frequenzantwort für jede Stufe eingestellt werden kann.
  16. Rechnerplattform, die umfasst: einen ersten Chip mit einem Empfänger zum Empfangen eines Bitstroms aus einem zweiten Chip, der über eine Übertragungsleitung mit dem ersten Chip gekoppelt ist; wobei der Empfänger einen Verbund-GPA zum Empfangen des Bitstroms und einen digitalen Detektor umfasst, der mit einem Ausgang des Verbund-GPA gekoppelt ist, um den Bitstrom digital zu verarbeiten und eine Rückkopplung zu dem Verbund-GPA zu liefern, um in diesem einen oder mehrere Parameter einzustellen, wobei der Verbund-GPA mindestens eine Negativ-Kapazitäts-Einheit (NCU) aufweist.
  17. Plattform nach Anspruch 16, bei der der digitale Detektor GPA-Parameter sowohl für eine Offset-Korrektur als auch eine digitale Entzerrung steuert.
  18. Plattform nach Anspruch 17, bei der der digitale Detektor eine Logik zum Analysieren einer Taktflankenverteilung zum Steuern einer Ausgangs-Offset-Korrektur in einer oder mehreren Stufen des Verbund-GPA aufweist.
  19. Plattform nach Anspruch 17, bei der der digitale Detektor ein Unit-Intervall-(UI-)Taktflanken-Binning zum Steuern von Entzerrungsparametern für den Verbund-GPA verwendet.
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