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GEBIET DER ERFINDUNG
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Die Erfindung betrifft eine elektronische Vorrichtung zum Zwischenspeichern eines Signals eines temperaturkompensierten Quarzoszillators und ein Verfahren zur Herstellung einer derartigen Vorrichtung.
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HINTERGRUND
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Zusammen mit der wachsenden Beliebtheit von handgehaltenen Vorrichtungen wie etwa Smartphones, PDAs und UMPCs usw. müssen immer mehr Funktionalitäten in einer einzigen tragbaren Vorrichtung integriert sein. Ein typisches Beispiel einer solchen Vorrichtung ist ein Mobiltelefon (auch als Smartphones oder Media Phones bezeichnet), in dem Funktionen wie GPS (engt. Global Positioning System, Satellitennavigationssystem), WLAN (engl. Wireless Local Area Networks, drahtloses lokales Netzwerk), Bluetooth enthalten sind, wobei die drahtlose Übertragung oder der digitale Videorundfunk lediglich einige Beispiele für die leistungsstarke Medienverarbeitung darstellen, die eine entsprechende Prozessorkapazität erfordert. Die damit verbundenen Standards hinsichtlich der Leistung und der Funktionalität werden ständig verbessert, und die Anforderungen für die eingebetteten Prozessoren und integrierten Schaltungen steigen mit jeder neuen Generation dieser Vorrichtungen. Jedes der Hochleistungsmerkmale einer der genannten Funktionalitäten erfordert stabile Hochleistungs-Taktsignales. Diese Taktsignale werden üblicherweise von temperaturkompensierten Quarzoszillatoren (TCXO) erzeugt. Diese TCXOs sind aufgrund ihrer hohen Stabilität und Genauigkeit teurer als normale Quarzoszillatoren. Aufgrund des starken Wettbewerbs auf dem Markt gibt es jedoch einen sehr hohen Druck, die elektronischen Vorrichtungen sehr kostengünstig herzustellen. Trotz der Anforderung einer Vereinfachung der Systeme zur Senkung der Kosten wird bei einer üblichen tragbaren Vorrichtung ein separater TCXO für jedes integrierte Merkmal verwendet. Dies ist in der vereinfachten Darstellung in 1 gezeigt. Aufgrund des begrenzten Ausgangslaslastfaktors verfügbarer TCXOs ist es unmöglich, einen TCXO für mehrere Funktionsstufen zu verwenden, wie beispielsweise WLAN, GPS, Bluetooth oder Multimedia. Es gibt jedoch einen allgemeinen Bedarf, die TCXO-Ausgangssignale zwischenzuspeichern. Bisher bieten jedoch Halbleitertechnologien nicht die erforderlichen Komponenten zum Zwischenspeichern der TCXO-Ausgangssignale aufgrund deren geringen Spannungshubs, ihrer hohen Frequenz und Einschränkungen bei der zulässigen Dämpfung.
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Aus den Druckschriften
US 7 557 428 B2 und
US 2008/0 297 268 A1 ist jeweils eine Schaltung bekannt, bei der ein Inverter das Ausgangssignal eines temperaturkompensierte Quarzoszillators empfängt und das zwischengespeicherte TCXO-Signal an einem Ausgangsknoten bereitstellt.
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Aus Tietze/Schenk, Halbleiterschaltungstechnik, 12. Auflage, ISBN 3-540-42849-6, S. 639 ist ein Inverter in CMOS-Technologie offenbart, der einen MOS-Transistor aufweist, an dessen Steuergate das Eingangssignal angelegt wird und an dessen Source/Drain-Kontakt das Ausgangssignal bereitgestellt wird. Ferner wird von einem zweiten MOS-Transistor ein Strom in den ersten Transistor gespeist.
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Hilleringmann, Silizium-Halbleitertechnologie, 1. Auflage zeigt auf S. 166 ein komplementäre Paar MOS-Transistoren, welche sich zu einem Inverter verdrahten lassen.
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Die Druckschrift
US 2010/0 013 563 A1 offenbart einen Oszillator der aus einer Reihe von in Serie geschalteten Invertern besteht.
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Auch eine Kombination des vorgenannten Standes der Technik erfüllt jedoch nicht die gewünschten Anforderungen bezüglich der Dämpfung, des Ausgangslasffaktors und der Verarbeitung von Signalen mit begrenzter Spannungsschwankung.
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KURZZUSAMMENFASSUNG
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Eine Aufgabe der Erfindung besteht darin, eine elektronische Vorrichtung zum Zwischenspeichern von Signalen eines temperaturkompensierten Quarzoszillators bereitzustellen, die so ausgeführt ist, dass sie lediglich eine begrenzte Dämpfung, einen akzeptablen Ausgangslastfaktor und die Fähigkeit bietet, Signale mit einer begrenzten Spannungsschwankung zu verarbeiten.
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Die Aufgabe wird durch den Gegenstand des Anspruchs 1 gelöst. Gemäß einem Aspekt der Erfindung wird eine integrierte elektronische Halbleitervorrichtung mit einem Substrat mit einer ersten Dotierungskonzentration bereitgestellt. Die erste Dotierungskonzentration ist eine leichte Dotierung, was bedeutet, dass die Konzentration zum Beispiel etwa 10^8/cm^2 oder zwischen 10^7/cm^2 und 10^9/cm^2 liegt. Es gibt einen ersten MOS-Transistor, der so ausgeführt ist, dass er ein Ausgangssignal eines temperaturkompensierten Quarzoszillators (TCXO) an einem Steuergate empfängt, um das zwischengespeicherte TCXO-Signal an einem Ausgangsknoten bereitzustellen. Der Ausgangsknoten kann der Source-Anschluss des ersten MOS-Transistors sein. Das bedeutet, dass der erste MOS-Transistor so ausgeführt ist, dass er das TCXO-Ausgangssignal zwischenspeichert. Es gibt einen zweiten MOS-Transistor, der in einer Wanne mit einer zweiten Dotierungskonzentration aufgebaut ist. Die Wanne ist in dem Substrat mit der ersten Dotierungskonzentration ausgebildet. Der zweite MOS-Transistor wird dann so gekoppelt, dass er einen Strom zum ersten MOS-Transistor speist. Der Kanal des ersten MOS-Transistors ist direkt in dem Substrat aufgebaut. Die erste Dotierungskonzentration kann um mindestens das Zehnfache niedriger sein als die zweite Dotierungskonzentration. Die zweite Dotierungskonzentration kann etwa 10^14/cm^2 betragen. Die elektronische Vorrichtung gemäß diesem Aspekt der Erfindung verwendet einen speziellen MOS-Transistor (den ersten MOS-Transistor), um die TCXO-Ausgangssignale zwischenzuspeichern. Dieser MOS-Transistor ist in dem geringfügig dotierten Substrat ohne Verwendung einer separaten Wanne aufgebaut. Aufgrund dieser technologischen Maßnahmen ist es möglich, Signale, wie etwa die TCXO-Ausgangssignale, zwischenzuspeichern und dabei eine geringere Spannungsschwankung zu haben und lediglich eine sehr begrenzte Dämpfung und zusätzliches Rauschen zu den Signalen zu bieten.
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Gemäß einem Aspekt der Erfindung kann der Kanal des ersten MOS-Transistors die gleiche Dotierungsart und die gleiche Dotierungskonzentration wie das Substrat haben. Dieser Aspekt der Erfindung stellt sicher, dass der erste MOS-Transistor eine niedrigere Rauschkennlinie als der zweite MOS-Transistor aufweist.
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Gemäß einem weiteren Aspekt der Erfindung weist der erste MOS-Transistor mehrere parallele Abzweigungen auf. Jede der Abzweigungen enthält einen partiellen MOS-Transistor. Alle partiellen MOS-Transistoren bilden zusammen den ersten MOS-Transistor. Die Gates der partiellen MOS-Transistoren sind aneinandergekoppelt, um das Ausgangssignal des TCXO zu empfangen. Ferner sind mehrere Widerstände vorgesehen. Es ist ein Widerstand an jeden Source-Anschluss eines partiellen MOS-Transistors gekoppelt. Die andere Seite des Widerstands ist an den Ausgangsknoten gekoppelt. Dies sorgt dafür, dass der Ausgangswiderstandswert des ersten MOS-Transistors im Wesentlichen reduziert ist. Darüber hinaus wird auch die Rauschkennlinie des ersten MOS-Transistors verringert.
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Es kann auch ein dritter MOS-Transistor vorgesehen sein. Der dritte MOS-Transistor kann an den ersten MOS-Transistor gekoppelt und ähnlich wie der erste MOS-Transistor ausgeführt sein. Das bedeutet, dass der dritte MOS-Transistor auch direkt in dem Substrat aufgebaut sein kann, wobei es möglich ist, dass ein Kanal nicht anders dotiert ist als das Substrat. Mit anderen Worten kann der dritte MOS-Transistor einen Kanal mit der gleichen Dotierung, der gleichen Dotierungsart und der gleichen Dotierungskonzentration wie das Substrat haben.
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Die erfindungsgemäße elektronische Vorrichtung kann zum Zwischenspeichern von Signalen von temperaturkompensierten Quarzoszillatoren (TCXOs) verendet werden. Somit können elektronische Vorrichtungen, bei denen diese Art Buffer verwendet wird, die Anzahl der separaten temperaturkompensierten Quarzoszillatoren wesentlich reduzieren. Dadurch werden die Gesamtkosten der entsprechenden Vorrichtungen und die Komplexität verringert.
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Die Erfindung stellt auch ein Verfahren zum Herstellen einer integrierten elektronischen Halbleitervorrichtung bereit. Ein erster MOSFET-Transistor ist in einem Substrat mit einer ersten Dotierungskonzentration aufgebaut. Es wird ein Kanal des ersten MOS-Transistors aufgebaut, wobei der Kanal die gleiche Dotierungsart und die gleiche Dotierungskonzentration wie das Substrat hat. Darüber hinaus wird in dem Substrat eine Wanne ausgebildet. Die Wanne hat eine zweite Dotierungskonzentration. Ein zweiter MOS-Transistor wird dann in der Wanne aufgebaut. Der erste MOS-Transistor wird mit dem zweiten MOS-Transistor gekoppelt. Das Gate des ersten MOS-Transistors wird dann so gekoppelt, dass es das Ausgangssignal eines temperaturkompensierten Quarzoszillators (TCXO) empfängt.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere Aspekte der Erfindung ergeben sich aus der nachfolgenden Beschreibung der bevorzugten Ausführungsformen der Erfindung anhand der beigefügten Zeichnungen. Darin zeigen:
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1 ein vereinfachtes Schaltbild einer elektronischen Vorrichtung gemäß dem Stand der Technik,
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2 ein vereinfachtes Schaltbild einer elektronischen Vorrichtung gemäß einem Aspekt der Erfindung,
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3 ein vereinfachtes Schaltbild einer elektronischen Vorrichtung gemäß einer Ausführungsform der Erfindung,
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4 eine elektronische Vorrichtung gemäß einer Ausführungsform der Erfindung in einer ausführlicheren Weise,
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5 ein vereinfachtes Schaltbild einer elektronischen Vorrichtung gemäß einer weiteren Ausführungsform der Erfindung und
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AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
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2 ist ein vereinfachtes Schaltbild einer elektronischen Vorrichtung, die gemäß einem Aspekt der Erfindung implementiert ist. Wenn das Ausgangssignal des temperaturkompensierten Quarzoszillators TCXO zwischengespeichert ist, kann ein einzelner TCXO für viele verschiedene Stufen oder Funktionsmerkmale wie etwa WLAN, GPS oder Bluetooth verwendet werden. Einer der Hauptaspekte dieser Erfindung ist jedoch die spezielle Art der Implementierung der Buffer BU1, BU2 und BU3, die in 2 gezeigt sind.
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3 zeigt ein vereinfachtes Schaltbild einer elektronischen Vorrichtung gemäß einer Ausführungsform der Erfindung. Die Schaltung weist zwei Hauptstufen auf, die als A1 und A2 bezeichnet sind. Das Signal 131 ist ein Eingangstaktsignal, das am Pin IN von einem temperaturkompensierten Quarzoszillator (TCXO, nicht gezeigt) empfangen wird. Es gibt einen entkoppelnden Kondensator C1, der außerhalb der integrierten Schaltung implementiert sein kann, was mit den gestrichelten Linien angegeben ist. Das Signal 102 wird am Pin CNTL empfangen und dazu verwendet, den Buffer freizugeben oder zu sperren. Es gibt einen resistiven Teiler R13, R14, in den das Eingangssignal IN von dem Quarzoszillator gespeist wird, nachdem es durch den entkoppelnden Kondensator C1 geleitet wurde. Die Transistoren M120 und M121 werden dazu verwendet, den Eingangspfad freizugeben oder zu sperren. Die Widerstände R13, R14 dienen als Vorspannschaltung für das eingehende Sinussignal (d. h. das TCXO-Ausgangssignal), das am Knoten 101 empfangen wird. Der Knoten 101 ist an das Gate des Transistors NVT11 gekoppelt. Der Transistor NVT11 ist der Hauptbuffertransistor, der gemäß Aspekten der Erfindung implementiert ist. Das bedeutet, dass der Transistor NVT11 direkt in dem Substrat der integrierten elektronischen Vorrichtung 1 aufgebaut ist. Insbesondere erhält der Transistor NVT11 keine zusätzliche Kanaldotierung. Die Dotierungskonzentration des Kanals kann die gleiche sein wie die Dotierungskonzeritration des Substrats. Der Kanal des Transistors NVT11 kann eine Dotierungskonzentration von 10^8/cm^2 haben. Das Substrat kann dann auch eine Dotierungskonzentration von 10^8/cm^2 haben. Auch die Dotierungsart des Substrats und des Kanals kann die gleiche sein. Somit ist die Schwellenspannung des Transistors NVT11 sehr niedrig und kann sogar negativ sein. Die fehlende Kanaldotierung führt dazu, dass der Transistor NVT11 rauschärmer ist als normale MOS-Transistoren, bei denen eine Kanaldotierung oder spezielle separate Wannen verwendet werden. Die Dotierungskonzentration eines Kanals anderer Transistoren, die in einer Wanne eingebaut sind (Transistoren, die mit einem M am Anfang bezeichnet sind), kann etwa 10^14/cm^2 betragen. Der Dotierungspegel des Kanals eines Buffertransistors NVT11 gemäß der Erfindung kann mindestens um das 10-fache, 100-fache oder 1.000-fache niedriger sein als der normale Dotierungspegel von NMOS- oder PMOS-Transistoren. Der Dotierungspegel des Kanals eines erfindungsgemäßen Buffertransistors NVT11 kann vorteilhaft mindestens um das 10.000- oder sogar das 100.000-fache oder mehr (auch um einen Faktor von 10^6) niedriger sein als der normale Dotierungspegel von NMOS- oder PMOS-Transistoren.
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Der MOS-Transistor M101, der Transistor NVT11 und der NMOS-Transistor M103 sind in Reihe geschaltet. Der Widerstand R15 ist mit dem gemeinsamen Knoten 126 (zwischen NVT11 und M103) verbunden. Der andere Anschluss des Widerstands R15 ist mit dem Drain-Anschluss des PMOS-Transistors M102 verbunden. Der Source-Anschluss des PMOS-Transistors M102 ist mit dem Knoten 125 verbunden. Der Knoten 125 ist der Versorgungsspannungspegel für die Schaltung. Der Knoten 104 ist die zwischengespeicherte Sinusausgabe des zwischengespeicherten TCXO-Signals.
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Das Gate des NMOS-Transistors M103 ist mit dem Gate des NMOS-Transistors M104 verbunden, das auch mit dem Drain-Anschluss des Transistors M104 verbunden ist. Die NMOS-Transistoren M103 und M104 bilden einen Stromspiegel. Der PMOS-Transistor M106 und der PMOS-Transistor M107 sind in Reihe geschaltet. Darüber hinaus sind die PMOS-Transistoren M108 und M109 sowie M110 und M111 in Reihe geschaltet. Die Drain-Anschlüsse der PMOS-Transistoren M107, M109 und M111 sind miteinander und auch mit dem Gate/Drain-Anschluss des NMOS-Transistors M104 (Knoten 105) verbunden. Die Gates der PMOS-Transistoren M106, M108 und M110 sind auch miteinander verbunden (Knoten 111). Die Eingabe für die Stufe A2 ist das Signal VBG, das von einem Bandabstandsspannungsgenerator empfangen wird. Somit ist VBG die Bandabstandsausgangsspannung. Die NMOS-Transistoren M116 und M117 sind gewöhnliche NMOS-Transistoren mit identischen Abmessungen. Diese NMOS-Transistoren M116 und M117 sind mit den MOS-Transistoren NVT12 und NVT13 in Reihe geschaltet, die gemäß Aspekten der Erfindung hergestellt sind. Das bedeutet, dass die Transistoren NVT12 und NVT13 keine zusätzliche Kanaldotierung haben und direkt in dem Substrat aufgebaut sind, wobei die gleiche Dotierungsart wie bei dem Substrat verwendet wird. Die Gates des NMOS-Transistors M116 und des Transistors NVT12 sowie die des NMOS-Transistors M117 und des MOS-Transistors NVT13 sind miteinander verbunden. Die Drain-Anschlüsse der NMOS-Transistoren NVT12 und NVT13 sind mit den Drain-Anschlüssen der PMOS-Transistoren M114 bzw. M115 verbunden. Die PMOS-Transistoren M114 und M115 befinden sich auch in einer Stromspiegelkonfiguration. Ein Widerstand R12 ist mit der Verbindung der NMOS-Transistoren M116 und M117 verbunden. Das gemeinsame Gate des NMOS-Transistors M116 und des NMOS-Transistors NVT12 ist mit einem Widerstand R11 verbunden. Es ist auch mit dem Drain-Anschluss des PMOS-Transistors M112 verbunden. Das Gate des PMOS-Transistors M112 ist mit dem gemeinsamen Anschluss des Transistors M114 und des Transistors NVT12 (bei Knoten 111) verbunden. Der Knoten 111 ist auch mit einem anderen PMOS-Transistor M113 verbunden. Der Source-Anschluss des PMOS-Transistors M113 ist mit dem Versorgungsspannungspegel (Knoten 125) verbunden, und das Gate des PMOS-Transistors M113 ist mit dem Ausgang des Inverters IV11 verbunden. Bei dieser Ausführungsform können die folgenden Transistoren der Stufe A2 identische Abmessungen haben: M114 und M115, NVT12 und NVT13, M116 und M117. Das bedeutet, dass diese Transistoren so bemessen sind, dass sie aufeinander abgestimmt sind. Die Stufe A1.1 der Stufe A1 ist ferner durch eine strichpunktierte Linie begrenzt. Diese Stufe A1.1 ist in 4 ausführlicher gezeigt.
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4 zeigt ein vereinfachtes Schaltbild der Stufe A1.1, die in 3 gezeigt ist. Die PMOS-Transistoren MP3n beziehen sich auf den in 3 gezeigten Transistor M101. Der Transistor NVT3n bezieht sich auf den Transistor NVT11 aus 3. Der Transistor MN3n bezieht sich auf den Transistor M103 aus 3, und der Widerstand Ran bezieht sich auf den Widerstand R15 aus 1. Wie in 4 gezeigt, gibt es viele Abzweigungen mit identischen Verbindungen von PMOS-, NMOS- und anderen Transistoren sowie Widerständen. Die nachfolgende Erläuterung bezieht sich auf eine einzige Abzweigung und ist für alle in 4 gezeigten Abzweigungen identisch. Jede Abzweigung besteht aus einem PMOS-Transistor (MP31, MP32, MP33, MP3n), der mit einem Spannungsversorgungspegel (Knoten 301) verbunden ist, einem gemäß Aspekten der Erfindung hergestellten Transistor (NVT31, NVT32, NVT33, NVT3n), der das Ausgangssignal des TCXO an seinem Gate empfängt, und NMOS-Transistoren MN31, MN32, MN33 bzw. MN3n. Jede Abzweigung ist an einen Widerstand R31, R32, R33 bis R3n gekoppelt, die alle am Ausgangsknoten 306 aneinandergekoppelt sind. Der Source-Anschluss eines einzelnen PMOS-Transistors MP3n ist mit dem Knoten 301 verbunden, der der Versorgungsspannungspegel ist. Der Drain-Anschluss des PMOS-Transistors MP3n ist mit dem Drain- (oder Source-) Anschluss des Transistors NVT3n verbunden. Der Source- (oder Drain-) Anschluss des Transistors NVT3n ist mit dem Drain-Anschluss des NMOS-Transistors MN3n verbunden. Der Source-Anschluss des NMOS-Transistors MN3n ist mit Masse verbunden. Der gemeinsame Anschluss des Transistors NVT3n und des NMOS-Transistors MN3n ist mit einer Seite des Widerstands R3n verbunden. Es gibt n Abzweigungen (wobei die Anzahl n von der Ansteuerfähigkeit, die für den Buffer erforderlich ist, abhängig ist). Die Gates der partiellen PMOS-Transistoren MP31, MP32 bis MP3n sind am Knoten 302 miteinander verbunden. Die Gates der NMOS-Transistoren MN31, MN32 bis MN3n sind am Knoten 305 miteinander verbunden.
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Bei der Stufe A2 ist eine differenzielle Verstärkerkonfiguration implementiert, mit einem Eingang an der gemeinsamen Gateverbindung des Transistors NVT13 und des NMOS-Transistors M117, wobei der zweite Eingang die gemeinsame Gateverbindung zwischen NVT12 und dem Transistor M116 ist. Die Eintaktausgabe des differenziellen Verstärkers ist am Knoten 111 verfügbar. Der Ausgangsknoten 111 ist ferner mit dem Gate des PMOS-Transistors M112 verbunden, um die endgültige Ausgabe am Knoten 110 bereitzustellen. Der Ausgang einer Bandabstandsspannungsquelle (in 3 nicht gezeigt) ist als Eingang mit dem Knoten 117 (VBG) verbunden. Da der Knoten 110 mit der gemeinsamen Gateverbindung zwischen dem Transistor M116 und dem Transistor NVT12 verbunden ist, kann der Spannungspegel am Knoten 110 dem Spannungspegel entsprechen, der von der Bandabstandsspannungsquelle bereitgestellt wird, d. h. dem Spannungspegel am Knoten 117 (VBG). Der Wert des Widerstands R11 dient dazu, den geeigneten Strom durch den PMOS-Transistor M112 zu definieren, Ein Strom durch den PMOS-Transistor M112 ist stabil und ändert sich nur durch eine Änderung des Widerstandswerts des Widerstands R11 oder der Bandabstandsspannung VBG am Knoten 117, die inhärent sehr stabil ist. Der Strom durch den PMOS-Transistor M112 wird auf die PMOS-Transistoren M106, M108 und M110 gespiegelt. Bei anderen Ausführungsformen kann es mehr spiegelnde Abzweigungen geben, als hier gezeigt sind (d. h. mehr als drei Abzweigungen). Der Strom durch die Transistoren M106, M108 und M110 wird ebenso durch die Transistoren M107, M109 bzw. M111 geleitet. Die Transistoren M107, M109 und M111 arbeiten als Schalter. Die entsprechenden anderen Seiten der PMOS-Transistoren M107, M109 und M111 sind am Knoten 105 aneinandergekoppelt. Dies stellt sicher, dass die Ströme durch jede der Abzweigungen (d. h. die Transistoren M107, M109 und M111) am Knoten 105 aufsummiert werden. Die Ströme durch die Transistoren M107, M109 und M111 können auch in einem binären Verhältnis zum Strom durch den Transistor M112 stehen. Dies ist nützlich, um Stromprogrammierungsoptionen in Abhängigkeit von der Anzahl und den Abmessungen der verwendeten Abzweigungen zu implementieren. Das geeignete Breitenverhältnis der PMOS-Transistoren M106, M108 und M110 kann dazu verwendet werden, jede gewünschte Beziehung der Ströme zu erreichen. Jede der Abzweigungen wird durch Schalten des entsprechenden PMOS-Transistors M107, M109 und M111 freigegeben oder gesperrt, um den erforderlichen aufsummierten Strom am Knoten 105 zu empfangen. Der aufsummierte Strom am Knoten 105 wird durch den NMOS-Transistor M104 geleitet, der in einer Stromspiegelkonfiguration mit dem NMOS-Transistor M103 verbunden ist. Der Strom durch den NMOS-Transistor M104 definiert ferner den Strom durch den NMOS-Transistor M103. Die NMOS-Transistoren M103 und M104 sind auch in Bezug zueinander abgemessen, um den Strom durch M103 bezüglich M104 zu multiplizieren, indem die Breite von M103 bezüglich der Breite von M104 entsprechend bemessen wird. Die Längen von M103 und M104 können dann identisch sein. Die Signale P11, P12 und P13 können dann dazu dienen, den entsprechenden Strom hinsichtlich der erforderlichen Lastansteuerkapazität der Bufferschaltung zu programmieren.
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Der Strom durch den PMOS-Transistor M101, den Transistor NVT11 und den NMOS-Transistor M103 wird durch den Strom durch den NMOS-Transistor M104 definiert. Dieser Strom ist im Wesentlichen konstant. Der Drain-Strom eines MOS-Transistors ist im Allgemeinen wie folgt definiert ID = μ nCox / 2· w / L·(VGS – VT)2 (1)
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Die wohlbekannte Gleichung (1) kann wie folgt geschrieben werden ID = K(VGS – VT)2 (2) wobei K für ein festes Breiten-Längen-Verhältnis W/L konstant ist.
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Ferner kann dann Folgendes abgeleitet werden
was dazu führt, dass
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Dies führt letztlich zu VS = VG – K1, (5) wobei K1 eine Konstante ist.
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Die Spannung VS ist die Spannung am Source-Anschluss des Transistors NVT11, die das zwischengespeicherte Ausgangssignal des temperaturkompensierten Quarzoszillators TCXO (die Spannung am Knoten 126) ist. Die Spannung am Knoten 126 (Spannung VS oder Spannung am Source-Anschluss des Transistors NVT11) folgt im Wesentlichen der Spannung am Gate des Transistors NVT11 (Knoten 101), wobei der DC-Pegel jedoch nach unten verschoben ist. Die Herabsetzung des DC-Pegels bezüglich des Gates hängt von der Schwellenspannung des Transistors NVT11 und von dem Strom (Drain-Strom) durch den Transistor NVT11 ab. Der Transistor NVT11 sollte in Sättigung betrieben werden. Der Transistor NVT11 und der PMOS-Transistor M101 müssen so bemessen sein, dass sie den geforderten Strom zur Last und den Referenzstrom bereitstellen.
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Bei dieser Ausführungsform kann der Versorgungsspannungspegel 1,8 V betragen. Die Spannungsschwankung des Ausgangssignals des TCXO kann 1,2 V betragen. Das bedeutet, dass die Bufferschaltung in der elektronischen Vorrichtung 1 ein Eingangssignal von 1,2 V von Spitze zu Spitze zwischenspeichern können sollte. Aufgrund der DC-Verschiebung des Transistors NVT11 kann der Versorgungsspannungspegel ein begrenzender Faktor sein, wenn die Gate-Source-Spannung zur Unterstützung eines spezifischen Drain-Stroms durch den Transistor NVT11 zu hoch ist. Die erforderliche Gate-Source-Spannung kann reduziert werden, indem die Abmessungen des Transistors NVT11 (Breite des Transistors NVT11) erhöht werden. Wenn die Breite des Transistors NVT11 Vergrößert wird, erhöht sich jedoch auch die Fläche des Transistors, wodurch die Eingangskapazität zu groß werden kann. Dies kann dazu führen, dass der Quarzoszillator TCXO den Buffer nicht ansteuern kann. Der Transistor NVT11 mit einem Kanal mit der gleichen Dotierungsart und der gleichen Dotierungskonzentration wie das Substrat gemäß Aspekten der Erfindung hat eine sehr niedrige Schwellenspannung, die null oder sogar negativ sein kann. Dadurch wird verhindert, dass die Größe des Transistors NVT11 erhöht werden muss, um die Gate-Source-Spannung auf einen akzeptablen Pegel zu reduzieren. Der Kanal des Transistors NVT11 kann eine Dotierungskonzentration von 10^8/cm^2 haben. Das Substrat kann dann auch eine Dotierungskonzentration von 10^8/cm^2 haben.
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Wenn die wie in 4 gezeigte Konfiguration verwendet wird, kann der effektive Widerstandswert des Widerstands R15 reduziert werden und die Gesamtleistung des Buffers nicht beeinträchtigen. Ein bestimmter Widerstand R15 ist jedoch erforderlich, wenn der Ausgangsknoten 104 des Sinusbuffers mit einem Verbindungsfeld verbunden ist. Dies ist auf die Auswirkungen der elektrostatischen Entladung zurückzuführen. Um korrekt betrieben zu werden, muss der Spannungspegel am Knoten 102 null sein (Masse). Wenn das Steuersignal CNTL am Knoten 102 null ist, kann der Strom durch den Abschnitt A1.1 fließen, und der Bufferbetrieb ist eingeschaltet. Darüber hinaus wird auch der Pfad mit den Widerständen R14, R13 freigegeben. Außerdem wird der Abschnitt A2 freigegeben. Wenn das Signal CNTL am Knoten 102 von niedrig auf hoch wechselt, wird die Abzweigung mit den Widerständen R13 und R14 gesperrt, der Abschnitt A1.1 gesperrt und der Ausgangsknoten 104 auf hoch gezogen. Das Ändern von CNTL am Knoten 102 auf hoch sperrt die Bandabstandsspannungsquelle, was bedeutet, dass der Spannungspegel am Knoten 117 (VBG) auf niedrig eingestellt und die Stufe A2 gesperrt wird. Es gibt bei dieser Situation keinen Stromfluss von VDD zur Masse.
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5 zeigt ein vereinfachtes Schaltbild einer weiteren Ausführungsform der Erfindung. Die in 5 gezeigte Schaltung ist im Wesentlichen der in 3 gezeigten Schaltung ähnlich. Der Unterschied zu der in 3 gezeigten Schaltung liegt in den Stromspiegel-NMOS-Transistoren M209 und M210. Diese Transistoren sind mit den Transistoren NVT24 und NVT25 in Kaskade geschaltet. Die Transistoren NVT24 und NVT25 sind ähnlich wie NVT11 hergestellt, was bedeutet, dass es keine Kanaldotierung gibt und die Transistoren direkt in dem Substrat aufgebaut sind, das die gleiche Dotierungsart und die gleiche Dotierungskonzentration wie der Transistor NVT11 hat. Die Kaskadenschaltung der Kaskadentransistoren M209 und M210 mit NVT24 und NVT25 verbessert die Linearität des Zwischenspeicherns des Transistors NVT21 und reduziert die Verzerrung, die von dem Buffer eingeführt wird.
