DE112019002561T5 - Dual-Power I/O-Sender - Google Patents

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DE112019002561T5
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transistors
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Hariprasath Venkatram
Mohammed Mostofa
Rajesh INTI
Roger K. Cheng
Aaron Martin
Christopher Mozak
Pavan Kumar Kappangantula
Hsien-Pao Yang
Mozhgan Mansuri
James Jaussi
Harishankar Sridharan
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Intel Corp
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Abstract

Es wird eine Vorrichtung bereitgestellt, die Folgendes umfasst: eine erste Strom-versorgungsschiene zum Bereitstellen einer ersten Stromversorgung; eine zweite und eine dritte Stromversorgungsschiene zum Bereitstellen einer zweiten bzw. dritten Strom-versorgung, wobei ein Spannungspegel der ersten Stromversorgung höher ist als ein Spannungspegel sowohl der zweiten als auch der dritten Stromversorgung; eine erste Treiberschaltung, die mit der ersten Stromversorgungsschiene und mit der zweiten Strom-versorgungsschiene gekoppelt ist; eine zweite Treiberschaltung, die mit der dritten Strom-versorgungsschiene gekoppelt ist und mit der ersten Treiberschaltung gekoppelt ist; und einen Stapel von Transistoren von dem n-Leitfähigkeitstyp, der mit der ersten Strom-versorgungsschiene und mit der zweiten Treiberschaltung gekoppelt ist.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung ist eine Fortsetzung der US-Patentanmeldung Nr. 16/147,634 mit dem Titel „DUAL POWER I/O TRANSMITTER“, die am 29. September 2018 eingereicht wurde und durch Bezugnahme in ihrer Gesamtheit aufgenommen ist.
  • HINTERGRUND
  • Die Speichertechnologien der nächsten Generation (DDR - Double Data Rate) (z.B. LP4x, DDR5, LP5 etc.) wurden für geringere Flächen und geringere Leistung konzipiert. Die Eingangs-/Ausgangs(I/O)-Versorgungsspannung sinkt entsprechend (z.B. auf ca. 0,3 V, 0,6 V, etc.). Bei einer derart niedrigen I/O-Spannung können herkömmliche Treiber (z.B. ein p-leitender Metalloxid-Halbleiter (PMOS)-Pull-up und ein n-leitender MOS (NMOS)-Pull-down) für die Fläche und die Leistung nicht verwendet werden (in einigen Ecken des Prozessknotens sind sie sogar nicht funktionsfähig), z.B. da der PMOS-Pull-up möglicherweise auf ein Übersteuerungs-Problem stößt (z.B. wird Vgs kleiner). Außerdem ist es hinsichtlich der Wiederverwendbarkeit wünschenswert, über Kombinations-Sender zu verfügen, um sowohl DDR4 mit hoher Spannung (z.B. bei einem Spannungspegel von ca. 1,2 V oder höher), als auch Niederspannungs-LP4x/LP5, DDR5 (z.B. bei einem Spannungspegel von ca. 0,3 V) unter Verwendung desselben physischen Designs (PHY) zu unterstützen. Um unter Verwendung eines Thin-Gate-Bauteils bei einer Versorgungsspannung von 1,2 V den Anforderungen hinsichtlich elektrostatischer Überbeanspruchung („Electrostatic Overstress“, EoS) zu genügen, werden gestapelte Bauteile verwendet, was die Übersteuerungs-Problematik des PMOS-Pull-ups noch verschärft.
  • Figurenliste
  • Die Ausführungsformen der Offenbarung werden besser verständlich durch die nachfolgende ausführliche Beschreibung und durch die beigefügten Zeichnungen verschiedener Ausführungsformen der Offenbarung, die jedoch nicht zur Beschränkung der Offenbarung auf die spezifischen Ausführungsformen herangezogen werden sollten, sondern lediglich zur Erläuterung und zum Verständnis dienen.
    • Die 1 zeigt ein Schema einer Speicher/Controller-[0005] Die 2 zeigt ein Schema eines Speichercontroller-Senders mit einem „p-über-n“-gestapelten Aufbau gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 3 zeigt ein Schema einer Double Data Rate (DDR)-Treiberschaltung gemäß einigen Ausführungsformen der Offenbarung.
    • Die 4 zeigt ein Schema einer LPDDR (Low Power Double Data Rate)-Treiberschaltung gemäß einigen Ausführungsformen der Offenbarung.
    • Die 5 zeigt ein Schema eines Pull-up-Vortreibers gemäß einigen Ausführungsformen der Offenbarung.
    • Die 6A und 6B zeigen zwei unterschiedliche herkömmliche Senderendstufen-Topologien.
    • Die 7 zeigt eine „pn-über-n“-Senderendstufe gemäß einigen Ausführungsformen.
    • Die 8A zeigt einen Testaufbau zum Testen unterschiedlicher Endstufentopologien.
    • Die 8B zeigt eine Impulsantwortausgabe für „n-n“-, „p-n“- und „pn-n“- Topologien.
    • Die 9A und 9B zeigen ein Ergebnis einer Post-Layout-Simulation der Pull-up- und Pull-down-Impedanzen der Endstufe über drei Prozessecken gemäß einigen Ausführungsformen.
    • Die 10 zeigt eine Mobile Computing-Plattform und eine Datenserver-maschine, die den Speichercontroller-Sender gemäß einigen Ausführungsformen verwendet.
    • Die 11 zeigt eine intelligente Vorrichtung oder ein Computersystem oder ein SoC (System-on-Chip), das den Speichercontroller-Sender gemäß einigen Ausführungsformen der Offenbarung verwendet.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Derzeitige Implementierungen von LPDDRx-kompatiblen Senderendstufen verwenden eine Kombination aus Einschaltwiderstand des Bauteils („R_on“) und Widerstand (z.B. etwa 25% Bauteil und etwa 75% Widerstand) um die Pull-up- und Pull-down-Impedanz in dem Sender zu erreichen. Große Bauteile werden verwendet, um den 25%igen Beitrag zu den Pull-up- und Pull-down-Impedanzen zu realisieren. Diese großen Bauteile führen zu einer erhöhten Kapazität des Input/Output-Pads (I/O-Pad), das mit der Senderendstufe gekoppelt ist. Die erhöhte Padkapazität begrenzt die maximale Betriebsdatenrate des Senders (man beachte, dass aktuelle LPDDRx-Produkte bis zu 3,2 Gigabits pro Sekunde (Gb/s) verarbeiten). Ferner ist es wünschenswert, dass die LPDDRx-Konfigurationen der Senderendstufe (z.B. für das Client-Segment) über einen weiten Bereich von Stromversorgungsspannungen arbeiten (z.B. Vddq zwischen etwa 0,3 V bis etwa 0,7 V). Implementierungen mit einer „n-über-n“-Bauteil-Sendetopologie bieten z.B. lediglich bei niedrigeren Versorgungsspannungen (z.B. 0,3 V) einen relativ hohen Ausgangshub, eine relativ geringe Verlustleistung und eine relativ hohe Linearität, haben jedoch bei höherer Versorgungsspannungen einen begrenzten Spannungshub und eine schlechte Anstiegsrate (slew rate) während des Pull-up-Vorgangs. Um die Spezifikationen für den Sollspannungshub und die Anstiegsrate zu erfüllen, sind diese Schaltungstopologien auf eine Erhöhung der Vortreiber-Versorgungsspannung angewiesen, um einen höheren Ausgangsspannungshub zu erreichen, was jedoch zu einer erhöhten Verlustleistung führt.
  • Einige Ausführungsformen der aktuellen Offenbarung implementieren einen Dual-Power-Device-Only-Sender, um die Fläche und die Padkapazität zu minimieren und den Betrieb der Schnittstelle bei höheren Frequenzen (z.B. 10 Gb/s oder mehr) zu ermöglichen. Die Ausführungsformen erfüllen die Sollhübe, ohne dass eine erhöhte Vor-Treiber-Versorgungsspannung verwendet werden muss, wenn die Endstufe des Senders mit einer höheren Stromversorgungsspannung Vddq betrieben wird, wodurch die Verlustleistung reduziert wird. Die Ausführungsformen verbessern auch die Anstiegsrate während des Pull-up-Vorgangs (z.B. beim Übergang der Daten des Ausgangstreibers vom logischen „low“-Pegel auf den logischen „high“-Pegel).
  • Einige Ausführungsformen der Offenbarung umfassen einen NMOS-Transistor bzw. mehrere NMOS-Transistoren in dem Pull-up-Treiber, wodurch die Probleme der Unterstützung einer niedrigen I/O-Versorgungsspannung gelöst wird. Die Gatespannung des NMOS-Pull-up-Treibers wird durch HV (Hochspannung) angesteuert, was den Bereich der VOH-Bereich (Ausgangshochspannung) und die Linearität des NMOS-Pull-up-Treibers verbessert, wenn die Übersteuerung zunimmt. Darüber hinaus wird die Größe des NMOS-Pull-up-Treibers reduziert, um den gleichen VOH-Bereich zu erreichen, wodurch die Fläche und die Padkapazität verbessert werden.
  • Einige Ausführungsformen der Offenbarung umfassen eine „pn-über-n“-Bauteil-Schaltungstopologie. Die „pn-über-n“-Topologie bezieht sich auf einen Transistorstapel mit sowohl p-leitenden als auch n-leitenden Transistoren im oberen Stapel, die mit der Versorgungsschiene gekoppelt sind, und nur n-leitenden Transistoren im unteren Stapel, die mit Masse gekoppelt sind. Diese Schaltungstopologie unterscheidet sich von der „n-über-n“-Topologie mit Implementierungen durch das Bauteil und einen Widerstand. Die „n-über-n“-Topologie bezieht sich auf einen Transistorstapel mit nur n-leitenden Transistoren im oberen Stapel, die mit der Versorgungsschiene verbunden sind, und nur n-leitenden Transistoren im unteren Stapel, die mit Masse gekoppelt sind. Die „pn-über-n“-Topologie der Bauteile trägt dazu bei, die parasitäre Kapazität des Pads verringern. Die „pn-über-n“-Topologie der Bauteile trägt auch dazu bei, die Spezifikationen für den Soll-Ausgangsspannungshub und die Anstiegsrate über einen weiten Bereich von Endstufen-Versorgungsspannungen zu erfüllen (z.B. von im Wesentlichen 0,3 bis im Wesentlichen 0,7 V) und liefert gleichzeitig eine äußerst flächeneffiziente Lösung.
  • Eine oder mehrere Ausführungsformen werden unter Bezugnahme auf die beigefügten Figuren beschrieben. Auch wenn bestimmte Konfigurationen und Anordnungen detailliert dargestellt und erläutert werden, versteht es sich, dass dies ausschließlich zum Zwecke der Veranschaulichung erfolgt. Fachleute auf dem betreffenden Gebiet werden erkennen, dass andere Konfigurationen und Anordnungen möglich sind, ohne von dem Grundgedanken und Umfang der Beschreibung abzuweichen. Für Fachleute auf dem Gebiet ist offensichtlich, dass die hier beschriebenen Techniken und/oder Anordnungen in einer Vielzahl von anderen Systemen und Anwendungen als den hier im Detail beschriebenen eingesetzt werden können.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil hiervon bilden und beispielhafte Ausführungsformen veranschaulichen. Ferner versteht es sich, dass weitere Ausführungsformen verwendet werden können und strukturelle und/oder logische Änderungen vorgenommen werden können, ohne von dem Umfang des beanspruchten Gegenstands abzuweichen. Außerdem ist zu beachten, dass Richtungen und Verweise, zum Beispiel „nach oben“, „nach unten“, „oben“, „unten“ und so weiter, nur zur Erleichterung der Beschreibung von Merkmalen in den Zeichnungen herangezogen werden sollen. Die nachfolgende ausführliche Beschreibung ist daher nicht im Sinne einer Einschränkung zu verstehen, und der Umfang des beanspruchten Gegenstandes ist ausschließlich durch die beigefügten Ansprüche und deren Äquivalente definiert.
  • In der folgenden Beschreibung werden zahlreiche Details dargelegt. Für Fachleute ist jedoch offensichtlich, dass die vorliegende Erfindung ohne diese spezifischen Details ausgeführt werden kann. In einigen Fällen werden allgemein bekannte Verfahren und Vorrichtungen nicht im Detail, sondern in Form eines Blockdiagramms dargestellt, um zu vermeiden, dass die vorliegende Erfindung unverständlich wird. In dieser gesamten Beschreibung bedeutet die Bezugnahme auf „eine Ausführungsform“, „eine (1) Ausführungsform“ oder „einige Ausführungsformen“, dass ein besonderes Merkmal, eine besondere Struktur, eine besondere Funktion oder eine besondere Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Die an verschiedenen Stellen in dieser Beschreibung vorkommenden Formulierungen „in einer Ausführungsform“ oder „in einer (1) Ausführungsform“ oder „in einigen Ausführungsformen“ beziehen sich somit nicht notwendigerweise immer auf dieselbe Ausführungsform der Erfindung. Darüber hinaus können die besonderen Merkmale, Strukturen, Funktionen oder Eigenschaften in jeder geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden. Beispielsweise kann eine erste Ausführungsform mit einer zweiten Ausführungsform immer dann kombiniert werden, wenn die mit den beiden Ausführungsformen verbundenen besonderen Merkmale, Strukturen, Funktionen oder Eigenschaften einander nicht ausschließen.
  • Es sei darauf hingewiesen, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale mit Linien dargestellt sind. Einige Linien sind möglicherweise dicker, um bedeutendere Signalpfade anzuzeigen, und/oder weisen möglicherweise Pfeile an einem oder mehreren Enden auf, um die primäre Richtung des Informationsflusses anzuzeigen. Solche Hinweise sind nicht einschränkend zu verstehen. Vielmehr werden die Leitungen in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet, um das Verständnis einer Schaltung oder einer logischen Einheit zu erleichtern. Jedes dargestellte Signal kann, je nach vorgegebenen Gestaltungsanforderungen oder - präferenzen, tatsächlich ein oder mehrere Signale umfassen, die sich in beide Richtungen ausbreiten können und mit jeder geeigneten Art von Signalschema implementiert werden können.
  • So wie sie in der Beschreibung und den angefügten Ansprüchen verwendet werden, sollen die Singularformen „ein“, „eine“ und „der“, „die“ und „das“ auch die Pluralformen einschließen, sofern der Kontext nicht eindeutig etwas anderes vorgibt. Es versteht sich zudem, dass der Begriff „und/oder“, wie hier verwendet, sich auf jegliche und alle möglichen Kombinationen aus einem oder mehreren der zugehörigen aufgeführten Elemente bezieht und diese umfasst.
  • Der Begriff „Bauteil“ kann sich allgemein auf eine Vorrichtung gemäß dem Kontext der Verwendung dieses Begriffs beziehen. Beispielsweise kann sich ein Bauteil auf einen Stapel von Schichten oder Strukturen, eine einzelne Struktur oder Schicht, eine Verbindung verschiedener Strukturen mit aktiven und/oder passiven Elementen etc. beziehen. Im Allgemeinen ist ein Bauteil eine dreidimensionale Struktur mit einer Ebene entlang der x-y-Richtung und einer Höhe entlang der z-Richtung eines kartesischen x-y-z-Koordinatensystems. Die Ebene des Bauteils kann auch die Ebene einer Vorrichtung sein, welche das Bauteil umfasst.
  • Die Begriffe „gekoppelt“ und „verbunden“, ebenso wie ihre Ableitungen, können hier verwendet werden, um funktionelle oder strukturelle Beziehungen zwischen Komponenten zu beschreiben. Es versteht sich, dass diese Begriffe nicht als Synonyme füreinander vorgesehen sind. Vielmehr kann „verbunden“ in bestimmten Ausführungsformen verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem physischen, optischen oder elektrischen Kontakt miteinander stehen. „Gekoppelt“ kann verwendet werden, um anzugeben, dass zwei oder mehr Elemente entweder in direktem oder in indirektem (mit anderen dazwischen liegenden Elementen) physischen oder elektrischen Kontakt miteinander stehen und/oder dass die zwei oder mehr Elemente miteinander zusammenwirken oder interagieren (z. B. wie in einer Ursache- Wirkungs-Beziehung).
  • Die Begriffe „über“, „unter“, „zwischen“ und „auf“ wie sie hier verwendet werden, beziehen sich auf eine relative Position einer Komponente oder eines Materials bezogen auf andere Komponenten oder Materialien, wo solche physikalischen Beziehungen bemerkenswert sind. Im Zusammenhang mit Materialien kann beispielsweise ein Material oder Material, das über oder unter einem anderen angeordnet ist, direkt in Kontakt stehen oder ein oder mehrere dazwischen liegende Materialien aufweisen. Darüber hinaus kann ein Material, das zwischen zwei Materialien angeordnet ist, direkt mit den beiden Schichten in Kontakt stehen oder eine oder mehrere dazwischenliegende Schichten aufweisen. Im Gegensatz dazu steht ein erstes Material „auf“ einem zweiten Material in direktem Kontakt mit diesem zweiten Material. Ähnliche Unterscheidungen sind im Zusammenhang mit Komponentenbaugruppen zu treffen.
  • Die Begriffe „links“, „rechts“, „vorne“, „hinten“, „oben“ und „unten“ und dergleichen werden in der Beschreibung und in den Ansprüchen, falls überhaupt, zum Zwecke des Beschreibens verwendet und nicht notwendigerweise, um permanente Relativpositionen zu beschreiben.
  • Der Begriff „benachbart“ bezieht sich hierin allgemein auf eine Position einer Sache, die neben (z.B. unmittelbar neben oder nahe einer anderen Sache - mit einer oder mehreren Sachen dazwischen) liegt oder an eine andere Sache anschließt (z.B. an diese anstößt).
  • Der Begriff „Schaltung“ kann sich auf eine oder mehrere passive und/oder aktive Komponenten beziehen, die so angeordnet sind, dass sie miteinander zusammenwirken, um eine gewünschte Funktion bereitzustellen.
  • Der Begriff „Signal“ kann sich auf wenigstens ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten-/Taktsignal beziehen. Die Bedeutung von „ein/eine/eines“ und „der/die/das“ schließt Pluralbezüge ein. Die Bedeutung von „in“ schließt „in“ und „auf“ ein.
  • Der Begriff „Skalieren“ bezieht sich allgemein darauf, dass ein Entwurf (Schema und Layout) von einer Verfahrenstechnologie in eine andere Verfahrenstechnologie umgewandelt wird und dass die Layoutfläche in der Folge verringert wird. Der Begriff „Skalieren“ bezieht sich allgemein auch auf das Verkleinern von Layout und Bauteilen innerhalb desselben Technologieknotens. Der Begriff „Skalieren“ kann sich auch auf das Einstellen bzw. Anpassen (z.B. das Verlangsamen oder Beschleunigen - d.h. das Herunterskalieren bzw. Heraufskalieren) einer Signalfrequenz relativ zu einem anderen Parameter, beispielsweise einem Stromversorgungspegel, beziehen. Die Begriffe „im Wesentlichen“, „nahezu“, „annähernd“, „nahe“ und „ungefähr“ beziehen sich allgemein darauf, dass sie innerhalb von +/- 10% eines Zielwerts liegen.
  • Sofern nichts anderes angegeben ist, gibt die Verwendung der Ordinalzahlen „erste/r/s“, „zweite/r/s“ und „dritte/r/s“ usw. zur Beschreibung eines gemeinsamen Objekts nur an, dass auf verschiedene Instanzen gleicher Objekte Bezug genommen wird, und soll nicht implizieren, dass die so beschriebenen Objekte in einer bestimmten Reihenfolge, sei sie zeitlich, räumlich, oder in einer Rangabfolge, oder auf irgendeine andere Art vorkommen
  • Wie in der vorliegenden Beschreibung und in den Ansprüchen verwendet, kann eine Aufzählung von Elementen, die durch den Ausdruck „ein/e/es oder mehrere von“ oder „zumindest eine/r/s von“ verbunden sind, eine beliebige Kombination der aufgelisteten Begriffe bedeuten. Zum Beispiel kann der Ausdruck „mindestens eine/s/r von A, B oder C“ Folgendes bedeuten: A; B; C; A und B; A und C; B und C; oder A, B und C.
  • Der Begriff „zwischen“ kann im Kontext der z-Achse, der x-Achse oder der y-Achse eines Bauteils verwendet werden. Ein Material, das sich zwischen zwei anderen Materialien befindet, kann mit einem oder beiden dieser Materialien in Kontakt stehen, oder es kann von beiden anderen Materialien durch ein oder mehrere dazwischenliegende Materialien getrennt sein. Ein Material, das sich zwischen zwei anderen Materialien befindet, kann mit einem oder beiden dieser Materialien in Kontakt stehen, oder es kann von beiden der anderen zwei Materialien durch ein oder mehrere dazwischenliegende Materialien entweder zeitlich, räumlich, oder in der Rangfolge getrennt sein, oder mit einem oder beiden dieser Bauteile verbunden sein, oder es kann von beiden der anderen zwei Bauteile durch eine oder mehrere dazwischenliegende Bauteile getrennt sein.
  • Es wird darauf hingewiesen, dass diejenigen Elemente der Figuren, welche die gleichen Bezugszeichen (oder Namen) haben wie die Elemente einer anderen Figur, auf eine ähnliche wie die beschriebene Weise arbeiten oder funktionieren können, jedoch nicht darauf beschränkt sind.
  • Die 1 zeigt ein Schema 100 einer Speicher/Controller-Schnittstelle. Die Controller-Schnittstelle 140 umfasst einen Senderblock, der Folgendes aufweist: eine Sendeschaltung 102, eine Phasenregelschleife („Phase Locked Loop“) PLL und Takt-verteilungsschaltung 104, eine Sendertaktschaltung („transmitter (TX) clock circuitry“) 106, (die z.B. eine Verzögerungsregelschleife („Delay Locked Loop“) DLL und einen Phasenintegrator (PI) TX umfasst). Der Controller 140 umfasst auch eine Empfängerschaltung 114. Die 1 veranschaulicht eine abgestimmte Empfängerschaltung 114, die ein abgestimmtes Filter („Matched Filter“) 108, eine Rx-Taktrückgewinnung („Rx Clock recovery“) 110 und eine RX-Empfängerschaltung 112 („RX receiver circuitry“) umfasst. Die Rx-Taktschaltung 110 extrahiert das Taktsignal aus dem durch den Datenausgangs-Strobe („data output strobe“) DQS 130 empfangenen Datenstrom und umfasst eine spannungsgesteuerte Verzögerungsleitung („Voltage Controlled Delay Line“) VCDL und einen Phasenintegrator („Phase Integrator“) PI. Die VCDL fügt ihrem Eingangssignal eine variable Abtastverzögerung hinzu. Beispielsweise empfängt die VCDL das Datenausgabe-Strobe DQS 130 und passt eine Phase eines Abtasttakts des Datenausgabe-Strobe-DQS 130 an. Der PI ermöglicht es der Rx-Taktrückgewinnungsschaltung 110, die Phase des Abtasttakts in relativ feinen Inkrementen anzupassen. Das Matched Filter 108 arbeitet so, dass eine Verzögerung am Datenausgang DQ 128 mindestens einer minimalen Verzögerung des Datenausgangs-Strobe DQS 130 entspricht. Der RX (Empfänger) 112 extrahiert die Daten aus dem Datenstromausgang des Matched Filter 108.
  • Die Speicherschnittstelle 150 umfasst einen RX (Empfänger) 120, der mit einem Taktverteiler („Clock Distributor“) 122 gekoppelt ist. Die Speicherschnittstelle 150 umfasst außerdem die Sender 124 und 126, die Datensignale auf den Leitungen Datenausgang (DQ) 128 bzw. Datenausgangs-Strobe (DQS) 130 übertragen.
  • Obwohl die 1 ein Beispiel veranschaulicht und das Schema 100 beispielhafte Umsetzungen der Controller-Schnittstelle 140 und der Speicherschnittstelle 150 beinhaltet, sind beliebige geeignete Variationen der Controller-Schnittstelle 140 und der Speicherschnittstelle 150 möglich. Obwohl sich einige Ausführungsformen der vorliegenden Offenbarung auf den Speichercontroller-Sender 102 beziehen, können sich einige weitere Ausführungsformen der vorliegenden Offenbarung auch auf jede andere geeignete Art von Sender beziehen.
  • Bei früheren Generationen von DDR-Technologien mit höherer I/O-Versorgungsspannung (z.B. DDR1 = 2,5 V, DDR2 = 1,8 V, DDR3 = 1,5 V, DDR4 = 1,2 V etc.) funktionierten Speichercontroller-Sender mit PMOS-Pull-up-und NMOS-Pull-down-Treibern gut. Bei den DDR-Technologien der nächsten Generation (z.B. LP4x, LP5, DDR5) mit niedriger I/O-Versorgungsspannung (z.B. 0,3 V) und der Anforderung, dass ein Kombinations-Sender sowohl DDR4 (1,2 V) als auch LP4x, LP5, DDR5 (bis 0,3 V) mit gestapelten Thin-Gate-Transistoren unterstützt, stößt der PMOS-Pull-up-Treiber jedoch bei einer I/O-Versorgungsspannung von 0,6 V oder weniger auf Betriebsprobleme. Wenn die I/O-Versorgungsspannung sinkt, sinkt die Source-Spannung des Pull-up-PMOS-Treibers - ebenso wie die Übersteuerungsspannung (z.B. Vgs - Vt) - und die PMOS-Transistoren werden insbesondere an langsamen Prozess-Eckknoten funktionsunfähig.
  • Die 2 zeigt ein Schema eines Speichercontroller-Senders 200 (auch als Sender 200 oder als Kombinationssender 200 bezeichnet) mit einem „p-über-n“-gestapelten Aufbau gemäß einigen Ausführungsformen der Offenbarung. Der „p-über-n“-Aufbau bezieht sich auf einen Transistorstapel mit p-leitenden Transistoren im oberen Stapel, die mit der Versorgungsschiene gekoppelt sind, und n-leitenden Transistoren im unteren Stapel, die mit Masse gekoppelt sind. In einigen Ausführungsformen umfasst der Kombinations-Sender 200 einen gestapelten „p-über-n“-Aufbau. In einigen Ausführungsformen, z.B. für Anwendungen mit geringem Hub, umfasst der Kombinationssender 200 auch einen gestapelten NMOS-Pull-up-Treiber. Der Kombinationssender 200 verschiedener Ausführungsformen löst das Problem der Funktionsfähigkeit bei Niederspannung (z.B. bei aktuellen LP4x-, DDR5-, LP5-basierten Treibern etc.) indem ein NMOS am Pull-up mit einer Niederspannungs-Stromversorgung gekoppelt ist.
  • Herkömmlicherweise werden p-leitende Transistoren zum Hochziehen („Pull-up“) verwendet (z.B. für relativ höhere Werte der Versorgungsspannung, wie beispielsweise mindestens 1,0 V). Dies liegt daran, dass bei einer relativ niedrigen Ansteuerspannung n-leitende Pull-up-Transistoren nicht vollständig eingeschaltet werden können. Die Verwendung eines n-leitenden Pull-up-Transistors kann dazu führen, dass der Spannungshub am Ausgangsknoten im Millivoltbereich liegt, was für herkömmliche Sender im Allgemeinen nicht ausreicht.
  • Wenn die Versorgungsspannung relativ niedrig wird (z.B. bei 0,7 V oder noch niedriger), kann jedoch während des Pull-up-Vorgangs ein n-leitender Pull-up-Transistor eingeschaltet werden. Der n-leitende Pull-up-Transistor kann einen Spannungshub im Bereich von Hunderten von Millivolt (mV), z.B. im Bereich von etwa 150 mV bis etwa 300 mV, bewirken. Ein derart geringer Spannungshub kann für moderne Sender und Empfänger, wie z.B. Sender und Empfänger, die für Speicher der neueren Generation, wie LP4x DDR, LP5 DDR, DDR5 etc., verwendet werden, ausreichend sein.
  • Somit ermöglicht beispielsweise ein am Pull-up vorhandener NMOS, dass der Kombinations-Sender 200 bei einer Niederspannungsversorgung (z.B. niedriger als 0,7 V) arbeitet, wodurch der Kombinations-Sender 200 für Niederspannungsspeicher-Anwendungen, wie z.B. LP4x-, LP5-Speicher oder andere Niederspannungsspeicher-Anwendungen, eingesetzt werden kann.
  • Diese Niederspannungs-Treiberversorgung (z.B. im Wesentlichen 0,5 V oder niedriger) kann auch mit einem Speichertreiber (z.B. eines DRAM) geteilt werden. Für Speichertechnologien, die eine höhere Spannung (z.B. im Wesentlichen 1,2 V für DDR4) verwenden, kann ein PMOS-Pull-up-Stapel verwendet werden.
  • In einigen Ausführungsformen umfasst der Speichercontroller-Sender 200 eine erste Stromversorgungsschiene Vcc; eine zweite Stromversorgungsschiene Vcct und eine dritte Stromversorgungsschiene Vccd. In einigen Ausführungsformen ist die erste Stromversorgungsschiene Vcc höher als die zweite Stromversorgungsschiene Vcct und höher als die dritte Stromversorgungsschiene Vccd. In einigen Ausführungsformen umfasst der Speichercontroller-Sender 200 eine DDR-Treiberschaltung 202, die mit der ersten Stromversorgungsschiene Vcc und der zweiten Stromversorgungsschiene Vcct gekoppelt ist. In einigen Ausführungsformen umfasst der Speichercontroller-Sender 200 eine zweite LPDDR-Treiberschaltung 204, die mit der dritten Stromversorgungsschiene Vccd gekoppelt ist.
  • In einigen Ausführungsformen ist die LPDDR-Treiberschaltung 204 mit der ersten DDR-Treiberschaltung 202 über ein Widerstandsbauteil 206 (das z.B. einen Widerstand oder ein anderes geeignetes Widerstandsbauteil umfassen kann), gekoppelt. Während in einem Beispiel das Widerstandsbauteil 206 (oder ein beliebiges anderes Widerstandsbauteil oder ein beliebiger anderer Widerstand, das bzw. der in anderen Figuren dargestellt ist) ein Widerstand sein kann, kann es sich bei dem Widerstandsbauteil 206 in anderen Beispielen um Folgendes handeln: ein Transistor, der in einem aktiven Bereich arbeitet, ein passiver Widerstand, der von einem Prozessknoten angeboten wird (z.B. ein Poly-Widerstand), ein Dünnschichtwiderstand, Bauteile, die an der Vorderseite („front-end“) (z.B. an aktiven Bereichen bis zu Metallschichten auf niedrigerer Ebene, wie Metall 3) eines Dies hergestellt sind, Bauteile, die an einer Rückseite („backend“) (Metallschichten der oberen Ebene, wie z.B. M4 und höher) eines Dies hergestellt werden, ein Off-Chip-Widerstandsbauelement, ein On-Die-Widerstandsbauteil, Widerstandbauteile, die in einem Substrat eines Gehäuses ausgebildet sind, und/oder dergleichen.
  • In einigen Ausführungsformen umfasst der Speichercontroller-Sender 200 einen Stapel von Transistoren des n-Leitfähigkeitstyps (NPu1, NPu2), der mit der ersten Stromversorgungsschiene Vcc gekoppelt ist. In einigen Ausführungsformen ist der Stapel von Transistoren des n-Leitfähigkeitstyps (NPu1, NPu2) mit der LPDDR-Treiberschaltung (Übergänge 208 und 220) gekoppelt. In einigen Ausführungsformen umfasst der Transistorstapel zwei Transistoren des n-Leitfähigkeitstyps NPu1, NPu2. In einigen Fällen ist der Eingangsgateanschluss des Transistors NPu1 mit einem Freigabeeingang (enPu) gekoppelt und der Gateanschluss des Transistors NPu2 ist mit der LPDDR-Treiberschaltung (Übergang 208) gekoppelt.
  • Mit dem NMOS-Pull-up-Treiber, der die n-leitenden Transistoren NPu1 und NPu2 einiger Ausführungsformen umfasst, ist die Ausgangswellenform an einem Pad (z.B. an einem Ausgang des Senders 200) beispielsweise bei I/O-Versorgungsspannungen bis hinunter zu im Wesentlichen 0,3 V funktionsfähig. In einigen Ausführungsformen macht ein NMOS in dem Pull-up-Treiber den Ausgang an dem Pad weniger empfindlich gegenüber Schwankungen der I/O-Versorgungsspannung. Da die Source des NMOS-Pull-up-Treibers mit dem Pad verbunden ist und wenn die Source (Pad) eines Kleinsignalmodells eines MOSFET betrachtet wird, fungiert der Pull-up-Pfad als Konstantstromquelle (gmVgs). Diese Stromquelle ist eine starke Funktion von Vgs und die Padspannung wird zu einer schwachen Funktion von Vds (Rds). Daher liegt die Ausgangshochspannung VOH im Bereich von kleiner als Vga - Vt und nicht größer als die I/O-Versorgungsspannung. Außerdem ist VOH eine starke Funktion von Vgs - Vt, und um die VOH zu verbessern, wird die Gatespannung mit hoher Spannung (z.B. 1,2 V) statt mit niedriger Spannung (z.B. 0,85 V) verbunden.
  • Die 3 zeigt ein Schema einer DDR-Treiberschaltung 300 gemäß einigen Ausführungsformen. In einigen Ausführungsformen entspricht die DDR-Treiberschaltung 300 der DDR-Treiberschaltung 202 der 2. In einigen Ausführungsformen umfasst die DDR-Treiberschaltung 300 einen ersten Stapel von Transistoren mit einem ersten Transistor P1a (z.B. einem p-leitenden Transistor) und einem zweiten Transistor P2 (z.B. einem p-leitenden Transistor), die in Reihe gekoppelt sind und einen ersten gemeinsamen Knoten Y, aufweisen. In einigen Ausführungsformen ist der erste Transistor P1a mit der ersten Stromversorgungsschiene Vcc gekoppelt. In einigen Ausführungsformen umfasst die DDR-Treiberschaltung 300 einen dritten Transistor P1b (z.B. einen p-leitenden Transistor), der mit dem ersten gemeinsamen Knoten Y1 gekoppelt ist. In einigen Ausführungsformen ist der dritte Transistor P2a mit der zweiten Stromversorgungsschiene Vcct gekoppelt.
  • In einigen Ausführungsformen umfasst die DDR-Treiberschaltung 300 einen zweiten Stapel von Transistoren eines zu dem ersten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps. In einigen Ausführungsformen weist der zweite Stapel von Transistoren Folgendes auf: einen vierten Transistor N1 (z.B. einen n-leitenden Transistor) und einen fünften Transistor N2a (z.B. einen n-leitenden Transistor), die in Reihe gekoppelt sind und einen zweiten gemeinsamen Knoten Y2 aufweisen. In einigen Ausführungsformen ist der zweite Stapel von Transistoren mit dem ersten Stapel von Transistoren in Reihe gekoppelt und weist einen dritten gemeinsamen Knoten Yp auf. In einigen Ausführungsformen umfasst der zweite Stapel von Transistoren einen sechsten Transistor N2b (z.B. einen n-leitenden Transistor), der mit dem zweiten gemeinsamen Knoten Y2 gekoppelt ist, wobei der sechste Transistor N2b mit der zweiten Stromversorgungsschiene Vcct gekoppelt ist.
  • In einigen Ausführungsformen ist ein Gateanschluss des Transistors P1a mit einem Dateneingang (Daten1) gekoppelt und ein Gateanschluss des Transistors P2a ist mit einer ersten Vorspannung (pbias) gekoppelt; und ein Gateanschluss des dritten Transistors P2a ist mit einem ersten Freigabeeingang (enPd) gekoppelt. In einigen Ausführungsformen ist ein Gateanschluss des Transistors N1 mit einer zweiten Vorspannung (nbias) gekoppelt, und ein Gateanschluss des Transistors N2a ist mit einem zweiten Dateneingang (Daten2) gekoppelt, und ein Gateanschluss des dritten n-leitenden Transistors N2b ist mit einem ersten Freigabeeingang (enPd) gekoppelt.
  • Unter Bezugnahme auf die 2 und 3 fungieren die Transistoren NPu1 und NPu2 der 2 in einigen Ausführungsformen als eine NMOS-Pull-up-Schaltung, z.B. wie in Bezug auf die 2 erläutert. Außerdem können die Transistoren N1, N2a und N2b des DDR-Treibers 202 (in der 3 dargestellt) als Pull-down-Schaltung für den Sender 200 fungieren.
  • Die 4 zeigt ein Schema einer LPDDR-Treiberschaltung 400 gemäß einigen Ausführungsformen. In einigen Ausführungsformen entspricht die LPDDR-Treiberschaltung 400 der LPDDR-Treiberschaltung 204 der 2. In einigen Ausführungsformen umfasst die LPDDR-Treiberschaltung 400 einen ersten Stapel von Transistoren mit einem ersten p-leitenden Transistor P3 und einem p-leitenden Transistor P4, die in Reihe gekoppelt sind und einen ersten gemeinsamen Knoten Y3 aufweisen. In einigen Ausführungsformen ist der p-leitende Transistor P3 mit der dritten Stromversorgungsschiene Vccd gekoppelt.
  • In einigen Ausführungsformen umfasst die LPDDR-Treiberschaltung 400 einen zweiten Stapel von Transistoren eines gegenüber dem ersten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps. In einigen Ausführungsformen weist der zweite Stapel von Transistoren Folgendes auf: einen n-leitenden Transistor N3 und einen n-leitenden Transistor N4a, die in Reihe gekoppelt sind und einen zweiten gemeinsamen Knoten Y4 aufweisen. In einigen Ausführungsformen ist der zweite Stapel von Transistoren mit dem ersten Stapel von Transistoren in Reihe gekoppelt und weist einen dritten gemeinsamen Knoten Y0 auf. In einigen Ausführungsformen umfasst der zweite Stapel von Transistoren einen n-leitenden Transistor N4b, der mit dem zweiten gemeinsamen Knoten Y4 gekoppelt ist. In einigen Ausführungsformen ist der n-leitende Transistor N4b über den Übergang 220 mit dem Widerstandsbauteil 206 gekoppelt (wie in der 2 gezeigt).
  • In einigen Ausführungsformen ist ein Gateanschluss des Transistors P3 mit einem Dateneingang (Daten3) gekoppelt und ein Gateanschluss des Transistors P4 ist mit einer ersten Vorspannung (pbias) gekoppelt. In einigen Ausführungsformen ist ein Gateanschluss des Transistors N3 mit einer Vorspannung (nbias) gekoppelt, und ein Gateanschluss des Transistors N4 ist mit einem Dateneingang (Daten4) gekoppelt, und ein Gateanschluss des dritten Transistors N4b ist mit einem Freigabeeingang (enPu) gekoppelt.
  • Unter Bezugnahme auf die 2 bis 4 liefert der DDR-Treiber 202 (z.B. siehe 3) in einigen Ausführungsformen einen Pull-up-Pfad mit p-leitenden Transistoren und einen Pull-down-Pfad mit n-leitenden Transistoren. Der LPDDR-Treiber 204 (siehe z.B. 3) liefert einen Pull-up-Pfad mit einem „p-über-n“-Stapel von Transistoren. Die (z.B. die Transistoren NPu1 und NPu2 umfassende) NMOS-Pull-up-Schaltung der 2 liefert einen Pull-up-Pfad mit n-leitenden Transistoren.
  • Der zu verwendende Pull-up-Pfad kann auf einem Speichertyp beruhen, mit dem der Treiber des Kombinations-Senders 200 verwendet wird. Für Speicher mit relativ hoher Spannung (z.B. größer als 1,0 V) (wie beispielsweise DDR1, DDR2, DDR3, DDR4 etc.) kann der Pull-up-Pfad (z.B. mit p-leitenden Transistoren) und der Pull-down-Pfad (z.B. mit n-leitenden Transistoren) des DDR-Treibers 202 verwendet werden. Da p-leitende Transistoren für Pull-up-Treiber besser geeignet sind, wenn die Eingangsspannung relativ hoch ist (aus Gründen, die hier näher erläutert werden, z.B. höher als 1,0 V), kann der Pull-up-Pfad unter Verwendung der p-leitenden Transistoren des DDR-Treibers 202 angemessen verwendet werden.
  • Für Speicher mit relativ niedriger Spannung (z.B. weniger als 0,7 V) (wie beispielsweise LP4x, LP5 etc.) kann hingegen die NMOS-Pull-up-Schaltung (die z.B. die Transistoren NPu1 und NPu2 der 2 umfasst) zusammen mit dem Pull-down-Pfad (z.B. mit n-leitenden Transistoren) des DDR-Treibers 202 verwendet werden. Da n-leitende Transistoren für Pull-up-Treiber besser geeignet sind, wenn die Eingangsspannung relativ niedrig ist (aus Gründen, die hier näher erläutert werden, z.B. höher als 0,7 V), kann der Pull-up-Pfad unter Verwendung der n-leitenden Transistoren der NMOS-Pull-up-Schaltung der 2 angemessen verwendet werden.
  • Folglich kann der Kombinations-Sender 200 für Hochspannungsspeicher und/oder Niederspannungsspeicher verwendet werden, und wird daher als „Kombinations“-Sender bezeichnet.
  • Die 5 zeigt ein Schema eines gemeinsamen Pull-Vortreibers 500 gemäß einigen Ausführungsformen. In einigen Ausführungsformen umfasst der gemeinsame Pull-Vortreiber 500 einen Dateneingang 502, den Treibereingang 504 und den Equalizer (EQ)-Eingang 506. In einigen Ausführungsformen sind der Dateneingang 502, der Treibereingang 504 und der Equalizer (EQ)-Eingang 506 mit den Time-to-Clock-Out (TCO)/Delay-Schaltungen 508, 510 bzw. 511 gekoppelt. Der gemeinsame Pull-Vortreiber 500 steuert den Kombinations-Sender 200 der 2 bis 4 an.
  • Da der Kombinations-Sendertreiber 200 sowohl einen P- als auch einen N-Pull-up-Pfad aufweist, wird in einigen Ausführungsformen ein gemeinsamer Pull-up-Vortreiber verwendet, um beide Pfade zu unterstützen. Der Pull-up-Vortreiber 514 ist sowohl für Hochspannungs- (HV-) als auch für Niederspannungs-(LV-) Stromversorgungsbereiche („LV power supply domains“) ausgelegt und für jedes Bit in dem Pull-up-Vortreiber sind drei Ausgänge vorhanden.
  • Die Ausgänge des Pull-up-Vortreibers 514 weisen Folgendes auf: den Datenausgang Daten1, der dem Dateneingang Daten1 der 3 entspricht; den Ausgang pbias, der dem Eingang pbias der 3 und der 4 entspricht, den Ausgang enPu, der dem Eingang enPu der 2 und der FIG. ) entspricht, und einen Ausgang Daten3, der dem Dateneingang Daten3 der 4 entspricht. Der PMOS-Pull-up-Vortreiber (514) wird durch die pegelverschobenen P_pup-torgesteuerten Daten von dem Ausgang (518) der Vortreiberlogik (512) angesteuert. Der NMOS-Pull-up-Vortreiber (516) wird von den beiden Ausgängen HV und LV (520) des Pull-up-Vortreibers angesteuert, um den endgültigen „Full-Swing“-Inverter anzusteuern. Diese Ausgänge werden aus N_pup-torgesteuerten Daten von dem Ausgang (522) der Vortreiberlogik erzeugt und sowohl der LV- als auch der HV-Ausgang durchlaufen den Pegelschieber, um die Verzögerung zwischen diesen Ausgängen abzustimmen. Die Ausgänge des NMOS-Pull-up-Vortreibers 516 weisen Folgendes auf: den Datenausgang Daten4, der dem Dateneingang Daten4 der 4 entspricht; den Ausgang nbias, der dem Eingang nbias der 4 entspricht. Die torgesteuerten Daten (sowohl p_up als auch n_up) aus dem Ausgang der Vortreiberlogik werden mit Impedanzkompensationscode (RCOMP) kombiniert, bevor sie an den Treiber angelegt werden. Darüber hinaus ist in dem Vortreiber eine benutzerdefinierte Logik vorhanden, um verschiedene Funktionalitäten, z.B. die Equalizer (EQ)-Funktionalität, auszuführen. Der RCOMP-Code ermöglicht das Kompensieren von Prozess-, Temperatur- und/oder Spannungsschwankungen in der Abschlussimpedanz. Allgemein wird ein doppelter I/O-Puffer bei einer Abschlussimpedanz mit einer Referenzimpedanz verglichen, um den RCOMP-Code zu erzeugen. Dieser RCOMP-Code wird dann anderen I/Os zugeführt, um deren Abschlussimpedanz-Charakteristiken denen des doppelten I/O-Puffers anzugleichen.
  • Da in einem Beispiel ein gemeinsamer NMOS-Pulldown im DDR-Treiber 202 vorhanden ist (z.B. wie in der 3 gezeigt), kann es keinen Unterschied in dem Pulldown-Vortreiber geben, um sowohl DDR4- als auch LP4x/LP5-Technologien zu unterstützen. In einigen Ausführungsformen ist der Pulldown-Vortreiber (524) über die Verbindung 526 mit der Vortreiberlogik 512 gekoppelt und im LV-Stromversorgungsbereich („LV power supply domain“) ausgelegt, und dient dazu, die Daten dem Gate des NMOS-Pulldown-Treibers zuzuführen. Die Ausgänge des NMOS-Pull-down-Vortreibers 524 weisen Folgendes auf: den Datenausgang Daten2, der dem Dateneingang Daten2 der 3 entspricht; den Ausgang nbias, der dem Eingang nbias der 3 entspricht; den Ausgang enPd, der dem Eingang enPd der 3 entspricht. In einigen Ausführungsformen werden Puffer in dem Pull-down-Vortreiber 524 hinzugefügt, um die Verzögerung zwischen dem Pull-up- und dem Pull-down-Vortreiber abzustimmen. In einigen Ausführungsformen wird, wenn über PVT (Prozess, Spannung und Temperatur; „process, voltage, and temperature“) hinweg eine gewisse Variation der Verzögerung zwischen den Pull-up-und Pull-down-Strompfaden vorhanden ist (was Tastverhältnisprobleme verursachen könnte), während des Post-Si, das Training des Time-to-Clock-Ausgangs (TCO) zusammen mit der erhöhten Masseversorgung (Vsshi) verwendet, um jegliche Fehlanpassung zu beheben. Vsshi (High Ground/VSS) wird verwendet, um PFET-Bauteile vor Überbeanspruchung zu schützen, indem die Gate-Spannung auf Masse erhöht wird (z.B. Erhöhen der Vgs um + 200 mV). In einigen Ausführungsformen werden die torgesteuerten Daten aus dem Ausgang der Vortreiberlogik mit dem RCOMP-Code kombiniert, bevor sie an den TX-Treiber angelegt werden. Einige weitere Ausführungsformen umfassen in dem Vortreiber eine benutzerdefinierte Logik, um verschiedene Funktionalitäten, z.B. die Equalizer (EQ)-Funktionalität, auszuführen.
  • Die 6A und 6B zeigen zwei unterschiedliche Senderendstufen-Topologien. Die 6A veranschaulicht eine „n-über-n“-Topologie 600a. Die Endstufe umfasst zwei n-leitende Transistoren N1 und N4 und zwei n-leitende Kaskodetransistoren N2 und N3. Die 6B veranschaulicht eine „p-über-n“-Topologie (600b), die aus zwei Eingangssignaltransistoren N1 und P2 und zwei Kaskodentransistoren P1 und N2 besteht.
  • Die „n-über-n“-Sendeendstufe der 6A verwendet erhöhte Vortreiber- und Treiberversorgungsspannungen, wenn sie einen höheren Ausgangshub liefern soll. Die „n-über-n“-Topologie bietet auch Linearität und Ausgangsspannungshub bei niedrigen Versorgungsspannungen (z.B. 0,3 bis 0,4 V), leidet allerdings bei höheren Versorgungs-spannungen (z.B. 0,6 bis 0,7 V oder höher) unter einem Problem des maximalen Hubs. Um den Ausgangshub in der „n-über-n“-Topologie zu erhöhen, werden die Vortreiber-Versorgungsspannung und die Endstufen-Versorgungsspannung gleichzeitig erhöht, was zu einer erhöhten Verlustleistung in der Vortreiberstufe führt.
  • Die „p-über-n“-Topologie der 6B bietet eine Alternative zu „n-über-n“, wird jedoch durch die Pull-up-Anstiegsrate begrenzt. In einigen Ausführungsformen behebt eine „pn-über-n“-Topologie (die unter Bezugnahme auf die 7 nachfolgend erläutert wird) sowohl das Problem des begrenzten Ausgangshubs bei der „n-über-n“-Topologie, als auch das Problem der geringen Anstiegsrate bei der „p-über-n“-Topologie indem eine Kombination aus p- und n-Bauteilen in dem Zweig des Pull-up-Treibers verwendet wird.
  • Die 7 zeigt eine „pn-über-n“-Senderendstufe 700 gemäß einigen Ausführungsformen. In einigen Ausführungsformen behebt die „pn-über-n“-Topologie der 7 sowohl das Problem des begrenzten Ausgangshubs bei „n-über-n“, als auch das Problem der geringen Anstiegsrate bei der „p-über-n“-Topologie indem eine Kombination aus p- und n-Bauteilen in dem Pull-up-Zweig verwendet wird.
  • In einigen Ausführungsformen umfasst die „pn-über-n“-Senderendstufe 700 einen ersten Stapel von Transistoren mit einem ersten p-leitenden Transistor P1 und einem zweiten p-leitenden Transistor P2, die in Reihe gekoppelt sind und einen ersten gemeinsamen Knoten Y1 aufweisen. In einigen Ausführungsformen ist der erste p-leitende Transistor P1 mit einer Stromversorgungsschiene Vddq gekoppelt. In einigen Ausführungsformen ist der erste Stapel von Transistoren mit einem zweiten Stapel von Transistoren eines zu dem ersten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps gekoppelt. In einigen Ausführungsformen umfasst der zweite Stapel von Transistoren einen dritten p-leitenden Transistor N3 und einen vierten n-leitenden Transistor N4, die in Reihe gekoppelt sind und einen zweiten gemeinsamen Knoten Y2 aufweisen. In einigen Ausführungsformen ist der n-leitende Transistor N3 mit der Stromversorgungsschiene Vddq gekoppelt.
  • In einigen Ausführungsformen umfasst die „pn-über-n“-Senderendstufe 700 einen dritten Stapel von Transistoren eines entgegengesetzten Leitfähigkeitstyps, der mit dem ersten Stapel von Transistoren gekoppelt ist. In einigen Ausführungsformen weist der dritte Stapel von Transistoren Folgendes auf: einen fünften n-leitenden Transistor N1 und einen sechsten n-leitenden Transistor N2, die in Reihe gekoppelt sind und einen dritten gemeinsamen Knoten Y3 aufweisen. In einigen Ausführungsformen ist der dritte Stapel von Transistoren mit dem ersten Stapel von Transistoren in Reihe gekoppelt und weist einen vierten gemeinsamen Knoten Vout, und einen fünften gemeinsamen Knoten D auf. In einigen Ausführungsformen umfasst der erste Stapel von Transistoren einen p-leitenden Transistor.
  • In einigen Ausführungsformen ist ein Gateanschluss des ersten p-leitenden Transistors P1 mit einem ersten Freigabeeingang (enb) gekoppelt, und ein Gateanschluss des zweiten p-leitenden Transistors P2 ist mit ersten Eingangsdaten (D) gekoppelt, und ein Gateanschluss des dritten n-leitenden Transistors N3 ist mit einem zweiten Freigabeeingang (en) gekoppelt, und ein Gateanschluss des vierten n-leitenden Transistors N4 ist mit zweiten Eingangsdaten (Db) gekoppelt. In einigen Ausführungsformen ist ein Gateanschluss des fünften n-leitenden Transistors N1 mit den Eingangsdaten (D) gekoppelt, und ein Gateanschluss des sechsten n-leitenden Transistors N2 ist mit dem zweiten Freigabeeingang (en) gekoppelt.
  • Bezug nehmend auf die 6A, 6B und 7 ist die „pn-über-n“-Senderendstufe 700 der 7 eine Kombination aus der „n-über-n“-Topologie 600a der 6A und der „p-über-n“-Topologie der 6B. In einigen Ausführungsformen werden Abschnitte der „pn-über-n“-Senderendestufe 700 der 7 - z.B. basierend auf einem gewünschten Ausgangsspannungshub und einem Spannungspegel der Versorgungsspannung - selektiv aktiviert.
  • Wenn beispielsweise ein relativ geringer Ausgangsspannungshub gewünscht wird und die Versorgungsspannung relativ niedrig ist, wird die Endstufe 700 in einer „n-über-n“-Topologie betrieben (z.B. indem die Transistoren N1, N2, N3 und N4 aktiviert und verwendet werden). Unter dem Gesichtspunkt des Betriebsverhaltens wird die Endstufe 700 ähnlich wie die „n-über-n“-Topologie der 6A, und liefert Linearität und Ausgangsspannungshub bei relativ niedrigen Versorgungsspannungen (z.B. 0,3 bis 0,4 V, weniger als 0,7 V etc.).
  • Wenn andererseits beispielsweise ein relativ hoher Ausgangsspannungshub gewünscht wird und/oder wenn die Versorgungsspannung höher ist (z.B. 0,7 oder höher), wird die Endstufe 700 in einer „p-über-n“-Topologie betrieben (z.B. indem die Transistoren P1, P2, N1 und N2 aktiviert und verwendet werden). Unter dem Gesichtspunkt des Betriebsverhaltens wird die Endstufe 700 daher der „p-über-n“-Topologie der 6B ähnlich und bietet den höheren Spannungshub.
  • In noch einem anderen Beispiel können, unabhängig von der Versorgungsspannung (oder zumindest bei einer gewissen Versorgungsspannung) beide Pull-up-Pfade der Endstufe 700 (z.B. ein erster Pull-up-Pfad umfassend den p-leitenden Transistoren P1, P2 und ein zweiter Pull-up-Pfad umfassend den n-leitenden Transistoren N1, N2) einsatzbereit sein, was die kombinierten Vorteile der 6A und 6B bietet.
  • Die 8A zeigt einen Testaufbau 800a zum Testen unterschiedlicher Endstufentopologien. Der Aufbau 800a wird verwendet, um die Impulsantwort der drei unterschiedlichen Endstufentopologien zu testen: n-n (600a), p-n (600b) und pn-n (700). Die 8B zeigt die Impulsantwortausgaben für die Topologien „n-n“ (600a), „p-n“ (600b) und „pn-n“ (700). Die Ergebnisse der Impulsantwort-Simulation (z.B. 6,4 Gb/s mit 156,25 ps Impulsbreite) für die drei Topologien unter ISO-Belastungs- und ISO-Versorgungsspannungsbedingungen zeigen die Unzulänglichkeiten der Topologien „n-über-n“ (n-n) und „p-über-n“ (p-n) sowie die Verbesserungen, welche die Topologie „pn-über-n“ (pn-n) bietet.
  • Die Tabelle 1 vergleicht die Leistung jeder Topologie auf der Grundlage der Signalhubempfindlichkeit und der Empfindlichkeit der Anstiegsrate aus der Perspektive der Endstufen-Versorgungsspannung (Vddq). Tabelle 1
    Topologie Hub Anstiegsrate
    „n-über- n‟ der 6A • Gut bei niedrigerer Vddq • Gut bei niedrigerer Vddq
    • Verschlechtert sich mit ansteigender Vddq. Zur Behebung des Problems ist eine Erhöhung des Vortreiber-Hubs erforderlich. • Verschlechtert sich mit ansteigender Vddq, was sie bei höhere Vddq weniger bevorzugt macht
    „p-über-n“ der 6B • Verschlechtert sich bei niedrigerer Vddq • Verschlechtert sich mit abnehmender Vddq, was sie weniger bevorzugt macht
    • Gut, wenn Vddq > 2Vt ist, wobei Vt die Schwellenspannung des Transistors ist
    „pn-über- n‟ der 7 • Bietet sowohl die Vorteile von „n-über-n“ als auch von „p-über-n“ • Bietet sowohl die Vorteile von „n-über-n“ als auch von „p-über-n“
    • Gut über einen weiten Vddq - Bereich (durch Umschalten der Konfiguration auf „n-über- n“ bei niedriger Vddq) • Gut über Vddq hinweg
  • Die 9 zeigt das Ergebnis einer Post-Layout-Simulation der Pull-up- (9A) und Pull-down (9B)-Impedanzen der Endstufe, implementiert als eine Funktion einer unterschiedlichen Anzahl (1-16) von Schenkeln („legs“) über drei Prozessecken (P1, P2 und P3) gemäß einigen Ausführungsformen. In Speicherzellen besteht die PVT(Prozess, Spannung und Temperatur)-Steuerschaltung aus einem PVT-Sensorblock. Die PVT-Steuerschaltung dient zum Verfolgen der PVT-Zustände und des Ausgangstreiberblocks, der auf mehrere Schenkel aufgeteilt ist, die zur Einstellung der Impedanz des Ausgangstreibers gemäß dem erfassten PVT-Zustand verwendet werden. Die Ergebnisse zeigen, dass die Endstufe auf eine Zielimpedanz von 50 Ω abgestimmt werden kann, die PVT-Schwankungen berücksichtigt, ohne auf die Implementierung von Bauteilen oder Widerständen zurückgreifen zu müssen. Durch die Implementierung der Endstufe als reine Bauteil-Konfiguration wird die parasitäre Kapazität des Pads beispielsweise um ca. 30% reduziert und dadurch die Bandbreite des Ausgangsknotens verbessert, was eine Skalierbarkeit der Schnittstelle, beispielsweise auf Datenraten von bis zu 10 Gb/s ermöglicht.
  • Die 10 zeigt ein System 1000, in dem eine Mobile Computing-Plattform 1005 und/oder eine Datenservermaschine 1006 eine Schaltung verwendet, die mindestens einen Speichercontroller-Sender, beispielsweise gemäß einigen an anderer Stelle hier beschriebenen Ausführungsformen, aufweist. In einigen Ausführungsformen kann die Mobile Computing-Plattform 1005 und/oder eine Datenservermaschine 1006 den Sender 200 oder den Kombinations-Sender 200, wie in Bezug auf die 2 bis 9 erläutert, umfassen. Die Servermaschine 1006 kann ein beliebiger kommerzieller Server sein - beispielsweise mit einer beliebigen Anzahl von Hochleistungs-Computerplattformen, die in einem Rack angeordnet und zur elektronischen Datenverarbeitung miteinander vernetzt sind - der in der beispielhaften Ausführungsform eine Schaltung 1050 aufweist. Die Mobile Computing-Plattform 1005 kann eine beliebige tragbare Vorrichtung sein, die für jedes von einer elektronischen Datenanzeige, einer elektronischen Datenverarbeitung, einer drahtlosen elektronischen Datenübertragung oder dergleichen ausgebildet ist. Beispielsweise kann die Mobile Computing-Plattform 1005 ein Tablet, ein Smartphone, ein Laptop-Computer etc. sein und kann einen Anzeigebildschirm (z.B. einen kapazitiven, induktiven, resistiven oder optischen Touchscreen), ein auf Chip- oder Gehäuseebene integriertes System 1010 und eine Batterie 1015 aufweisen.
  • Unabhängig davon, ob die Schaltung in dem in der erweiterten Ansicht 1020 dargestellten integrierten System 1010 oder als eigenständiges diskretes oder gehäustes Multi-Chip-Modul in der Servermaschine 1006 angeordnet ist, weist sie mindestens einen Speichercontroller-Sender, beispielsweise gemäß einigen an anderer Stelle hier beschriebenen Ausführungsformen, auf. Die Schaltung 1050 kann ferner zusammen mit einer integrierten Schaltung zum Leistungsmanagement (PMIC, „power management integrated circuit“) auf einer Platine, einem Substrat oder einem Interposer 1060 angebracht sein. Funktionell kann die PMIC 1030 eine Regelung der Batterieleistung, eine DC-zu-DC-Umwandlung etc. durchführen und hat somit einen mit der Batterie 1015 gekoppelten Eingang und einen Ausgang, der eine Stromzufuhr zu allen anderen Funktionsmodulen bereitstellt.
  • Die Schaltung 1050 weist in einigen Ausführungsformen eine integrierte (drahtlose) HF-Schaltung (RFIC) auf, die ferner einen breitbandigen (drahtlosen) HF-Sender und/oder -Empfänger aufweist (TX/RX umfassend ein digitales Basisband und einem analogen Front-End-Modul, das einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfangspfad aufweist). Die RFIC weist mindestens ein Speichercontroller-Sender-Bauteil auf, beispielsweise in einer Speichercontroller-Senderschaltung, wie an anderer Stelle hierin beschrieben. Die RFIC verfügt über einen Ausgang, der mit einer Antenne (nicht gezeigt) gekoppelt ist, um einen beliebigen von einer Reihe von Funkstandards oder Funkprotokollen zu implementieren, einschließlich, aber nicht beschränkt auf Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebige anderer Funkprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden.
  • Obgleich bestimmte hier dargelegte Merkmale unter Bezugnahme auf verschiedene Umsetzungen beschrieben wurden, ist diese Beschreibung nicht in einem einschränkenden Sinne auszulegen. Somit werden verschiedene Abwandlungen der hier beschriebenen Umsetzungen, sowie andere Umsetzungen, die für Fachleute auf dem Gebiet, auf das sich die vorliegende Offenbarung bezieht, offensichtlich sind, als innerhalb des Grundgedankens und Schutzumfangs der vorliegenden Offenbarung liegend betrachtet.
  • Es ist offensichtlich, dass die Erfindung nicht auf die so beschriebenen Ausführungsformen beschränkt ist, sondern mit Abwandlungen und Änderungen in die Praxis umgesetzt werden kann, ohne vom Schutzumfang der beigefügten Ansprüche abzuweichen. Beispielsweise können die obigen Ausführungsformen spezifische Kombinationen von Merkmalen aufweisen, wie nachfolgend in Beispielen ausgeführt wird.
  • Die 11 zeigt eine intelligente Vorrichtung oder ein Computersystem oder ein SoC („System-on-Chip“), das einen Dual-Power-Sender gemäß einigen Ausführungsformen der Offenbarung verwendet. Es wird darauf hingewiesen, dass diejenigen Elemente der 11 mit gleichen Bezugszeichen (oder Namen) wie die Elemente einer beliebigen anderen Figur auf eine ähnliche Weise wie die beschriebene arbeiten oder funktionieren können, jedoch nicht darauf beschränkt sind.
  • Die 11 zeigt ein Blockdiagramm einer Ausführungsform einer Rechenvorrichtung, in der ein Dual-Power-Sender gemäß einigen Ausführungsformen verwendet werden könnte. In einigen Ausführungsformen repräsentiert die Rechenvorrichtung 1600 eine mobile Rechenvorrichtung, wie beispielsweise ein Computertablett, ein Mobiltelefon oder ein Smartphone, einen E-Reader mit Drahtlosfähigkeit oder ein anderes drahtloses mobiles Gerät. Es versteht sich, dass bestimmte Komponenten allgemein dargestellt sind und dass nicht alle Komponenten einer solchen Vorrichtung in der Rechenvorrichtung 1600 dargestellt sind.
  • In einigen Ausführungsformen weist die Rechenvorrichtung 1600 den ersten Prozessor 1610 mit einem Speichercontroller-Sender gemäß einigen erläuterten Ausführungsformen auf. Andere Blöcke der Rechenvorrichtung 1600 können auch den Sender 200 bzw. den Kombinationssender 200 gemäß einigen Ausführungsformen aufweisen. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können innerhalb von 1670 auch eine Netzwerkschnittstelle, wie beispielsweise eine Drahtlosschnittstelle, umfassen, sodass eine Ausführungsform des Systems in eine drahtlose Vorrichtung, beispielsweise ein Mobiltelefon oder einen persönlichen digitalen Assistenten, aufgenommen werden kann.
  • In einigen Ausführungsformen kann der Prozessor 1610 eine oder mehrere physische Vorrichtungen, wie etwa Mikroprozessoren, Anwendungsprozessoren, Mikrocontroller, programmierbare Logikvorrichtungen oder andere Verarbeitungsmittel aufweisen. Die von dem Prozessor 1610 ausgeführten Verarbeitungsoperationen beinhalten die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf der bzw. dem Anwendungen und/oder Vorrichtungsfunktionen ausgeführt werden. Die Verarbeitungsoperationen beinhalten Operationen, die sich auf I/O (Eingabe/Ausgabe) mit einem menschlichen Benutzer oder mit anderen Vorrichtungen beziehen, Operationen, die sich auf das Leistungsmanagement beziehen, und/oder Operationen, die sich auf das Verbinden der Rechenvorrichtung 1600 mit einer anderen Vorrichtung beziehen. Die Verarbeitungsoperationen können auch Operationen bezüglich Audio-I/O und/oder Anzeige-I/O beinhalten.
  • In einigen Ausführungsformen weist die Rechenvorrichtung 1600 ein Audio-Subsystem 1620 auf, das Hardware-Komponenten (z. B. Audio-Hardware und Audio-Schaltungen) und Software-Komponenten (z.B. Treiber, Codecs) repräsentiert, die mit dem Bereitstellen von Audiofunktionen für die Rechenvorrichtung verknüpft sind. Zu den Audiofunktionen können ein Lautsprecher- und/oder Kopfhörerausgang sowie ein Mikrofoneingang gehören. Vorrichtungen für solche Funktionen können in die Rechen-vorrichtung 1600 integriert oder mit der Rechenvorrichtung 1600 verbunden sein. In einer Ausführungsform interagiert ein Nutzer mit der Rechenvorrichtung 1600 durch Bereitstellen von Audio-Anweisungen, die von dem Prozessor 1610 empfangen und verarbeitet werden.
  • In einigen Ausführungsformen umfasst die Rechenvorrichtung 1600 das Anzeige-Subsystem 1630. Das Anzeige-Subsystem 1630 repräsentiert Hardwarekomponenten (z.B. Anzeigevorrichtungen) und Softwarekomponenten (z.B. Treiber), die eine visuelle und/oder taktile Anzeige bereitstellen, damit ein Benutzer mit der Rechenvorrichtung 1600 interagieren kann. Das Anzeigesubsystem 1630 weist die Anzeigeschnittstelle 1632 auf, die den bestimmten Bildschirm oder die bestimmte Hardwarevorrichtung aufweist, der bzw. die zum Bereitstellen einer Anzeige für einen Benutzer verwendet wird. In einer Ausführungsform weist die Anzeigeschnittstelle 1632 eine von dem Prozessor 1610 getrennte Logik auf, um zumindest einige mit der Anzeige zusammenhängende Verarbeitungen auszuführen. In einer Ausführungsform weist das Anzeigesubsystem 1630 eine Touchscreen- (oder Touchpad-) Vorrichtung auf, die einem Benutzer sowohl für die Ausgabe als auch für die Eingabe zur Verfügung steht.
  • In einigen Ausführungsformen umfasst die Rechenvorrichtung 1600 den I/O-Controller 1640. Der I/O-Controller 1640 repräsentiert Hardwarevorrichtungen und Softwarekomponenten, die mit der Interaktion mit einem Benutzer zusammenhängen. Der I/O-Controller 1640 ist betreibbar, um Hardware zu verwalten, die ein Teil des Audio-Subsystems 1620 und/oder des Anzeigesubsystems 1630 ist. Darüber hinaus veranschaulicht der I/O-Controller 1640 eine Anschlussstelle für zusätzliche Vorrichtungen, die eine Verbindung zu der Rechenvorrichtung 1600 herstellen, über die ein Benutzer möglicherweise mit dem System interagiert. Zu den Vorrichtungen, die an die Rechenvorrichtung 1600 angeschlossen werden können, könnten beispielsweise Mikrofonvorrichtungen, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Anzeigevorrichtungen, Tastatur- oder Tastenfeldvorrichtungen oder andere I/O-Vorrichtungen zur Verwendung mit bestimmten Anwendungen, wie Kartenlesern oder anderen Vorrichtungen, gehören.
  • Wie oben erwähnt, kann der I/O-Controller 1640 mit dem Audio-Subsystem 1620 und/oder dem Anzeigesubsystem 1630 interagieren. Beispielsweise kann die Eingabe über ein Mikrofon oder eine andere Audiovorrichtung Eingaben oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Rechenvorrichtung 1600 bereitstellen. Zusätzlich kann eine Audioausgabe anstelle von oder zusätzlich zu einer Anzeigeausgabe bereitgestellt werden. Wenn das Anzeigesubsystem 1630 einen Touchscreen aufweist, fungiert in einem weiteren Beispiel die Anzeigevorrichtung auch als Eingabevorrichtung, die zumindest teilweise durch den I/O-Controller 1640 verwaltet werden kann. An der Rechenvorrichtung 1600 können auch zusätzliche Tasten oder Schalter vorhanden sein, um I/O-Funktionen bereitzustellen, die von dem I/O-Controller 1640 verwaltet werden.
  • In einigen Ausführungsformen verwaltet der I/O-Controller 1640 Vorrichtungen wie etwa Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren oder andere Hardware, die in der Rechenvorrichtung 1600 enthalten sein kann. Die Eingabe kann sowohl Teil der direkten Benutzerinteraktion sein als auch umgebungsbezogene Eingaben an das System bereitstellen, um dessen Operationen (wie beispielsweise das Filtern von Rauschen, das Anpassen von Anzeigen bezüglich der Helligkeitserkennung, das Anwenden eines Blitzes für eine Kamera oder andere Merkmale) zu beeinflussen.
  • In einigen Ausführungsformen weist die Rechenvorrichtung 1600 das Leistungsmanagement 1650 auf, das die Batterieleistungsnutzung, das Laden der Batterie und Funktionen im Zusammenhang mit dem Leistungssparbetrieb managt. Das Speicher-Subsystem 1660 weist Speichervorrichtungen zum Speichern von Informationen in der Rechenvorrichtung 1600 auf. Der Speicher kann nichtflüchtige Speichervorrichtungen aufweisen (der Zustand ändert sich nicht, wenn die Stromzufuhr zur Speichervorrichtung unterbrochen wird) und/oder flüchtige Speichervorrichtungen (der Zustand ist unbestimmt, wenn die Stromzufuhr zu der Speichervorrichtung unterbrochen wird). Das Speicher-Subsystem 1660 kann Anwendungsdaten, Benutzerdaten, Musik, Fotos, Dokumente oder andere Daten sowie Systemdaten (ob langfristig oder vorübergehend), die sich auf die Ausführung der Anwendungen und Funktionen der Rechenvorrichtung 1600 beziehen, speichern.
  • Elemente von Ausführungsformen werden auch als ein maschinenlesbares Medium (z.B. der Speicher 1660) zum Speichern der computerausführbaren Anweisungen (z.B. Anweisungen zum Implementieren beliebiger anderer hier erläuterter Prozesse) bereitgestellt. Bei dem maschinenlesbaren Medium (z.B. dem Speicher 1660) kann es sich, ohne jedoch darauf beschränkt zu sein, um Flash-Speicher, optische Platten, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenwechselspeicher (PCM) oder andere Arten von maschinenlesbaren Medien handeln, die zur Speicherung elektronischer oder computerausführbarer Befehle geeignet sind. Beispielsweise können Ausführungsformen der Offenbarung als ein Computerprogramm (z.B. BIOS) heruntergeladen werden, das von einem entfernten Computer (z.B. einem Server) mittels Datensignalen über eine Kommunikationsverbindung (z.B. ein Modem oder eine Netzwerkverbindung) zu einem anfordernden Computer (z.B. einem Client) übertragen werden kann.
  • In einigen Ausführungsformen umfasst die Rechenvorrichtung 1600 die Konnektivität 1670. Die Konnektivität 1670 weist Hardwarevorrichtungen (z.B. drahtlose und/oder verdrahtete Verbinder und Kommunikationshardware) und Softwarekomponenten (z.B. Treiber, Protokollstapel) auf, um zu ermöglichen, dass die Rechenvorrichtung 1600 mit externen Vorrichtungen kommuniziert. Bei der Rechenvorrichtung 1600 kann es sich um separate Vorrichtungen handeln, wie etwa andere Rechenvorrichtungen, drahtlose Zugangspunkte oder Basisstationen, sowie Peripherievorrichtungen wie Kopfhörer, Drucker oder andere Vorrichtungen.
  • Die Konnektivität 1670 kann mehrere unterschiedliche Arten von Konnektivität beinhalten. Zur Verallgemeinerung wird die Rechenvorrichtung 1600 mit der Mobilfunkkonnektivität 1672 und der drahtlosen Konnektivität 1674 veranschaulicht. Die Mobilfunkkonnektivität 1672 bezieht sich allgemein auf die zellulare Netzwerkkonnektivität, die von Mobilfunkanbietern bereitgestellt wird - etwa über GSM (Global System for Mobile Communications) oder Varianten oder Ableitungen, CDMA (Code Division Multiple Access) oder Varianten oder Ableitungen, TDM (Time Division Multiplexing) oder Varianten oder Ableitungen, oder andere Mobilfunkdienststandards. Die Drahtloskonnektivität (oder Drahtlosschnittstelle) 1674 bezieht sich auf eine Drahtloskonnektivität, die nicht zellular ist, und kann Personal Area Networks (wie Bluetooth, Near Field usw.), Local Area Networks (wie WLAN) und/oder Wide Area Networks (wie WiMax) oder andere drahtlose Kommunikation beinhalten.
  • In einigen Ausführungsformen umfasst die Rechenvorrichtung 1600 die Peripherieverbindungen 1680. Die Peripherieverbindungen 1680 beinhalten Hardware-schnittstellen und Steckverbinder sowie Softwarekomponenten (z.B. Treiber, Protokollstapel) zum Herstellen von Peripherieverbindungen. Es versteht sich, dass die Rechenvorrichtung 1600 sowohl eine Peripherievorrichtung („zu“ 1682) für andere Rechenvorrichtungen sein könnte, als auch Peripherievorrichtungen („von“ 1684) aufweisen könnte, die mit ihr verbunden sind. Die Rechenvorrichtung 1600 verfügt üblicherweise über einen „Docking“-Verbinder, um mit anderen Rechenvorrichtungen zu Zwecken, wie beispielsweise dem Verwalten (z.B. Herunterladen und/oder Hochladen, Ändern, Synchronisieren) von Inhalten auf der Rechenvorrichtung 1600 verbunden zu werden. Zusätzlich kann ein Docking-Verbinder der Rechenvorrichtung 1600 es ermöglichen, sich mit bestimmten Peripherievorrichtungen zu verbinden, die es der Rechenvorrichtung 1600 ermöglichen, die Ausgabe von Inhalten, beispielsweise an audiovisuelle oder andere Systeme, zu steuern.
  • Zusätzlich zu einem proprietären Docking-Verbinder oder einer anderen proprietären Verbindungshardware kann die Rechenvorrichtung 1600 über übliche oder standardbasierte Verbinder Peripherieverbindungen 1680 herstellen. Übliche Arten können einen Universal-Serial-Bus(USB)-Verbinder (der eine beliebige Anzahl von verschiedenen Hardwareschnittstellen aufweisen kann), DisplayPort einschließlich MiniDisplayPort (MDP), High Definition Multimedia Interface (HDMI), FireWire oder eine andere Art beinhalten.
  • Die Bezugnahme auf „eine Ausführungsform“, „eine (1) Ausführungsform“, „einige Ausführungsformen“ oder „andere Ausführungsformen“ in der Beschreibung bedeutet, dass ein bestimmtes eine bestimmte Struktur oder eine bestimmte kennzeichnende Eigenschaft, die in Verbindung mit den Ausführungsformen beschrieben wird, zumindest in einigen Ausführungsformen, aber nicht unbedingt in allen Ausführungsformen enthalten ist. Die verschiedenen Erscheinungsformen „eine Ausführungsform“, „eine (1) Ausführungsform“ oder „einige Ausführungsformen“ beziehen sich nicht unbedingt alle auf dieselben Ausführungsformen. Wenn in der Beschreibung angegeben ist, dass eine Komponente, ein Merkmal, eine Struktur oder eine Eigenschaft enthalten sein „kann“, „dürfte“ oder „könnte“, muss diese spezielle Komponente, dieses spezielle Merkmal, diese spezielle Struktur oder diese spezielle Eigenschaft nicht enthalten sein. Wenn die Beschreibung oder der Anspruch auf „ein“ Element Bezug nimmt, bedeutet dies nicht, dass nur eines der Elemente vorhanden ist. Wenn die Beschreibung oder die Ansprüche auf „ein zusätzliches“ Element Bezug nehmen, schließt dies nicht aus, dass mehr als eines des zusätzlichen Elements vorhanden ist.
  • Darüber hinaus können die besonderen Merkmale, Strukturen, Funktionen oder Eigenschaften in einer oder mehreren Ausführungsformen auf jede geeignete Weise kombiniert werden. Beispielsweise kann eine erste Ausführungsform mit einer zweiten Ausführungsform immer dann kombiniert werden, wenn die mit den beiden Ausführungsformen verbundenen besonderen Merkmale, Strukturen, Funktionen oder Eigenschaften einander nicht ausschließen.
  • Obgleich die Offenbarung in Verbindung mit spezifischen Ausführungsformen derselben beschrieben wurde, sind angesichts der vorangehenden Beschreibung für Durchschnittsfachleute auf dem Gebiet viele Alternativen, Abwandlungen und Varianten derartiger Ausführungsformen ersichtlich. Die Ausführungsformen der Offenbarung sollen sämtliche derartigen Alternativen, Abwandlungen und Varianten umfassen, so dass sie in den breiten Schutzumfang der angehängten Ansprüche fallen.
  • Außerdem können hinlänglich bekannte Leistungs-/Masseverbindungen mit integrierten Schaltkreis-(IC-)Chips und anderen Komponenten der Einfachheit der Veranschaulichung und der Erörterung halber und um die Offenbarung nicht unklar erscheinen zu lassen in den vorgelegten Figuren dargestellt oder nicht dargestellt sein. Ferner können Anordnungen in Blockdiagrammform dargestellt sein, um zu vermeiden, dass die Offenbarung unklar erscheint, und auch im Hinblick darauf, dass Besonderheiten in Bezug auf die Implementierung derartiger Blockdiagramm-Anordnungen in hohem Maße davon abhängig sind, auf welcher Plattform die vorliegende Offenbarung implementiert werden soll (d.h. derartige Besonderheiten sollten sich Fachleuten auf dem Gebiet von selbst erschließen). Wenn spezifische Details (z.B. Schaltungen) dargelegt werden, um beispielhafte Ausführungsformen der Offenbarung zu beschreiben, sollte Fachleuten auf dem Gebiet klar sein, dass die Offenbarung ohne diese spezifischen Details oder mit Abwandlungen derselben in die Praxis umgesetzt werden kann. Die Beschreibung ist folglich als erläuternd anstatt als einschränkend zu betrachten.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen. Besonderheiten in den Beispielen können überall in einer oder mehreren Ausführungsformen verwendet werden. Alle optionalen Merkmale der hier beschriebenen Vorrichtung können ebenfalls in Bezug auf ein Verfahren oder einen Prozess implementiert werden.
  • Beispiel 1. In einem Beispiel wird eine Vorrichtung bereitgestellt, die Folgendes umfasst: eine erste Stromversorgungsschiene zum Bereitstellen einer ersten Stromversorgung; eine zweite und eine dritte Stromversorgungsschiene zum Bereitstellen einer zweiten bzw. dritten Stromversorgung, wobei ein Spannungspegel der ersten Stromversorgung höher ist als ein Spannungspegel sowohl der zweiten als auch der dritten Stromversorgung; eine erste Treiberschaltung, die mit der ersten Stromversorgungsschiene und mit der zweiten Stromversorgungsschiene gekoppelt ist; eine zweite Treiberschaltung, die mit der dritten Stromversorgungsschiene gekoppelt ist und mit der ersten Treiberschaltung gekoppelt ist; und einen Stapel von Transistoren von dem n-Leitfähigkeitstyp, die mit der ersten Stromversorgungsschiene und der zweiten Treiberschaltung gekoppelt sind.
  • Beispiel 2. Die Vorrichtung nach Beispiel 1, wobei die erste Treiberschaltung Folgendes umfasst: einen ersten Stapel von Transistoren eines p-Leitfähigkeitstyps, der Folgendes umfasst: einen ersten Transistor und einen zweiten Transistor, die in Reihe gekoppelt sind und einen ersten gemeinsamen Knoten aufweisen, wobei der erste Transistor mit der ersten Stromversorgungsschiene gekoppelt ist; und einen dritten Transistor, der mit dem ersten gemeinsamen Knoten gekoppelt ist, wobei der dritte Transistor mit der zweiten Stromversorgungsschiene gekoppelt ist; und einen zweiten Stapel von Transistoren eines n-Leitfähigkeitstyps, der mit dem ersten Stapel von Transistoren gekoppelt ist, wobei der zweite Stapel von Transistoren Folgendes umfasst: einen vierten Transistor und einen fünften Transistor, die in Reihe gekoppelt sind und einen zweiten gemeinsamen Knoten aufweisen, wobei der zweite Stapel von Transistoren mit dem ersten Stapel von Transistoren in Reihe gekoppelt ist und wobei der erste und der zweite Stapel von Transistoren einen dritten gemeinsamen Knoten aufweisen, der mit der zweiten Treiberschaltung gekoppelt ist; und einen sechsten Transistor, der mit dem zweiten gemeinsamen Knoten gekoppelt ist, wobei der sechste Transistor mit der zweiten Strom-versorgungsschiene gekoppelt ist.
  • Beispiel 3. Die Vorrichtung nach den Beispielen 1 und 2, wobei die zweite Treiberschaltung Folgendes umfasst: einen dritten Stapel von Transistoren des p-Leitfähigkeitstyps, der einen siebten Transistor und einen achten Transistor aufweist, die in Reihe gekoppelt sind und einen vierten gemeinsamen Knoten aufweisen, wobei der siebte Transistor mit der dritten Stromversorgungsschiene gekoppelt ist; und einen vierten Stapel von Transistoren des n-Leitfähigkeitstyps, der mit dem dritten Stapel von Transistoren gekoppelt ist, wobei der vierte Stapel von Transistoren Folgendes umfasst: einen neunten Transistor und einen zehnten Transistor, die in Reihe gekoppelt sind und einen fünften gemeinsamen Knoten aufweisen, wobei der vierte Stapel von Transistoren mit dem dritten Stapel von Transistoren in Reihe gekoppelt ist und einen sechsten gemeinsamen Knoten aufweist; und einen elften Transistor, der mit dem sechsten gemeinsamen Knoten gekoppelt ist, wobei der elfte Transistor mit einem Widerstandsbauteil gekoppelt ist.
  • Beispiel 4. Die Vorrichtung nach den Beispielen 1 bis 3, wobei: ein Gateanschluss des ersten Transistors mit einem Dateneingang gekoppelt ist; ein Gateanschluss des zweiten Transistors mit einer Vorspannung gekoppelt ist; und ein Gateanschluss des dritten Transistors mit einem ersten Freigabeeingang gekoppelt ist.
  • Beispiel 5. Die Vorrichtung nach den Beispielen 1 bis 4, wobei: ein Gateanschluss des vierten Transistors mit einer Vorspannung gekoppelt ist; ein Gateanschluss des fünften Transistors mit einem Dateneingang gekoppelt ist; und ein Gateanschluss des dritten Transistors mit einem Freigabeeingang gekoppelt
  • Beispiel 6. Die Vorrichtung nach den Beispielen 1 bis 5, wobei ein Gateanschluss des siebten Transistors mit einem Dateneingang gekoppelt ist; und wobei ein Gateanschluss des achten Transistors mit einer Vorspannung gekoppelt ist.
  • Beispiel 7. Die Vorrichtung nach den Beispielen 1 bis 6, wobei ein Gateanschluss des neunten Transistors mit einem Dateneingang gekoppelt ist; ein Gateanschluss des zehnten Transistors mit einer Vorspannung gekoppelt ist; und ein Gateanschluss des elften Transistors mit einem Freigabeeingang gekoppelt ist.
  • Beispiel 8. Die Vorrichtung nach den Beispielen 1 bis 7, wobei der erste Stapel von Transistoren einen p-leitenden Transistor umfasst.
  • Beispiel 9. Die Vorrichtung nach den Beispielen 1 bis 8, wobei der dritte Stapel von Transistoren einen p-leitenden Transistor umfasst.
  • Beispiel 10. Die Vorrichtung nach den Beispielen 1 bis 9, wobei der Stapel von Transistoren des n-Leitfähigkeitstyps über das Widerstandsbauteil mit der ersten Treiberschaltung gekoppelt ist.
  • Beispiel 11. Die Vorrichtung nach den Beispielen 1 bis 10, wobei die erste Treiberschaltung eine DDR-Treiberschaltung umfasst und die zweite Treiberschaltung eine LPDDR-Treiberschaltung umfasst.
  • Beispiel 12. In einem Beispiel wird ein System bereitgestellt, das Folgendes umfasst: einen Speicher zum Speichern von Anweisungen; einen Prozessor, der mit dem Speicher gekoppelt ist und die Anweisungen ausführen soll, wobei der Prozessor Folgendes umfasst: eine erste Stromversorgungsschiene zum Bereitstellen einer ersten Stromversorgung; eine zweite und eine dritte Stromversorgungsschiene zum Bereitstellen einer zweiten bzw. dritten Stromversorgung, wobei ein Spannungspegel der ersten Stromversorgung höher ist als ein Spannungspegel sowohl der zweiten als auch der dritten Stromversorgung; eine erste Treiberschaltung, die mit der ersten Stromversorgungsschiene und mit der zweiten Stromversorgungsschiene gekoppelt ist; eine zweite Treiberschaltung, die mit der dritten Stromversorgungsschiene gekoppelt ist und mit der ersten Treiberschaltung gekoppelt ist; und einen Stapel von Transistoren von dem n-Leitfähigkeitstyp, der mit der ersten Stromversorgungsschiene und der zweiten Treiberschaltung gekoppelt ist; und eine Drahtlosschnittstelle, um zu ermöglichen, dass der Prozessor mit einem anderen System kommuniziert.
  • Beispiel 13. Das System nach Beispiel 12, wobei die erste Treiberschaltung Folgendes umfasst: einen ersten Stapel von Transistoren eines p-Leitfähigkeitstyps, der Folgendes umfasst: einen ersten Transistor und einen zweiten Transistor, die in Reihe gekoppelt sind und einen ersten gemeinsamen Knoten aufweisen, wobei der erste Transistor mit der ersten Stromversorgungsschiene gekoppelt ist; und einen dritten Transistor, der mit dem ersten gemeinsamen Knoten gekoppelt ist, wobei der dritte Transistor mit der zweiten Stromversorgungsschiene gekoppelt ist; und einen zweiten Stapel von Transistoren eines n-Leitfähigkeitstyps, der mit dem ersten Stapel von Transistoren gekoppelt ist, wobei der zweite Stapel von Transistoren Folgendes umfasst: einen vierten Transistor und einen fünften Transistor, die in Reihe gekoppelt sind und einen zweiten gemeinsamen Knoten aufweisen, wobei der zweite Stapel von Transistoren mit dem ersten Stapel von Transistoren in Reihe gekoppelt ist und wobei der erste und der zweite Stapel von Transistoren einen dritten gemeinsamen Knoten aufweisen, der mit der zweiten Treiberschaltung gekoppelt ist; und einen sechsten Transistor, der mit dem zweiten gemeinsamen Knoten gekoppelt ist, wobei der sechste Transistor mit der zweiten Stromversorgungsschiene gekoppelt ist.
  • Beispiel 14. Das System nach den Beispielen 12 und 13, wobei die zweite Treiberschaltung Folgendes umfasst: einen dritten Stapel von Transistoren des p-Leitfähigkeitstyps, der einen siebten Transistor und einen achten Transistor aufweist, die in Reihe gekoppelt sind und einen vierten gemeinsamen Knoten aufweisen, wobei der siebte Transistor mit der dritten Stromversorgungsschiene gekoppelt ist; und einen vierten Stapel von Transistoren des n-Leitfähigkeitstyps, der mit dem dritten Stapel von Transistoren gekoppelt ist, wobei der vierte Stapel von Transistoren Folgendes umfasst: einen neunten Transistor und einen zehnten Transistor, die in Reihe gekoppelt sind und einen fünften gemeinsamen Knoten aufweisen, wobei der vierte Stapel von Transistoren mit dem dritten Stapel von Transistoren in Reihe gekoppelt ist und einen sechsten gemeinsamen Knoten aufweist; und einen elften Transistor, der mit dem sechsten gemeinsamen Knoten gekoppelt ist, wobei der elfte Transistor mit einem Widerstandsbauteil gekoppelt ist.
  • Beispiel 15. Das System nach den Beispielen 12 bis 14, wobei: ein Gateanschluss des ersten Transistors mit einem Dateneingang gekoppelt ist; ein Gateanschluss des zweiten Transistors mit einer Vorspannung gekoppelt ist; und ein Gateanschluss des dritten Transistors mit einem Freigabeeingang gekoppelt
  • Beispiel 16. Das System nach den Beispielen 12 bis 15, wobei: ein Gateanschluss des vierten Transistors mit einer Vorspannung gekoppelt ist; ein Gateanschluss des fünften Transistors mit einem Dateneingang gekoppelt ist; und ein Gateanschluss des dritten Transistors mit einem Freigabeeingang gekoppelt
  • Beispiel 17. Das System nach den Beispielen 12 bis 16, wobei ein Gateanschluss des siebten Transistors mit einem Dateneingang gekoppelt ist; und wobei ein Gateanschluss des achten Transistors mit einer Vorspannung gekoppelt ist.
  • Beispiel 18. Das System nach den Beispielen 12 bis 17, wobei ein Gateanschluss des neunten Transistors mit einem Dateneingang gekoppelt ist; ein Gateanschluss des zehnten Transistors mit einer Vorspannung gekoppelt ist; und ein Gateanschluss des elften Transistors mit einem Freigabeeingang gekoppelt ist.
  • Beispiel 19. Das System nach den Beispielen 12 bis 18, wobei der Stapel von Transistoren des n-Leitfähigkeitstyps über das Widerstandsbauteil mit der ersten Treiberschaltung gekoppelt ist.
  • Beispiel 20. Das System nach den Beispielen 12 bis 19, wobei die erste Treiberschaltung eine DDR-Treiberschaltung umfasst und die zweite Treiberschaltung eine LPDDR-Treiberschaltung umfasst.
  • Beispiel 21. In einem Beispiel wird eine Vorrichtung bereitgestellt, die Folgendes umfasst: eine Stromversorgungsschiene zum Bereitstellen einer Stromversorgung; einen ersten Stapel von Transistoren, der Folgendes aufweist: einen ersten Transistor und einen zweiten Transistor, die in Reihe gekoppelt sind und einen ersten gemeinsamen Knoten aufweisen, wobei der erste Transistor mit der ersten Stromversorgungsschiene gekoppelt ist; und einen zweiten Stapel von Transistoren eines zu dem ersten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps, wobei der zweite Stapel von Transistoren Folgendes aufweist: einen dritten Transistor und einen vierten Transistor, die in Reihe gekoppelt sind und einen zweiten gemeinsamen Knoten aufweisen, wobei der dritte Transistor mit der Stromversorgungsschiene gekoppelt ist.
  • Beispiel 22. Die Vorrichtung nach Beispiel 21, umfassend einen dritten Stapel von Transistoren eines zu dem ersten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps, wobei der dritte Stapel von Transistoren Folgendes umfasst: einen fünften Transistor und einen sechsten Transistor, die in Reihe gekoppelt sind und einen dritten gemeinsamen Knoten aufweisen, wobei der dritte Stapel von Transistoren mit dem ersten Stapel von Transistoren in Reihe gekoppelt ist und einen vierten und einen fünften gemeinsamen Knoten aufweist.
  • Die obigen Ausführungsformen sind in dieser Hinsicht jedoch nicht beschränkt, und in verschiedenen Umsetzungen können die obigen Ausführungsformen das Übernehmen nur einer Teilmenge solcher Merkmale, das Übernehmen derartiger Merkmale in einer anderen Reihenfolge, das Übernehmen einer anderen Kombination derartiger Merkmale und/oder das Übernehmen zusätzlicher Merkmale als den explizit aufgelisteten Merkmalen beinhalten. Der Schutzumfang der Erfindung sollte daher unter Bezugnahme auf die angehängten Ansprüche zusammen mit dem vollen Umfang von Äquivalenten, zu denen diese Ansprüche berechtigt sind, bestimmt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16/147634 [0001]

Claims (20)

  1. Vorrichtung, die Folgendes umfasst: eine erste Stromversorgungsschiene zum Bereitstellen einer ersten Stromversorgung; eine zweite und eine dritte Stromversorgungsschiene zum Bereitstellen einer zweiten und einer dritten Stromversorgung, wobei die erste Stromversorgung höher ist als die zweite und als die dritte Stromversorgung; eine erste Treiberschaltung, die mit der ersten Stromversorgungsschiene und mit der zweiten Stromversorgungsschiene gekoppelt ist; eine zweite Treiberschaltung, die mit der dritten Stromversorgungsschiene gekoppelt ist und die über ein Widerstandsbauteil mit der ersten Treiberschaltung gekoppelt ist; und einen Stapel von Transistoren von dem n-Leitfähigkeitstyp, der mit der ersten Stromversorgungsschiene und mit der zweiten Treiberschaltung gekoppelt ist.
  2. Vorrichtung nach Anspruch 1, wobei die erste Treiberschaltung Folgendes umfasst: einen ersten Stapel von Transistoren, der Folgendes aufweist: einen ersten Transistor und einen zweiten Transistor, die in Reihe gekoppelt sind und einen ersten gemeinsamen Knoten aufweisen, wobei der erste Transistor mit der ersten Stromversorgungsschiene gekoppelt ist; und einen dritten Transistor, der mit dem ersten gemeinsamen Knoten gekoppelt ist, wobei der dritte Transistor mit der zweiten Stromversorgungsschiene gekoppelt ist; und einen zweiten Stapel von Transistoren eines zu dem ersten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps, wobei der zweite Stapel von Transistoren Folgendes aufweist: einen vierten Transistor und einen fünften Transistor, die in Reihe gekoppelt sind und einen zweiten gemeinsamen Knoten aufweisen, wobei der zweite Stapel von Transistoren mit dem ersten Stapel von Transistoren in Reihe gekoppelt ist und einen dritten gemeinsamen Knoten aufweist; und einen sechsten Transistor, der mit dem zweiten gemeinsamen Knoten gekoppelt ist, wobei der sechste Transistor mit der zweiten Stromversorgungsschiene gekoppelt ist.
  3. Vorrichtung nach Anspruch 1, wobei die zweite Treiberschaltung Folgendes umfasst: einen dritten Stapel von Transistoren, der einen siebten Transistor und einen achten Transistor aufweist, die in Reihe gekoppelt sind und einen vierten gemeinsamen Knoten aufweisen, wobei der siebte Transistor mit der dritten Stromversorgungsschiene gekoppelt ist; und einen vierten Stapel von Transistoren eines zu dem dritten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps, wobei der vierte Stapel von Transistoren Folgendes aufweist: einen neunten Transistor und einen zehnten Transistor, die in Reihe gekoppelt sind und einen fünften gemeinsamen Knoten aufweisen, wobei der vierte Stapel von Transistoren mit dem dritten Stapel von Transistoren in Reihe gekoppelt ist und einen sechsten gemeinsamen Knoten aufweist; und einen elften Transistor, der mit dem sechsten gemeinsamen Knoten gekoppelt ist, wobei der elfte Transistor mit dem Widerstandsbauteil gekoppelt
  4. Vorrichtung nach Anspruch 2, wobei: ein Gateanschluss des ersten Transistors mit einem Dateneingang gekoppelt ist; ein Gateanschluss des zweiten Transistors mit einer ersten Vorspannung gekoppelt ist; und ein Gateanschluss des dritten Transistors mit einem ersten Freigabeeingang gekoppelt ist.
  5. Vorrichtung nach Anspruch 2, wobei: ein Gateanschluss des vierten Transistors mit einer zweiten Vorspannung gekoppelt ist; ein Gateanschluss des fünften Transistors mit einem zweiten Dateneingang gekoppelt ist; und ein Gateanschluss des dritten Transistors mit einem zweiten Freigabeeingang gekoppelt ist.
  6. Vorrichtung nach Anspruch 3, wobei: ein Gateanschluss des siebten Transistors mit einem dritten Dateneingang gekoppelt ist; und ein Gateanschluss des achten Transistors mit einer dritten Vorspannung gekoppelt ist.
  7. Vorrichtung nach Anspruch 3, wobei: ein Gateanschluss des neunten Transistors mit einem vierten Dateneingang gekoppelt ist; ein Gateanschluss des zehnten Transistors mit einer vierten Vorspannung gekoppelt ist; und ein Gateanschluss des elften Transistors mit einem dritten Freigabeeingang gekoppelt ist.
  8. Vorrichtung nach Anspruch 2, wobei der erste Stapel von Transistoren einen p-leitenden Transistor umfasst.
  9. Vorrichtung nach Anspruch 3, wobei der dritte Stapel von Transistoren einen p-leitenden Transistor umfasst.
  10. Vorrichtung nach Anspruch 1, wobei der Stapel von Transistoren des n-Leitfähigkeitstyps über das Widerstandsbauteil mit der ersten Treiberschaltung gekoppelt ist.
  11. Vorrichtung nach einem der Ansprüche 1 bis 10, wobei die erste Treiberschaltung eine DDR-Treiberschaltung umfasst und die zweite Treiberschaltung eine LPDDR-Treiberschaltung umfasst.
  12. System, das Folgendes umfasst: einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor eine Vorrichtung nach einem der Ansprüche 1 bis 11 aufweist; und eine Drahtlosschnittstelle, um zu ermöglichen, dass der Prozessor mit einem anderen Bauteil kommuniziert.
  13. Vorrichtung, die Folgendes umfasst: eine Stromversorgungsschiene zum Bereitstellen einer Stromversorgung; einen ersten Stapel von Transistoren, der Folgendes aufweist: einen ersten Transistor und einen zweiten Transistor, die in Reihe gekoppelt sind und einen ersten gemeinsamen Knoten aufweisen, wobei der erste Transistor mit der ersten Stromversorgungsschiene gekoppelt ist; und einen zweiten Stapel von Transistoren eines zu dem ersten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps, wobei der zweite Stapel von Transistoren Folgendes aufweist: einen dritten Transistor und einen vierten Transistor, die in Reihe gekoppelt sind und einen zweiten gemeinsamen Knoten aufweisen, wobei der dritte Transistor mit der Stromversorgungsschiene gekoppelt ist.
  14. Vorrichtung nach Anspruch 13, umfassend einen dritten Stapel von Transistoren eines zu dem ersten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps, wobei der dritte Stapel von Transistoren Folgendes aufweist: einen fünften Transistor und einen sechsten Transistor, die in Reihe gekoppelt sind und einen dritten gemeinsamen Knoten aufweisen, wobei der dritte Stapel von Transistoren mit dem ersten Stapel von Transistoren in Reihe gekoppelt ist und einen vierten und einen fünften gemeinsamen Knoten aufweist.
  15. System, Folgendes umfassend: einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor eine Vorrichtung nach einem der Ansprüche 13 bis 14 aufweist; und eine Drahtlosschnittstelle, um zu ermöglichen, dass der Prozessor mit einem anderen Bauteil kommuniziert.
  16. Verfahren, das Folgendes umfasst: Bereitstellen einer ersten Stromversorgung mit einer ersten Stromversorgungsschiene; Bereitstellen einer zweiten und einer dritten Stromversorgung mit einer zweiten bzw. dritten Stromversorgungsschiene, wobei die erste Stromversorgung höher ist als die zweite und als die dritte Stromversorgung; Koppeln einer ersten Treiberschaltung mit der ersten und mit der zweiten Stromversorgungsschi ene; Koppeln einer zweiten Treiberschaltung mit der dritten Stromversorgungsschi ene; Koppeln der zweiten Treiberschaltung mit der ersten Treiberschaltung über ein Widerstandsbauteil; und Koppeln eines Stapels von Transistoren des n-Leitfähigkeitstyps mit der ersten Stromversorgungsschiene und der zweiten Treiberschaltung.
  17. Verfahren nach Anspruch 16, wobei die erste Treiberschaltung Folgendes umfasst: einen ersten Stapel von Transistoren, der Folgendes aufweist: einen ersten Transistor und einen zweiten Transistor, die in Reihe gekoppelt sind und einen ersten gemeinsamen Knoten aufweisen, wobei der erste Transistor mit der ersten Stromversorgungsschiene gekoppelt ist; und einen dritten Transistor, der mit dem ersten gemeinsamen Knoten gekoppelt ist, wobei der dritte Transistor mit der zweiten Stromversorgungsschiene gekoppelt ist; und einen zweiten Stapel von Transistoren eines zu dem ersten Stapel von Transistoren entgegengesetzten Leitfähigkeitstyps, wobei der zweite Stapel von Transistoren Folgendes aufweist: einen vierten Transistor und einen fünften Transistor, die in Reihe gekoppelt sind und einen zweiten gemeinsamen Knoten aufweisen, wobei der zweite Stapel von Transistoren mit dem ersten Stapel von Transistoren in Reihe gekoppelt ist und einen dritten gemeinsamen Knoten aufweist; und einen sechsten Transistor, der mit dem zweiten gemeinsamen Knoten gekoppelt ist, wobei der sechste Transistor mit der zweiten Stromversorgungsschiene gekoppelt ist.
  18. Verfahren nach Anspruch 16, wobei die zweite Treiberschaltung Folgendes umfasst: einen dritten Stapel von Transistoren, der einen siebten Transistor und einen achten Transistor aufweist, die in Reihe gekoppelt sind und einen vierten gemeinsamen Knoten aufweisen, wobei der siebte Transistor mit der dritten Stromversorgungsschiene gekoppelt ist.
  19. Verfahren nach Anspruch 17, wobei: ein Gateanschluss des ersten Transistors mit einem Dateneingang gekoppelt ist; ein Gateanschluss des zweiten Transistors mit einer ersten Vorspannung gekoppelt ist; und ein Gateanschluss des dritten Transistors mit einem ersten Freigabeeingang gekoppelt ist.
  20. Verfahren nach Anspruch 17, wobei: ein Gateanschluss des vierten Transistors mit einer zweiten Vorspannung gekoppelt ist; ein Gateanschluss des fünften Transistors mit einem zweiten Dateneingang gekoppelt ist; und ein Gateanschluss des dritten Transistors mit einem zweiten Freigabeeingang gekoppelt ist.
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