DE112017004214T5

DE112017004214T5 - Integrierte Takttorschaltung mit eingebetteter NOR

Info

Publication number: DE112017004214T5
Application number: DE112017004214.3T
Authority: DE
Inventors: Steven K. Hsu; Amit Agarwal; Iqbal R. Rajwani; Simeon REALOV; Ram K. Krishnamurthy
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2016-08-23
Filing date: 2017-07-12
Publication date: 2019-05-09
Also published as: US20180062658A1; WO2018038817A1; US10177765B2

Abstract

Eine Vorrichtung ist geschaffen, die aufweist: einen Taktknoten; einen Testknoten; einen Freigabeknoten; und ein statisches AND-OR-INVERT (AOI)-Latch, das mit dem Taktknoten, dem Testknoten und dem Freigabeknoten gekoppelt ist, wobei das statische AOI-Latch eine eingebettete NOR-Funktionalität aufweist. Eine weitere Vorrichtung weist auf: einen kritischen Taktpfad, der ein auf einem Pass-Gate basierendes integriertes Takttor hat; und einen unkritischen Taktpfad, der mit dem kritischen Taktpfad elektrisch gekoppelt ist, wobei der unkritische Taktpfad ein auf einem AND-OR-Inverter (AND-OR-Inverter, AOI) basierendes integriertes Takttor mit eingebetteter NOR-Funktionalität enthält.

Description

PRIORITÄTSANSPRUCH
Die vorliegende Erfindung beansprucht Priorität gegenüber der US-Patentanmeldung S.-Nr. 15/244 839 , eingereicht am 23. August 2016, mit dem Titel „INTEGRATED CLOCK GATE CIRCUIT WITH EMBEDDED NOR“, die durch Bezugnahme vollumfänglich aufgenommen ist.
HINTERGRUND
Flächeneffiziente Entwürfe von modernen Mikroprozessoren, DSPs (Digitalen Signalprozessoren), SoCs (Ein-Chip-Systemen) in tragbaren Geräten, Internet der Dinge (Internet-of-Things, IoTs), Smartphones, Tablets, Laptops und Servern und dergleichen werden aufgrund der folgenden Anforderungen zunehmend schwieriger: Verringerung der Siliziumkosten, Verringerung des Flächenbedarfs gedruckter Leiterplatten (Printed Circuit Board, PCB), Verkürzung der Produkteinführungszeit (Time-to-Market, TTM) und ein langsamerer Skalierungsrhythmus von Verfahrenstechnologieknoten. Diese Anforderungen müssen alle bei gleichzeitiger Befriedigung der strengen Frequenz- und/oder Leistungsziele und Energie-/Schwundhaushalte erfüllt werden.
Eine Hauptkomponente der auch als dynamische Leistung bekannten Verlustleistung in digitalen Systemen basiert auf der Lade- und Entladelastkapazität von Schaltungsknoten. Bei heutigen getakteten synchronen System-Mikroprozessoren, DSPs und SoCs in Smartphones, Tablets, Laptops und Servern ist ein hoher Prozentsatz der Gesamtverlustleistung (der beispielsweise 30 % überschreitet) in dem Taktgitter und der endgültigen sequentiellen Belastung.
Figurenliste
Die Ausführungsformen der Offenbarung werden anhand der nachfolgenden ausführlichen Beschreibung und der beigefügten Zeichnungen unterschiedlicher Ausführungsformen der Offenbarung verständlicher, die jedoch nicht zur Beschränkung der Offenbarung auf die speziellen Ausführungsformen, sondern lediglich zur Erläuterung und dem Verständnis dienen sollen.

1 zeigt eine integrierte Takttorschaltung, die ein Pass-Gate (PG) verwendet.
2A zeigt eine integrierte Takttorschaltung mit eingebetteter NOR gemäß einigen Ausführungsformen der Beschreibung.
2B zeigt eine symbolische Ansicht eines Teils der integrierten Takttorschaltung mit eingebetteter NOR nach 2A gemäß einigen Ausführungsformen der Beschreibung.
3 zeigt eine integrierte Takttorschaltung mit eingebetteter NOR gemäß einigen Ausführungsformen der Beschreibung.
4 zeigt eine integrierte Takttorschaltung mit eingebetteter NOR und gemeinsamen Halter gemäß einigen Ausführungsformen der Beschreibung.
5 zeigt eine integrierte Takttorschaltung mit eingebetteter NOR und gemeinsamen Halter gemäß einigen Ausführungsformen der Beschreibung.
6 zeigt in einem Diagramm Energieeinsparungen unter Verwendung der integrierten Takttorschaltung nach 4 gemäß einigen Ausführungsformen der Beschreibung.
7 zeigt eine Schaltung, die eine auf PG basierende integrierte Takttorschaltung für einen kritischen Taktpfad und eine integrierte Takttorschaltung mit eingebetteter NOR für einen unkritischen Taktpfad verwendet, gemäß einigen Ausführungsformen der Beschreibung.
8 zeigt eine Smartvorrichtung oder ein Computersystem oder ein SoC (Ein-Chip-System) mit einer integrierten Takttorschaltung mit eingebetteter NOR gemäß einigen Ausführungsformen.

DETAILLIERTE BESCHREIBUNG
Ein Clock Gating verringert die Energie, indem sie abgeschalteten Bereichen eines Taktbaums (oder eines Taktverteilungsnetzwerks) und einem nicht genutzten Logikdatenpfad mehr Logik hinzufügt. Die Flip-Flops in diesen abgeschalteten Bereichen brauchen ihre Zustände nicht zu wechseln, so dass dadurch Energie gespart wird. Integrierte Takttore werden allgemein mit Blick auf einen niedrigen Energieverbrauch entworfen, da sie zusätzliche Leistung verbrauchen, um die zusätzliche Funktionalität zu ermöglichen. Diese Takttore fügen dem hochaktiven nicht gesperrten Abschnitt des Taktgitters zusätzliche Taktlast hinzu, und der Taktleistungsbeitrag ist daher sehr hoch, obwohl weniger Fälle dieser Takttore vorhanden sind. In vielen Entwürfen weist ein hoher Prozentsatz von Freigabepfaden (beispielsweise etwa 90 %) in einem System außerdem einen Timing-Schlupf oder unkritische Einrichtzeiten auf.
Clock Gating wird allgemein verwendet, um die dynamische Leistung an sämtlichen digitalen synchronen Bausteinen von Mikroprozessoren bis zu grafischen Ein-Chip-Systemen (System-on-Chip, SoCs) zu verringern. Ein feinkörniges Clock Gating wird auf allen Ebenen des Taktgitters umfassend verwendet, um die Chipleistung so weit wie möglich zu verringern. Diese Takttore steigern die Taktleistung an den ungetorten hochaktive Taktknoten, um die Möglichkeit zu haben, den Zeitgeber und den Datenpfad stromabwärts abzuschalten, um die Leistung zu reduzieren. Dieses Dilemma erhöht den Energieverbrauch.
Unterschiedliche Ausführungsformen beschreiben eine Familie integrierter Clock-Gating-Schaltungen, die einen Vorteil aus einem Timing-Schlupf in unkritischen Freigabepfaden ziehen, um die Anzahl getakteter Transistoren zu reduzieren, was zu einem geringeren Energieverbrauch heutiger digitaler Systeme führt. In einigen Ausführungsformen wird ein integriertes Takttor mit eingebetteter NOR-Funktionalität beschrieben, das den Timing-Einfluss minimiert, weniger Energie verbraucht und für unkritische Freigabepfade geeignet ist.
Im Vergleich zu herkömmlichen integrierten Takttorschaltungen reduzieren die integrierten Taktschaltungen mit eingebetteter NOR-Funktionalität der vielfältigen Ausführungsformen die Anzahl von Takttransistoren mittels einer echten Einzelphasentaktung, um den Energieverbrauch zu verringern. In einigen Ausführungsformen ermöglicht ein vollständig unterbrechbarer Entwurf ohne Konflikt bei der Implementierung der Schaltung und des statischen Komplementär-Metalloxid-Halbleiters (Complementary Metal Oxide Semiconductor, CMOS) einen robusten Niederspannungsbetrieb. In einigen Ausführungsformen steigert der Kompromiss integrierter Taktschaltungen mit eingebetteter NOR-Funktionalität die Einrichtzeit mit Blick auf einen geringeren Energieverbrauch. Das eingebettete NOR der vielfältigen Ausführungsformen minimiert (z.B. reduziert) den Timing-Einfluss der integrierten Takttorschaltung. In einigen Ausführungsformen reduziert der Latch-Abschnitt der integrierten Takttorschaltung die Anzahl von Takttransistoren von 6 auf 3 Bauelemente, so dass dadurch die Leistung an einem hochaktiven ungetorten Taktknoten verringert wird. In einigen Ausführungsformen kann die integrierte Takttorschaltung mit eingebetteter NOR-Funktionalität auf Freigabepfaden angeordnet werden, die unkritisch sind. Somit wird der Clock-Gating-Wirkungsgrad eines gesamten Logikblocks gemäß einigen Ausführungsformen nicht beeinträchtigt.
Es sind viele technische Effekte der vielfältigen Ausführungsformen vorhanden. Beispielsweise reduziert das Konzept der integrierten Takttore mit eingebetteter NOR-Funktionalität vielfältiger Ausführungsformen die Anzahl von Zeitgebervorrichtungen (z.B. für den Latch-Abschnitt von 6 auf 3) und reduziert das dynamische Einschalten (beispielsweise um bis zu 39 % einschließlich des UND-Gatter-Beitrags). Das eingebettete NOR vielfältiger Ausführungsformen (das von dem gesonderten OR/NOR-Gatter, das Test- und Freigabesignale empfängt, getrennt ist) minimiert den Einrichtzeiteinfluss, um die Auslastung zu maximieren, was die Einrichtzeit (beispielsweise um ungefähr zwei von vier Toren von Fan-Out gegenüber Takttoren ohne eingebetteter NOR-Funktionalität) verbessert. Die meisten der Freigabepfade des integrierten Takttors mit eingebetteter NOR-Funktionalität haben genügend Einrichtzeitspielraum, was eine hohe Auslastung der Ausführungsformen ermöglicht. Beispielsweise haben 90 % der Freigabepfade einen Einrichtzeitspielraum von wenigstens 1,4 F04 (Fan-Out von vier). Die integrierten Takttore mit eingebetteter NOR-Funktionalität vielfältiger Ausführungsformen verwenden im Vergleich zu herkömmlichen integrierten Takttoren weniger Strom. Beispielsweise wird 0,5 % der dynamischen Kapazität durch integrierte Takttore mit eingebetteter NOR-Funktionalität verringert. Anhand der unterschiedlichen Ausführungsformen und Figuren werden weitere technische Effekte offenkundig.
In der folgenden Beschreibung werden zahlreiche Einzelheiten erörtert, um eine ausführlichere Erläuterung von Ausführungsformen der vorliegenden Offenbarung zu liefern. Dem Fachmann wird jedoch einleuchten, dass Ausführungsformen der vorliegenden Offenbarung auch ohne diese speziellen Einzelheiten umgesetzt werden können. In anderen Ausprägungen werden hinlänglich bekannte Entwürfe und Vorrichtungen nicht im Einzelnen, sondern in Blockdiagrammform dargestellt, um eine Verschleierung der vorliegenden Offenbarung zu vermeiden.
Zu beachten ist, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale mit Linien dargestellt sind. Einige Linien können dicker sein, um für den Bestand wichtigere Signalpfade anzugeben, und/oder Pfeile an einem oder mehreren Enden aufweisen, um die Richtung eines primären Informationsflusses anzuzeigen. Solche Hinweise sind nicht als beschränkend zu bewerten. Vielmehr werden die Linien in Verbindung mit einer oder mehreren exemplarischen Ausführungsformen verwendet, um das Verständnis einer Schaltung oder einer logischen Einheit zu erleichtern. Jedes dargestellte Signal kann, wie es durch Konstruktionsanforderung oder Präferenzen vorgeschrieben ist, tatsächlich ein oder mehrere Signale beinhalten, die sich in beide Richtungen bewegen können, und kann mit jeder geeigneten Art von Signalschema durchgeführt werden.
In der gesamten Beschreibung und in den Ansprüchen bezeichnet der Begriff „verbunden“ eine unmittelbare Verbindung, z.B. eine elektrische, mechanische oder magnetische Verbindung zwischen den verbundenen Teilen ohne irgendwelche Zwischenvorrichtungen. Der Begriff „gekoppelt“ bezeichnet eine unmittelbare oder mittelbare Verbindung, wie beispielsweise eine unmittelbare elektrische, mechanische oder magnetische Verbindung zwischen den verbundenen Teilen oder eine mittelbare Verbindung über ein oder mehrere passive oder aktive Zwischenvorrichtungen. Der Begriff „Schaltung“ oder „Modul“ kann sich auf ein oder mehrere passive und/oder aktive Bauelemente beziehen, die so gestaltet sind, dass sie zusammenzuwirken, um eine gewünschte Funktion zu erfüllen. Der Begriff „Signal“ kann sich auf mindestens ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten-/Taktsignal beziehen. Die Bedeutung von „ein“, „eine“ und „der/die/das“ schließen Bezüge auf den Plural ein. Die Bedeutung von „in“ schließt „in“ und „auf/an“ ein.
Der Begriff „Skalieren“ bezieht sich allgemein auf ein Umwandeln eines Entwurfs (Plan und Layout) von einer Verfahrenstechnologie in eine andere Verfahrenstechnologie und folglich darauf, dass die Layoutfläche verringert wird. Der Begriff „Skalieren“ bezeichnet ferner allgemein eine Verkleinerung von Layout und Vorrichtungen innerhalb desselben Technologieknotens. Der Begriff „Skalieren“ kann sich auch auf eine Anpassung (z.B. Verlangsamung oder Beschleunigung - d. h. Abwärtsskalierung bzw. Aufwärtsskalierung) einer Signalfrequenz in Bezug auf einen weiteren Parameter, beispielsweise einen Versorgungsspannungspegel, beziehen. Die Begriffe „im Wesentlichen“, „nahe bei“, „etwa“, „nahe“, und „ungefähr“ beziehen sich allgemein darauf, im Bereich von +/- 10 % eines Zielwertes zu liegen.
Sofern nicht anders angegeben, deutet die Verwendung der Ordinaladjektive „erster“, „zweiter“, „dritter“ usw. zur Beschreibung eines gemeinsamen Objekts lediglich darauf hin, dass auf verschiedene Instanzen gleichartiger Objekte Bezug genommen wird, und soll nicht implizieren, dass die in dieser Weise beschriebenen Objekte zeitlich, räumlich, in ihrer Rangfolge oder auf andere Weise eine vorgegebene Reihenfolge aufweisen müssen.
Für die Zwecke der vorliegenden Offenbarung bedeuten die Ausdrücke „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C), oder (A, B und C). Die Begriffe „links“, „rechts“, „vorne“, „hinten“, „oben“, „unten“, „über“, „unter“ und dergleichen in der Beschreibung und in den Ansprüchen werden, falls vorhanden, für beschreibende Zwecke und nicht notwendig, zur Beschreibung dauerhafter relativer Positionen verwendet.
Für Zwecke der Ausführungsformen sind die Transistoren in hier beschriebenen unterschiedlichen Schaltungen und Logikblöcken Metalloxid-Halbleiter(Metal Oxide Semiconductor, MOS)-Transistoren oder deren Derivate, wobei die MOS-Transistoren Drain-, Source-, Gate- und Hauptanschlüsse aufweisen. Die Transistoren und/oder die MOS-Transistorderivate beinhalten ferner Tri-Gate- und FinFET-Transistoren, Gate All Around Cylindrical (Gate All Around Cylindrical, GAAC)- Transistoren, Tunneling-FET (Tunneling FET, TFET), Square-Wire- oder Rectangular- Ribbon-Transistoren, ferroelektrische FETs (FeFETs) oder sonstige Vorrichtungen, die eine Transistorfunktionalität wie Kohlenstoffnanoröhren oder Spintronik-Vorrichtungen verwenden. Symmetrische MOSFET-Source- und Drain-Anschlüsse, d. h., sind identische Anschlüsse und werden hier austauschbar verwendet. Andererseits hat eine TFET-Vorrichtung asymmetrische Source- und Drain-Anschlüsse. Dem Fachmann wird einleuchten, dass andere Transistoren, beispielsweise bi-polare Sperrschichttransistoren-BJT PNP/NPN, BiCMOS, CMOS und dergleichen, genutzt werden können, ohne vom Umfang der Offenbarung abzuweichen. Der Begriff „MN“ bezeichnet einen n-leitenden Transistor (z.B. NMOS, NPN BJT und dergleichen) und der Begriff „MP“ bezeichnet einen p-leitenden Transistor (z.B. PMOS, PNP BJT und dergleichen).
1 zeigt eine integrierte Takttorschaltung 100, die ein Pass-Gate (PG) verwendet. Die Schaltung 100 umfasst einen Zeitgeber(Clock, clk)-Knoten, einen Testfreigabe(Test Enable, te)-Knoten, einen Freigabe(Enable, en)-Knoten, Inverter i1, i3, i5, i6 und i8; PG i4, NOR-Gatter i2 und NAND-Gatter i7, die, wie gezeigt, miteinander gekoppelt sind. Gelegentlich ist der Inverter i3 ein für drei Zustände geeigneter Inverter, der durch den Zeitgeber („clk“) und seine Umkehrung gesteuert wird. Das NOR-Gatter i2 ist mit den Knoten „te“ und „en“ verbunden, die Testfreigabe- und Freigabesignale vorsehen. Im Vorliegenden werden Bezeichnungen von Signalen und Knoten untereinander austauschbar verwendet. Beispielsweise kann sich „clk“ abhängig von dem Zusammenhang des Satzes auf einen Taktknoten „clk“ oder ein Taktsignal „clk“ beziehen.
Der Ausgang „nk0“ des NOR-Gatters i2 ist mit dem PG i4 gekoppelt. Das PG wird durch „clk“ und „nc3“ gesteuert (wobei „nc3“ eine Umkehrung von „clk“ ist). Das PG i4 ist aus p-leitenden und n-leitenden Transistoren gebildet, die miteinander parallel geschaltet sind, so dass der p-leitende Transistor einen Gate-Anschluss hat, der mit „clk“ gekoppelt ist, während der n-leitende Transistor einen Gate-Anschluss hat, der mit „nc3“ gekoppelt ist. Die Inverter i5 und i3 sind antiparallel geschaltete Inverter, die eine Speichervorrichtung bilden, die mit dem PG gekoppelt ist, so dass der Ausgang des Inverters i5 über den Knoten „nk2“ mit dem Eingang des Inverters i3 verbunden ist. Hier ist der Ausgang des Inverters i3 über den Knoten „nk1“ mit dem PG i4 und den Eingangssignalen der Inverter i5 und i6 verbunden. Das NAND-Gatter i7 und der Inverter i8 bilden gemeinsam ein UND-Gatter. Ein Eingang des NAND-Gatters i7 ist mit „clk“ verbunden, während ein weiterer Eingang des NAND-Gatters i7, mit einem Ausgang des Inverters i6 gekoppelt ist. Der Ausgang des NAND-Gatters i7 ist über den Knoten n9 mit dem Eingang des Inverters i8 verbunden. Der Ausgang des Inverters i8 ist „clkout“, der der Ausgang der Takttorschaltung 100 ist. Das mit der Speichervorrichtung (den Invertern i5 und i3) gekoppelte PG i4 bildet mit diesen gemeinsam ein „Latch“ (Riegel).
Tabelle 1 veranschaulicht aktive Diffusionsgitter (Diffusion Grid, DG), die Transistorbreiten angeben, die in dem UND-Gatter (z.B. einer Kombination des NAND-Gatters i7 und des Inverters i8) und in dem Latch (z.B. PG i4 in Kombination der Inverter i3 und i5) für unterschiedliche Betriebsmodi (beispielsweise, wenn Enable en=0, en=1) aktiv sind. Tabelle 1

Modus AND Latch Summe

en=0 3 6 9

en=1 11 6 17
Wenn en=0 ist, schaltet der ungetorte Taktknoten 6 Diffusionsgitter (Diffusion Grid, DG) aufgrund des Latches und zusätzliche 3 DG aufgrund des NAND-Gatters. Wenn en=1 ist, schaltet der Takt „clk“ insgesamt 17 DG, da das AND-Gatter umschaltet. Das NOR-Gatter i2 an dem Eingang wird einbezogen, um während einer Fehlersuche (mittels „te“) einen Testmodus zu ermöglichen, um das Clock-Gating-Merkmal abzuschalten, damit es nicht die Logikfunktionalität der Schaltungen, die es ansteuert, beeinflussen kann.
2A zeigt eine integrierte Takttorschaltung 200 mit eingebetteter NOR gemäß einigen Ausführungsformen der Beschreibung. In einigen Ausführungsformen umfasst die Schaltung 200 einen Freigabeknoten „en“, einen Taktknoten „clk“, einen Testmodus „te“, ein NOR-Gatter i2, ein NAND-Gatter i7, einen Inverter i8, einen Ausgangsknoten clkout, ein statisches AND-OR-INVERT (AOI)-Latch mit eingebetteter NOR, die einen ersten p-leitenden Transistor MP1, einen zweiten p-leitenden Transistor MP2, einen dritten p-leitenden Transistor MP3, einen vierten p-leitenden Transistor MP4, einen ersten n-leitenden Transistor MN1, einen zweiten n-leitenden Transistor MN2, einen dritten n-leitenden Transistor MN3, einen vierten n-leitenden Transistor MN4, einen fünften p-leitenden Transistor MP5, einen sechsten p-leitenden Transistor MP6, einen siebten p-leitenden Transistor MP7, einen fünften n-leitenden Transistor MN5, einen sechsten n-leitenden Transistor MN6 und einen siebten n-leitenden Transistor MN7 enthält.
In einigen Ausführungsformen ist das statische AOI-Latch mit dem Taktknoten „clk“, Testknoten „te“ und Freigabeknoten „en“ gekoppelt, wobei das statische AOI-Latch eine eingebettete NOR-Funktionalität aufweist. In einigen Ausführungsformen hat das NAND-Gatter i7 einen ersten Eingang, der mit dem Taktknoten „clk“ gekoppelt ist, und einen zweiten Eingang, der mit einem Ausgang „nk2“ des statischen AOI-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist. In einigen Ausführungsformen ist der Inverter i8 mit einem Ausgang „n9“ des NAND-Gatters i7 gekoppelt, wobei der Inverter i8 dazu dient, den Ausgang „clkout“ vorzusehen. In einigen Ausführungsformen hat das NOR-Gatter i2 einen ersten Eingang, der mit dem Testknoten „te“ gekoppelt ist, und einen zweiten Eingang, der mit dem Freigabeknoten „en“ gekoppelt ist.
In einigen Ausführungsformen hat der erste p-leitende Transistor MP1 einen Gate-Anschluss, der mit dem Testknoten „te“ gekoppelt ist, und einen Source-Anschluss, der mit einem Versorgungsknoten Vdd gekoppelt ist. In einigen Ausführungsformen ist der zweite p-leitende Transistor MP2 mit dem ersten p-leitenden Transistor MP1 in Reihe geschaltet, wobei der zweite p-leitende Transistor MP2 einen Gate-Anschluss hat, der mit dem Freigabeknoten „en“ gekoppelt ist. In einigen Ausführungsformen ist der dritte p-leitende Transistor MP3 mit dem zweiten p-leitenden Transistor MP2 gekoppelt, wobei der dritte p-leitende Transistor MP3 einen Gate-Anschluss hat, der mit dem Taktknoten „clk“ gekoppelt ist. In einigen Ausführungsformen ist der vierte p-leitende Transistor MP4 mit dem dritten p-leitenden Transistor MP3 gekoppelt, so dass ein Drain-Anschluss (Knoten „nk1“) des vierten p-leitenden Transistors MP4 mit einem Drain-Anschluss (Knoten „nk1“) des dritten p-leitenden Transistors MP3 gekoppelt ist.
In einigen Ausführungsformen hat der erste n-leitende Transistor MN1 einen Gate-Anschluss, der mit dem Testknoten „te“ gekoppelt ist, und einen Drain-Anschluss (Knoten „n1“), der mit den Drain-Anschlüssen (Knoten „n1“) des dritten und vierten n-leitenden Transistors MN3 bzw. MN4 gekoppelt ist. In einigen Ausführungsformen ist der erste n-leitende Transistor MN1 mit den Transistoren MN2 und MN3 parallel geschaltet. Beispielsweise ist der erste n-leitende Transistor MN1 mit den Knoten „nk1“ und „n1“ gekoppelt.
In einigen Ausführungsformen ist der zweite n-leitende Transistor MN2 mit dem dritten p-leitenden Transistor MP3 in Reihe geschaltet und mit dem ersten n-leitenden Transistor MN1 parallel geschaltet, wobei der zweite n-leitende Transistor MN2 einen Gate-Anschluss hat, der mit dem Testknoten „te“ gekoppelt ist. In einigen Ausführungsformen ist der dritte n-leitende Transistor MN3 mit dem zweiten n-leitenden Transistor MN2 parallel geschaltet, wobei der dritte n-leitende Transistor einen Gate-Anschluss hat, der mit dem Taktknoten gekoppelt ist. In einigen Ausführungsformen ist der vierte n-leitende Transistor MN4 mit dem ersten MN1, dem zweiten MN2 und dem dritten MN3 n-leitenden Transistor in Reihe geschaltet, wobei der vierte n-leitende Transistor MN4 einen Gate-Anschluss hat, der mit einem Gate-Anschluss des vierten p-leitenden Transistors MP4 gekoppelt ist.
In einigen Ausführungsformen hat der fünfte p-leitende Transistor MP5 einen Source-Anschluss, der mit dem Versorgungsknoten Vdd gekoppelt ist, und einen Gate-Anschluss, der mit dem Ausgang „nk0“ des NOR-Gatters i2 gekoppelt ist. In einigen Ausführungsformen ist der sechste p-leitende Transistor MP6 mit dem fünften p-leitenden Transistor MP5 in Reihe geschaltet. In einigen Ausführungsformen hat der siebte n-leitende Transistor MN7 einen Gate-Anschluss, der mit dem Drain-Anschluss (Knoten „nk1“) des vierten p-leitenden Transistors MP4 gekoppelt ist. In einigen Ausführungsformen ist der Drain-Anschluss des siebten n-leitenden Transistors MN7 mit dem sechsten p-leitenden Transistor MP6 und den Gate-Anschlüssen des vierten p-leitenden Transistors MP4 und des vierten n-leitenden Transistors MN4 gekoppelt. In einigen Ausführungsformen hat der siebte n-leitende Transistor MN7 einen Source-Anschluss, der mit dem Versorgungsknoten Vdd gekoppelt ist. In einigen Ausführungsformen ist der fünfte n-leitende Transistor MN5 mit dem siebten p-leitenden Transistor MP7 in Reihe geschaltet, wobei der fünfte n-leitende Transistor MN5 einen Gate-Anschluss hat, der mit dem Taktknoten „clk“ gekoppelt ist.
In einigen Ausführungsformen ist der sechste n-leitende Transistor MN6 mit dem fünften n-leitenden Transistor MN5 parallel geschaltet, wobei der sechste n-leitende Transistor MN6 einen Gate-Anschluss hat, der mit dem Ausgang des NOR-Gatters i2 gekoppelt ist. In einigen Ausführungsformen ist der Drain-Anschluss (Knoten „nk2“) des sechsten leitenden Transistors MP6 mit dem Drain-Anschluss (Knoten „nk2“) des siebten Transistors MP7 gekoppelt.
In einigen Ausführungsformen ist der siebte n-leitende Transistor MN7 mit dem fünften n-leitenden Transistor MN5 in Reihe geschaltet, wobei der siebte n-leitende Transistor MN7 einen Gate-Anschluss hat, der mit dem Gate-Anschluss des siebten p-leitenden Transistors MP7 gekoppelt ist. In einigen Ausführungsformen sind die Gate-Anschlüsse der Transistoren MP7 und MN7 mit dem Knoten „nk1“ gekoppelt. In einigen Ausführungsformen sind die Gate-Anschlüsse der Transistoren MP4 und MN4 mit dem Knoten nk2 gekoppelt.
Tabelle 2 veranschaulicht aktive Diffusionsgitter (Diffusion Grid, DG), die Transistorbreiten angeben, die in dem UND-Gatter (z.B. in der Kombination des NAND-Gatters i7 und des Inverters i8) und in dem AOI-Latch mit eingebetteter NOR für unterschiedliche Betriebsmodi (beispielsweise, wenn Enable en=0, en=1) aktiv sind. Tabelle 2

Modus AND Latch Summe

en=0 3 4 7

en=1 11 4 15
Im Gegensatz zu 1 ist hier der lokale Taktinverter il nach 1 entfernt und als solcher hat der AOI-Latch folglich 4 DG-Takttransistoren, der von den 6 DG nach 1 abgezogen ist. Die Schaltung 200 schaltet 7 DG, wenn en=0 ist, gemäß einigen Ausführungsformen. In einigen Ausführungsformen schaltet der Takt „clk“, wenn en=1 ist, insgesamt 15 DG aufgrund des UND-Gatters, das von 17 DGs nach 1 abgezogen ist. In einigen Ausführungsformen reduziert die Schaltung 200 die dynamische Leistung im Vergleich zu dem Takttor nach 1. Beispielsweise reduziert die Schaltung 200 die dynamische Leistung im Vergleich zu der dynamischen Leistung des Takttors 100 um bis zu 16 %. In einigen Ausführungsformen bleibt die Kapazität des Zeitgeberpins „clk“ in Bezug auf die Zeitgeberpinkapazität des Takttors 100 konstant. Somit gibt es keine sich rückwärts ausbreitende Taktbaumeffekte. In manchen Fällen erhöht der Datenfreigabepin „en“ die Pinkapazität um 66 %, falls er auf einem unkritischen Pfad genutzt wird; allerdings kann dieser Einfluss ohne weiteres als eine zusätzliche Spanne absorbiert werden.
In einigen Ausführungsformen hat die Schaltung 200 einen Einrichtzeiteinfluss von +0,4 F04 (Fan-Out von vier) Freigrabe (Verschlechterung) und -0,3 F04 Deaktivierung (Verbesserung), was sie zu einer guten Wahl macht, falls eine Verzögerung kritisch ist (z.B. die Einrichtzeit um 0,4 FO4 für eine Freigabe steigt, was eine Leistungsverschlechterung pro Zeittakt bedeutet, während die Einrichtzeit um 0,3 FO4 für eine Deaktivierung abnimmt, was eine Leistungsverbesserung pro Zeittakt bedeutet). Ohne das eingebettete NOR-Gate kann die Verschlechterung der Einrichtzeit gemäß einigen Beispielen bis zu 2,2 F04 für Freigabe und 1,8 F04 für Deaktivierung betragen.
2B veranschaulicht eine symbolische Ansicht 220 eines Teils der integrierten Takttorschaltung mit eingebetteter NOR nach 2A gemäß einigen Ausführungsformen der Beschreibung. Es wird klargestellt, dass die Elemente nach 2B, die die gleichen Bezugsnummern (oder Bezeichnungen) wie die Elemente einer anderen Figur haben, in ähnlicher Weise wie die beschriebenen arbeiten oder funktionieren können, jedoch nicht darauf beschränkt sind. Die symbolische Ansicht 220 zeigt komplexe Gates 221 und 222 mit eingebetteter NOR, die, wie gezeigt, miteinander gekoppelt sind und die Grundlage der integrierten Takttorschaltung mit eingebetteter NOR bilden, gemäß einigen Ausführungsformen. Diese komplexen Gates verwenden Funktionen von OR-AND-INVERT. Zusammen sehen die komplexen Gates 221 und 222 gemäß einigen Ausführungsformen eine Funktion eines statischen Latches mit eingebetteter ODER-Funktionalität vor.
3 veranschaulicht eine integrierte Takttorschaltung 300 mit eingebetteter NOR gemäß einigen Ausführungsformen der Beschreibung. Es wird klargestellt, dass jene Elemente nach 3, die die gleichen Bezugsnummern (oder Bezeichnungen) wie die Elemente einer anderen Figur haben, in ähnlicher Weise wie die beschriebenen arbeiten oder funktionieren können, jedoch nicht darauf beschränkt sind. Um die Ausführungsform nach 3 nicht zu verschleiern, werden Unterschiede zwischen 2 und 3 beschrieben.
Die Schaltung 300 ist zur Ansteuerung integrierter Takttorschaltungen mit hohem Leistungsniveau geeignet. Wenn das NAND-Gatter i7 und der Inverter i8 in einigen Ausführungsformen größer bemessen werden, um größere Lasten anzusteuern, kann das größere NAND-Gatter i7 die Kapazität des Knotens „nk2“ erhöhen. Um diese Kapazität an dem Knoten „nk2“ zu reduzieren, wird gemäß einigen Ausführungsformen zwischen dem Knoten „nk2“ und dem Eingang des NAND i7 ein Inverter i8 hinzugefügt.
Tabelle 3 veranschaulicht aktive Diffusionsgitter (Diffusion Grid, DG), die Transistorbreiten angeben, die in dem UND-Gatter aktiv sind (z.B. in einer Kombination des NAND-Gatters i7 und des Inverters i8) und in dem AOI-Latch mit eingebetteter NOR für unterschiedliche Betriebsmodi (beispielsweise, wenn Enable en=0, en=1). Tabelle 3

Modus AND Latch Summe

en=0 3 4 7

en=1 11 4 15
4 zeigt eine integrierte Takttorschaltung 400 mit eingebetteter NOR und gemeinsamen Halter gemäß einigen Ausführungsformen der Beschreibung. Zu beachten ist, dass die Elemente von 4, die die gleichen Bezugsnummern (oder Bezeichnungen) wie die Elemente einer anderen Figur haben, in ähnlicher Weise wie die beschriebenen arbeiten oder funktionieren können, jedoch nicht darauf beschränkt sind.
In einigen Ausführungsformen enthält die Schaltung 400 einen Freigabeknoten „en“, einen Taktknoten „clk“, einen Testmodus „te“, ein NOR-Gatter i2, ein NAND-Gatter i7, einen Inverter i8, einen Ausgangsknoten „clkout“, ein gemeinsames Halter-Latch mit eingebetteter NOR, die einen ersten p-leitenden Transistor MP1, einen zweiten p-leitenden Transistor MP2, einen dritten p-leitenden Transistor MP3, einen vierten p-leitenden Transistor MP4, einen ersten n-leitenden Transistor MN11, einen zweiten n-leitenden Transistor MN12, einen dritten n-leitenden Transistor MN13, einen vierten n-leitenden Transistor MN14, einen fünften p-leitenden Transistor MP5, einen sechsten p-leitenden Transistor MP6, einen siebten p-leitenden Transistor MP7, einen fünften n-leitenden Transistor MN15, einen sechsten n-leitenden Transistor MN16, einen siebten n-leitenden Transistor MN17 und einen achten n-leitenden Transistor MN18 enthält.
In einigen Ausführungsformen ist das gemeinsame statische Halter-Latch mit dem Taktknoten „clk“, dem Testknoten „te“ und dem Freigabeknoten „en“ gekoppelt, wobei das gemeinsame Halter-Latch eine eingebettete NOR-Funktionalität aufweist. In einigen Ausführungsformen hat das NAND-Gatter i7 einen ersten Eingang, der mit dem Taktknoten „clk“ gekoppelt ist, und einen zweiten Eingang, der mit einem Ausgang „nk2“ des gemeinsamen Halter-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist. In einigen Ausführungsformen ist der Inverter i8 mit einem Ausgang „n9“ des NAND-Gatters i7 gekoppelt, wobei der Inverter i8 dazu dient, den Ausgang „clkout“ vorzusehen. In einigen Ausführungsformen hat das NOR-Gatter i2 einen ersten Eingang, der mit dem Testknoten „te“ gekoppelt ist, und einen zweiten Eingang, der mit dem Freigabeknoten „en“ gekoppelt ist.
In einigen Ausführungsformen hat der erste p-leitende Transistor MP1 einen Gate-Anschluss, der mit dem Testknoten „te“ gekoppelt ist, und einen Source-Anschluss, der mit einem Versorgungsknoten Vdd gekoppelt ist. In einigen Ausführungsformen ist der zweite p-leitende Transistor MP2 mit dem ersten p-leitenden Transistor MP1 in Reihe geschaltet, wobei der zweite p-leitende Transistor MP2 einen Gate-Anschluss hat, der mit dem Freigabeknoten „en“ gekoppelt ist. In einigen Ausführungsformen ist der dritte p-leitende Transistor MP3 mit dem zweiten p-leitenden Transistor MP2 gekoppelt, wobei der dritte p-leitende Transistor MP3 einen Gate-Anschluss hat, der mit dem Taktknoten „clk“ gekoppelt ist. In einigen Ausführungsformen ist der vierte p-leitende Transistor MP4 mit dem dritten p-leitenden Transistor MP3 gekoppelt, so dass ein Drain-Anschluss (Knoten „nk1“) des vierten p-leitenden Transistors MP4 mit einem Drain-Anschluss (Knoten „nk1“) des dritten p-leitenden Transistors MP3 gekoppelt ist.
In einigen Ausführungsformen hat der erste n-leitende Transistor MN11 einen Gate-Anschluss, der mit dem Testknoten „te“ gekoppelt ist, und einen Drain-Anschluss, der mit dem Source-Anschluss des dritten n-leitenden Transistor MN13 gekoppelt ist. In einigen Ausführungsformen ist der dritte n-leitende Transistor MN13 mit dem dritten p-leitenden Transistor MP3 und dem vierten p-leitenden Transistor MP4 in Reihe geschaltet, so dass der Sourceknoten des Transistors MN13 mit dem Knoten „nk1“ gekoppelt ist. In einigen Ausführungsformen ist der erste n-leitende Transistor MN11 mit dem zweiten n-leitenden Transistor MN12 parallel geschaltet.
In einigen Ausführungsformen ist der zweite n-leitende Transistor MN12 mit dem dritten p-leitenden Transistor MP3 in Reihe geschaltet und mit dem ersten n-leitenden Transistor MN1 parallel geschaltet, wobei der zweite n-leitende Transistor MN12 einen Gate-Anschluss hat, der mit dem Testknoten „te“ gekoppelt ist. In einigen Ausführungsformen ist der Gate-Anschluss des dritten n-leitenden Transistors MN13 mit dem Gate-Anschluss des vierten p-leitenden Transistors MP4 gekoppelt. In einigen Ausführungsformen ist der vierte n-leitende Transistor MN14 mit dem sechsten n-leitenden Transistor MN16 in Reihe geschaltet. In einigen Ausführungsformen ist der Gate-Anschluss des sechsten n-leitenden Transistors MN16 mit dem Taktknoten „clk“ gekoppelt. In einigen Ausführungsformen ist der Source-Anschluss des vierten n-leitenden Transistors MN14 mit dem Knoten „nk1“ gekoppelt. In einigen Ausführungsformen ist der Knoten „nk1“ mit dem Gate-Anschluss des siebten p-leitenden Transistors MP7 gekoppelt.
In einigen Ausführungsformen hat der fünfte p-leitende Transistor MP5 einen Source-Anschluss, der mit dem Versorgungsknoten Vdd gekoppelt ist, und einen Gate-Anschluss, der mit dem Ausgang „nk0“ des NOR-Gatters i2 gekoppelt ist. In einigen Ausführungsformen ist der sechste p-leitende Transistor MP6 mit dem fünften p-leitenden Transistor MP5 in Reihe geschaltet. In einigen Ausführungsformen hat der siebte n-leitende Transistor MN17 einen Gate-Anschluss, der mit dem Drain-Anschluss (Knoten „nk1“) des vierten p-leitenden Transistors MP4 gekoppelt ist. In einigen Ausführungsformen hat der siebte n-leitende Transistor MN17 einen Drain-Anschluss, der mit dem sechsten p-leitenden Transistor MP6 und den Gate-Anschlüssen des vierten p-leitenden Transistors MP4 und des dritten n-leitenden Transistors MN13 gekoppelt ist. In einigen Ausführungsformen hat der siebte n-leitende Transistor MN17 einen Source-Anschluss, der mit dem Versorgungsknoten Vdd gekoppelt ist. In einigen Ausführungsformen ist der Gate-Anschluss des fünften n-leitenden Transistors MN15 mit dem Gate-Anschluss des siebten n-leitenden Transistors MN17 und dem siebten p-leitenden Transistor MP7 gekoppelt.
In einigen Ausführungsformen ist der Drain-Anschluss (Knoten „nk2“) des sechsten p-leitenden Transistors MP6 mit dem Drain-Anschluss (Knoten „nk2“) des siebten p-leitenden Transistors MP7 gekoppelt. In einigen Ausführungsformen ist der siebte n-leitende Transistor MN17 mit dem sechsten p-leitenden Transistor MP6 und dem siebten p-leitenden Transistor MP7 in Reihe geschaltet. In einigen Ausführungsformen ist der achte n-leitende Transistor MN18 mit dem siebten n-leitenden Transistor MN17 in Reihe geschaltet. In einigen Ausführungsformen ist der Gate-Anschluss des achten n-leitenden Transistors MN18 mit dem Knoten „nk0“ gekoppelt.
Tabelle 4 veranschaulicht aktive Diffusionsgitter (Diffusion Grid, DG), die Transistorbreiten angeben, die in dem UND-Gatter aktiv sind (z.B. in einer Kombination des NAND-Gatters i7 und des Inverters i8) und ein gemeinsames Halter-Latch mit eingebetteter NOR für unterschiedliche Betriebsmodi (beispielsweise, wenn Enable en=0, en=1). Tabelle 4

Modus AND Latch Summe

en=0 3 3 6

en=1 11 4 14
Durch den Wegfall eines lokalen Taktinverters und durch das gemeinsame Verwenden der p-leitenden Haltervorrichtungen weist das gemeinsame Halter-Latch, das von den 6 DG nach 1 abgezogen wird, in einigen Ausführungsformen 3 DG-Takttransistoren auf. In einigen Ausführungsformen schaltet die Schaltung 400 6 DG, wenn en=0 ist. In einigen Ausführungsformen schaltet der Zeitgeber wegen des UND-Gatters (z.B. einer Kombination des NAND-Gatters i7 und des Inverters i8) insgesamt 14 DG, wenn en=1 ist. Somit ist die dynamische Leistung gegenüber der Schaltung 100 nach 1 verringert. Beispielsweise ist die dynamische Leistung der Schaltung 400 um bis zu 39 % verringert. In einigen Ausführungsformen ist die Zeitgeberpinkapazität für die Schaltung 400 im Vergleich zu der Zeitgeberpinkapazität nach 1 um 14 % verringert. Somit ermöglicht die Schaltung 400 eine weitere Verringerung der Taktbaumleistung. In einigen Ausführungsformen erhöht der Datenfreigabepin die Pinkapazität um 66 %; allerdings kann dieser Einfluss absorbiert werden, wenn die Schaltung 400 in einem unkritischen Taktpfad verwendet wird. Abgesehen von der verringerten „clk“-Pinkapazität und Taktleistung kann die integrierte Takttorschaltung 400 im Vergleich zu der integrierten Takttorschaltung 200 eine etwas höhere Einrichtzeit aufweisen. Somit kann die Schaltung 400 in einem unkritischen Taktpfad verwendet werden, der beispielsweise gegenüber der Schaltung 200 zusätzliche Energieeinsparungen ermöglicht.
5 veranschaulicht eine integrierte Takttorschaltung 500 mit eingebetteter NOR und einem gemeinsamen Halter gemäß einigen Ausführungsformen der Beschreibung. Zu beachten ist, dass Elemente von 5, die die gleichen Bezugsnummern (oder Bezeichnungen) wie die Elemente einer anderen Figur haben, in ähnlicher Weise wie die beschriebenen arbeiten oder funktionieren können, jedoch nicht darauf beschränkt sind. Um die Ausführungsform nach 5 nicht zu verschleiern, werden Unterschiede zwischen 4 und 5 beschrieben.
Die Schaltung 500 ist zum Betrieb integrierter Takttorschaltungen mit hohem Leistungsniveau geeignet. Wenn das NAND-Gatter i7 und der Inverter i8 größer bemessen werden, um größere Lasten anzusteuern, kann das größere NAND-Gatter i7 in einigen Ausführungsformen dem Knoten „nk2“ zusätzliche Kapazität hinzufügen. Um diese Kapazität an dem Knoten „nk2“ zu reduzieren und die gleiche Polarität beizubehalten, wird gemäß einigen Ausführungsformen zwischen dem Knoten „nk1“ ein Inverter i10 hinzugefügt, um einen Eingang des NAND i7 zu erzeugen. Beispielsweise ist der Eingang des Inverters i10 mit dem Knoten „nk1“ gekoppelt, und der Ausgangsknoten „n8“ des Inverters i10 ist mit dem NAND i7 gekoppelt.
6 veranschaulicht in einem Diagramm 600 Energieeinsparungen mittels der integrierten Takttorschaltung nach 4 gemäß einigen Ausführungsformen der Beschreibung. Hier ist an der x-Achse ein Enable-Aktivitätsfaktor in Prozent (z.B. Prozent der Zeit, in der der Freigabeknoten „en“ hoch ist) abgetragen, und an der y-Achse sind prozentuale Energieeinsparungen abgetragen. Mit einer Abnahme des Enable-Aktivitätsfaktors steigen die Energieeinsparungen. Beispielsweise sind durch die Verwendung des gemeinsamen Halters mit eingebetteter NOR für sämtliche Enable-Aktivitätsfaktoren Energieeinsparungen vorhanden (beispielsweise gibt es keine Umkehrschwelle, an der die Leistung zu verlieren beginnt).
7 zeigt eine Schaltung 700, die eine auf PG basierende integrierte Takttorschaltung für einen kritischen Taktpfad und eine integrierte Takttorschaltung mit eingebetteter NOR für einen unkritischen Taktpfad verwendet, gemäß einigen Ausführungsformen der Beschreibung. Zu beachten ist, dass die Elemente von 7, die die gleichen Bezugsnummern (oder Bezeichnungen) wie die Elemente einer anderen Figur haben, in ähnlicher Weise wie die beschriebenen arbeiten oder funktionieren können, jedoch nicht darauf beschränkt sind.
In einigen Ausführungsformen enthält die Schaltung 700 einen kritischen Taktpfad, der durch den Datenpfad veranschaulicht ist, der eine sequentielle Logik 701 (z.B. ein Flip-Flop, ein Latch und dergleichen), eine kombinatorische Logik 702 und eine sequentielle Logik 703 (z.B. ein Flip-Flop, Latch und dergleichen) aufweist. Eingabedaten „Daten_in1“ werden durch die sequentielle Logik 701 empfangen, die einen Takt „clkoutl“ von einem auf PG basierenden Takttor 704 (z.B. von der Schaltung 100 nach 1) empfängt. Der Ausgang der kombinatorischen Logik 702 wird durch die sequentielle Logik 703 verriegelt, die einen Takt „clkout2“ von einem auf PG basierenden Takttor 705 empfängt. Der Ausgang der sequentiellen Logik 703 ist „Data_out1“. Wie mit Bezugnahme auf 1 erläutert, empfangen das auf PG basierende Takttor 100 (z.B. 704 und 705) Takt „clk“, Test-Enable „te“ und Enable „en“.
In einigen Ausführungsformen enthält die Schaltung 700 einen unkritischen Taktpfad, der durch den Datenpfad veranschaulicht ist, der die sequentielle Logik 706 (z.B. ein Flip-Flop oder ein Latch), die kombinatorische Logik 707 und die sequentielle Logik 708 (z.B. ein Flip-Flop, ein Latch und dergleichen) aufweist. Eingabedaten „Daten_in2“ werden durch die sequentielle Logik 706 empfangen, die einen Takt „clkout3“ von einem AOI-Takttor 709 mit eingebetteter NOR oder von einem gemeinsamen Haltertakttor 709 mit eingebetteter NOR (z.B. den Schaltungen 200/300/400/500) empfängt. Der Ausgang der kombinatorischen Logik 707 ist durch die sequentielle Logik 708 gesperrt, die einen Takt „clkout4“ von einem AOI-Takttor 710 mit eingebetteter NOR oder von einem gemeinsamen Haltertakttor 710 mit eingebetteter NOR (z.B. den Schaltungen 200/300/400/500) empfängt. Der Ausgang der sequentiellen Logik 708 ist „Data_out2“.
8 veranschaulicht ein Smartvorrichtung oder ein Computersystem oder ein SoC (Ein-Chip-System) mit einer integrierten Takttorschaltung mit eingebetteter NOR gemäß einigen Ausführungsformen. Zu beachten ist, dass die Elemente von 8, die die gleichen Bezugsnummern (oder Bezeichnungen) wie die Elemente einer anderen Figur haben, in ähnlicher Weise wie die beschriebenen arbeiten oder funktionieren können, jedoch nicht darauf beschränkt sind.
8 veranschaulicht in einem Blockdiagramm eine Ausführungsform einer mobilen Vorrichtung, bei der Schnittstellenanschlüsse mit ebener Fläche verwendet werden können. In einigen Ausführungsformen ist die Computervorrichtung 2100 eine mobile Computervorrichtung, beispielsweise ein Computer-Tablet, ein Mobiltelefon oder Smartphone, ein für drahtlose Übertragung befähigtes E-Lesegerät oder eine sonstige drahtlose mobile Vorrichtung. Es ist klar, dass gewisse Komponenten allgemein dargestellt sind, und dass nicht sämtliche Komponenten einer derartigen Vorrichtung in der Computervorrichtung 2100 gezeigt sind.
In einigen Ausführungsformen enthält die Computervorrichtung 2100 einen ersten Prozessor 2110 mit einer integrierten Takttorschaltung, die eine eingebettete NOR aufweist, gemäß einigen erörterten Ausführungsformen. Andere Blöcke der Computervorrichtung 2100 können ferner eine integrierte Takttorschaltung enthalten, die eine eingebettete NOR aufweist, gemäß einigen Ausführungsformen. Die unterschiedlichen Ausführungsformen der Offenbarung können außerdem innerhalb von 2170 eine Netzwerkschnittstelle, beispielsweise eine Drahtlosschnittstelle aufweisen, so dass eine Ausführungsform des Systems in einer drahtlosen Vorrichtung, beispielsweise in einem Mobiltelefon oder Minicomputer, eingebaut sein kann.
In einer Ausführungsform kann der Prozessor 2110 (und/oder ein Prozessor 2190) eine oder mehrere physische Vorrichtungen enthalten, z.B. Mikroprozessoren, Anwendungsprozessoren, Mikrocontroller, programmierbare Logikbauelemente oder sonstige Verarbeitungsmittel. Die Verarbeitungsoperationen, die durch den Prozessor 2110 durchgeführt werden, umfassen die Ausführung einer Bedienplattform oder eines Betriebssystems, auf dem Anwendungen und/oder Vorrichtungsfunktionen ausgeführt werden. Die Verarbeitungsoperationen beinhalten Operationen, die I/O (Eingabe-Ausgabe) mittels einer Benutzervorrichtung oder sonstiger Vorrichtungen betreffen, Operationen, die die Leistungssteuerung betreffen, und/oder Operationen, die das Verbinden der Computervorrichtung 2100 mit einer anderen Vorrichtung betreffen. Die Verarbeitungsoperationen können ferner Operationen beinhalten, die Audio-I/O und/oder Bildschirm-I/O betreffen.
In einer Ausführungsform enthält die Computervorrichtung 2100 ein Audio-Subsystem 2120, das eine Hardware (z.B. Audio-Hardware und Audio-Schaltungen) und Softwarekomponenten (z.B. Treiber, Codecs) beinhaltet, die eine Bereitstellung von Audiofunktionen für die Computervorrichtung betreffen. Audiofunktionen können einen Lautsprecher- und/oder Kopfhörerausgang sowie einen Mikrofoneingang beinhalten. Vorrichtungen für derartige Funktionen können in die Computervorrichtung 2100 integriert sein oder mit der Computervorrichtung 2100 verbunden werden. In einer Ausführungsform arbeitet ein Benutzer mit der Computervorrichtung 2100 interaktiv, indem er akustische Befehle erteilt, die durch den Prozessor 2110 empfangen und verarbeitet werden.
Ein Displaysubsystem 2130 beinhaltet Hardware (z.B. Anzeigevorrichtungen) und Software(z.B. Treiber)-Komponenten, die einen visuellen und/oder fühlbaren Bildschirm für einen Benutzer zur Interaktion mit der Computervorrichtung 2100 vorsehen. Das Displaysubsystem 2130 enthält eine Bildschirmschnittstelle 2132, die die spezielle Bildschirm- oder Hardwarevorrichtung enthält, die genutzt wird, um eine Anzeige für einen Benutzer vorzusehen. In einer Ausführungsform enthält die Bildschirmschnittstelle 2132 eine von dem Prozessor 2110 getrennte Logik, um mindestens einen Teil der Verarbeitung in Zusammenhang mit dem Bildschirm durchzuführen. In einer Ausführungsform enthält das Displaysubsystem 2130 eine Touchscreen(oder Touchpad)-Vorrichtung, die für einen Benutzer sowohl eine Ausgabe als auch eine Eingabe vorsieht.
Eine I/O-Steuereinrichtung 2140 beinhaltet Hardwarevorrichtungen und Softwarekomponenten, die eine Interaktion mit einem Benutzer betreffen. Die I/O-Steuereinrichtung 2140 ist dazu eingerichtet, Hardware zu verwalten, die ein Bestandteil des Audio-Subsystems 2120 und/oder des Displaysubsystems 2130 ist. Darüber hinaus stellt die I/O-Steuereinrichtung 2140 einen Verbindungspunkt für zusätzliche Vorrichtungen dar, die mit der Computervorrichtung 2100, über die ein Benutzer mit dem System interagieren könnte, verbunden werden. Einrichtungen, die sich an die Computervorrichtung 2100 anschließen lassen, könnten beispielsweise Mikrofonvorrichtungen, Lautsprecher- oder Stereosysteme, Videosysteme oder sonstige Anzeigevorrichtungen, Tastatur- oder Tastenfeldvorrichtungen, oder sonstige I/O-Vorrichtungen für den Einsatz in speziellen Anwendungen, wie beispielsweise Kartenlesegeräte oder sonstige Vorrichtungen, beinhalten.
Wie oben erwähnt, kann die I/O-Steuereinrichtung 2140 mit dem Audio-Subsystem 2120 und/oder dem Displaysubsystem 2130 zusammenwirken. Beispielsweise kann eine Eingabe über ein Mikrofon oder eine sonstige akustische Vorrichtung eine Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Computervorrichtung 2100 vorsehen. Darüber hinaus kann anstelle von oder zusätzlich zu der Bildschirmausgabe eine akustische Ausgabe vorgesehen sein. Falls das Displaysubsystem 2130 in einer weiteren Ausführungsform einen Touchscreen aufweist, arbeitet die Anzeigevorrichtung auch als eine Eingabevorrichtung, die zumindest teilweise durch die I/O-Steuereinrichtung 2140 verwaltet werden kann. Es können auch zusätzliche Knöpfe oder Schalter an der Computervorrichtung 2100 vorhanden sein, um Eingabe-Ausgabe-Funktionen vorzusehen, die durch die I/O-Steuereinrichtung 2140 gesteuert werden.
In einer Ausführungsform steuert die I/O-Steuereinrichtung 2140 Vorrichtungen, wie beispielsweise Beschleunigungsmesser, Kameras, Lichtsensoren oder sonstige Umweltsensoren, oder eine sonstige Hardware, die in der Computervorrichtung 2100 enthalten sein kann. Die Eingabe kann sowohl ein Teil einer unmittelbaren Benutzerinteraktion sein als auch Umwelteingaben für das System vorsehen, um dessen Operationen (beispielsweise Rauschfilterung, Anpassung von Displays hinsichtlich einer Helligkeitserfassung, Anwenden eines Blitzes für eine Kamera, oder andere Merkmale) zu beeinflussen.
In einer Ausführungsform enthält die Computervorrichtung 2100 eine Leistungssteuerung 2150, die den Batterieleistungsverbrauch, die Aufladung der Batterie und Merkmale bezogen auf einen Energiesparbetrieb steuert. Ein Speichersubsystem 2160 enthält Speichervorrichtungen zum Speichern von Informationen in der Computervorrichtung 2100. Der Speicher kann nicht flüchtige (ein Zustand ändert sich nicht, falls der Strom für die Speichervorrichtung unterbrochen wird) und/oder flüchtige (ein Zustand ist unbestimmt, falls der Strom für die Speichervorrichtung unterbrochen wird) Speichervorrichtungen beinhalten. Das Speichersubsystem 2160 kann Anwendungsdaten, Benutzerdaten, Musik, Fotos, Schriftstücke oder sonstige Daten sowie Systemdaten im Zusammenhang mit der Ausführung der Anwendungen und Funktionen der Computervorrichtung 2100 (sei es für lange Zeit oder vorübergehend) speichern.
Elemente von Ausführungsformen sind auch als ein maschinenlesbares Medium (z.B. der Speicher 2160) vorgesehen, um die computerausführbaren Befehle (z.B. Befehle zur Durchführung beliebiger sonstiger hier erörterter Verfahren) zu speichern. Das maschinenlesbare Medium (z.B. der Speicher 2160) kann, ohne darauf beschränkt zu sein, Flash-Speicher, optische Platten, CD-ROMs, DVD ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, einen Phasenwechselspeicher (Phase Change Memory, PCM) oder sonstige maschinenlesbare Medien beinhalten, die zum Speichern elektronischer oder computerausführbarer Befehle geeignet ist. Beispielsweise können Ausführungsformen der Offenbarung als ein Computerprogramm (z.B. ein BIOS) heruntergeladen werden, das von einem entfernt angeordneten Computer (z.B. einem Server) zu einem anfordernden Computer (z.B. einem Client) mittels Datensignalen über einen Kommunikationskanal (z.B. ein Modem oder eine Netzwerkverbindung) übertragen werden kann.
Eine Konnektivität 2170 enthält Hardwarevorrichtungen (z.B. drahtlose und/oder leitungsgebundene Steckverbinder und Kommunikationshardware) und Softwarekomponenten (z.B. Treiber, Protokollstapel), um der Computervorrichtung 2100 die Kommunikation mit externen Vorrichtungen zu ermöglichen. Die Computervorrichtung 2100 könnte auf getrennten Vorrichtungen, z.B. anderen Computervorrichtungen, drahtlosen Zugriffspunkten oder Basisstationen sowie Peripheriegeräten, wie beispielsweise Headsets, Druckern oder sonstigen Vorrichtungen, basieren.
Die Konnektivität 2170 kann mehrere unterschiedliche Arten von Konnektivität beinhalten. Zur Verallgemeinerung ist die Computervorrichtung 2100 mit einer zellularen Konnektivität 2172 und einer drahtlosen Konnektivität 2174 veranschaulicht. Die zellulare Konnektivität 2172 bezieht sich allgemein auf eine Mobilfunkkonnektivität, die durch Mobilfunkanbieter vorgesehen ist, z.B. über GSM (globales System für mobile Datenkommunikationen) oder Abwandlungen oder Derivate, CDMA (Codemultiplexverfahren) oder Abwandlungen oder Derivate, TDM (Zeitmultiplexverfahren) oder Abwandlungen oder Derivate, oder über sonstige Mobilfunkstandards zur Verfügung steht. Die drahtlose Konnektivität (oder Drahtlosschnittstelle) 2174 bezieht sich auf eine drahtlose Konnektivität, die nicht zellular ist und persönliche Netzwerke (beispielsweise Bluetooth, Nahfeld und dergleichen), lokale Netzwerke (beispielsweise Wi-Fi) und/oder Großraumnetzwerke (beispielsweise WiMax) oder eine sonstige drahtlose Kommunikation beinhalten kann.
Peripherieverbindungen 2180 beinhalten Hardwareschnittstellen und -anschlüsse sowie Softwarekomponenten (z.B. Treiber, Protokollstapel) zur Herstellung peripherer Verbindungen. Selbstverständlich könnte die Computervorrichtung 2100 sowohl ein Peripheriegerät („für“ 2182) für andere Computervorrichtungen sein als auch mit Peripheriegeräten („von“ 2184) verbunden sein. Die Computervorrichtung 2100 weist gewöhnlich einen „Docking“-Anschluss auf, um mit anderen Computervorrichtungen für Zwecke verbunden zu werden, wie beispielsweise die Verwaltung eines Inhalts (z.B. des Herunterladens und/oder Hochladens, Änderns, Synchronisierens) auf der Computervorrichtung 2100. Darüber hinaus kann ein Docking-Anschluss den Anschluss gewisser Peripheriegeräte an die Computervorrichtung 2100 ermöglichen, die der Computervorrichtung 2100 gestatten, die Ausgabe eines Inhalts, beispielsweise an audiovisuelle oder sonstige Systeme, zu steuern.
Zusätzlich zu einem anwendereigenen Docking-Anschluss oder einer sonstigen anwendereigenen Anschlusshardware kann die Computervorrichtung 2100 periphere Verbindungen 1680 über gängige oder standardbasierte Steckverbinder herstellen. Gängige Typen können ein USB(Universeller serieller Bus, USB)-Steckverbinder (der eine beliebige aus einer Reihe unterschiedlicher Hardwareschnittstellen beinhalten kann), ein DisplayPort, beispielsweise einen MiniDisplayPort (MDP), eine Hochauflösende Multimedia-Schnittstelle (High Definition Multimedia Interface, HDMI), Firewire oder sonstige Typen beinhalten.
Eine Bezugnahme in der Spezifikation auf „eine Ausführungsform“, „eine (1) Ausführungsform“, „einige Ausführungsformen“ oder „andere Ausführungsformen“ bedeutet, dass ein spezielles Merkmal, eine Konstruktion oder eine Eigenschaft, die im Zusammenhang mit den Ausführungsformen beschrieben ist, in wenigstens einigen Ausführungsformen, jedoch nicht notwendig in sämtlichen Ausführungsformen enthalten ist. Die unterschiedlichen Erscheinungsformen von „eine Ausführungsform“, „eine (1) Ausführungsform“ oder „einige Ausführungsformen“ beziehen sich nicht notwendig alle auf dieselben Ausführungsformen. Falls die Spezifikation angibt, dass eine Komponente, ein Merkmal, eine Struktur oder Charakteristik enthalten sein „kann“ oder „könnte“, braucht die spezielle Komponente, bzw. das Merkmal, die Struktur oder die Charakteristik nicht unbedingt enthalten zu sein. Falls sich die Spezifikation oder ein Anspruch auf „ein“ Element bezieht, bedeutet dies nicht, dass es nur ein einziges solches Element gibt. Falls sich die Spezifikation oder Ansprüche auf „ein zusätzliches“ Element beziehen, schließt dies nicht aus, dass es mehr als ein zusätzliches Element gibt.
Außerdem können die speziellen Merkmale, Strukturen, Funktionen oder Eigenschaften in beliebiger geeigneter Weise in einer oder mehreren Ausführungsformen zusammengeführt werden. Beispielsweise kann eine erste Ausführungsform mit einer zweiten Ausführungsform kombiniert werden, wo immer die den zwei Ausführungsformen zugeordneten speziellen Merkmale, Strukturen, Funktionen oder Eigenschaften sich nicht gegenseitig ausschließen.
Während die Offenbarung in Verbindung mit speziellen Ausführungsformen davon beschrieben wurde, werden dem Fachmann angesichts der vorhergehenden Beschreibung viele Alternativen, Modifikationen und Änderungen solcher Ausführungsformen offenkundig. Die Ausführungsformen der Offenbarung sollen sämtliche derartige Alternativen, Modifikationen und Abweichungen als in den weiten Schutzumfang der beigefügten Ansprüche fallend einbeziehen.
Außerdem können hinlänglich bekannte Strom-/Masseanschlüsse an IC-Chips und sonstige Komponenten in den vorgelegten Figuren gezeigt sein oder aus Gründen der Vereinfachung der Darstellung und Erörterung auch nicht gezeigt sein, um die Beschreibung nicht zu verschleiern. Weiter können Anordnungen in Form eines Blockschaltbildes gezeigt sein, um eine Verschleierung der Offenbarung zu vermeiden, und auch angesichts der Tatsache, dass spezielle Eigenschaften in Bezug auf die Verwirklichung solcher Blockschaltbildanordnungen in hohem Maße von der Plattform abhängen, innerhalb der die vorliegende Offenbarung durchzuführen ist (d. h., derartige spezielle Eigenschaften sollten gut im Zuständigkeitsbereich eines Fachmanns liegen). In Fällen, wo spezielle Einzelheiten (z.B. Schaltungen) erläutert sind, um beispielhafte Ausführungsformen der Offenbarung zu beschreiben, sollte für einen Fachmann ersichtlich sein, dass die Offenbarung ohne diese speziellen Einzelheiten oder von diesen abweichend in die Praxis umgesetzt werden kann. Die Beschreibung ist daher als der Veranschaulichung dienend und nicht als beschränkend zu betrachten.
Die folgenden Beispiele betreffen weitere Ausführungsformen. Spezielle Einzelheiten in den Beispielen können überall in einer oder mehreren Ausführungsformen verwendet werden. Sämtliche optionalen Merkmale der hier beschriebenen Vorrichtung können auch im Zusammenhang mit einem Verfahren oder einem Prozess verwendet werden.
Beispielsweise ist eine Vorrichtung vorgesehen, die aufweist: einen Taktknoten; einen Testknoten; einen Freigabeknoten; und ein statisches AND-OR-INVERT (AOI)-Latch, das mit dem Taktknoten, dem Testknoten und dem Freigabeknoten gekoppelt ist, wobei das statische AOI-Latch eine eingebettete NOR-Funktionalität aufweist. In einigen Ausführungsformen weist die Vorrichtung ein NAND-Gatter auf, das einen ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einen zweiten Eingang, der mit einem Ausgang des statischen AOI-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist, hat. In einigen Ausführungsformen weist die Vorrichtung einen Inverter auf, der mit einem Ausgang des NAND-Gatters gekoppelt ist, wobei der Inverter dazu dient, eine Ausgabe bereitzustellen. In einigen Ausführungsformen weist die Vorrichtung ein NOR-Gatter auf, das einen ersten Eingang, der mit dem Testknoten gekoppelt ist, und einen zweiten Eingang, der mit dem Freigabeknoten gekoppelt ist, hat. In einigen Ausführungsformen weist das statische AOI-Latch mit eingebetteter NOR-Funktionalität auf: einen ersten p-leitenden Transistor mit einem Gate-Anschluss, der mit dem Testknoten gekoppelt ist, und einem Source-Anschluss, der mit einem Versorgungsknoten gekoppelt ist; einen zweiten p-leitenden Transistor, der mit dem ersten p-leitenden Transistor in Reihe geschaltet ist, wobei der zweite p-leitende Transistor einen Gate-Anschluss hat, der mit dem Freigabeknoten gekoppelt ist; und einen dritten p-leitenden Transistor, der mit dem zweiten p-leitenden Transistor gekoppelt ist, wobei der dritte p-leitende Transistor einen Gate-Anschluss hat, der mit dem Taktknoten gekoppelt ist.
In einigen Ausführungsformen weist das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen vierten p-leitenden Transistor auf, der mit dem dritten p-leitenden Transistor gekoppelt ist, so dass ein Drain-Anschluss des vierten p-leitenden Transistors mit einem Drain-Anschluss des dritten p-leitenden Transistors gekoppelt ist. In einigen Ausführungsformen weist das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen ersten n-leitenden Transistor auf, der einen Gate-Anschluss, der mit dem Testknoten gekoppelt ist, und einen Drain-Anschluss, der mit den Drain-Anschlüssen des dritten und vierten p-leitenden Transistors gekoppelt ist, hat. In einigen Ausführungsformen umfasst das statische AOI-Latch mit eingebetteter NOR-Funktionalität: einen zweiten n-leitenden Transistor, der mit dem dritten p-leitenden Transistor in Reihe geschaltet ist und mit dem ersten n-leitenden Transistor parallel geschaltet ist, wobei der zweite n-leitende Transistor einen Gate-Anschluss hat, der mit dem Testknoten gekoppelt ist; und einen dritten n-leitenden Transistor, der mit dem zweiten n-leitenden Transistor parallel geschaltet ist, wobei der dritte n-leitende Transistor einen Gate-Anschluss hat, der mit dem Taktknoten gekoppelt ist.
In einigen Ausführungsformen weist das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen vierten n-leitenden Transistor auf, der mit dem ersten, zweiten und dritten n-leitenden Transistor in Reihe geschaltet ist, wobei der vierte n-leitende Transistor einen Gate-Anschluss hat, der mit einem Gate-Anschluss des vierten p-leitenden Transistors gekoppelt ist. In einigen Ausführungsformen weist das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen fünften p-leitenden Transistor auf, der einen Source-Anschluss, der mit dem Versorgungsknoten gekoppelt ist, und einen Gate-Anschluss hat, der mit einem Ausgang des NOR-Gatters gekoppelt ist. In einigen Ausführungsformen weist das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen sechsten p-leitenden Transistor auf, der mit dem fünften p-leitenden Transistor in Reihe geschaltet ist.
In einigen Ausführungsformen weist das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen siebten n-leitenden Transistor auf, der einen Gate-Anschluss, der mit dem Drain-Anschluss des vierten p-leitenden Transistors gekoppelt ist, einen Drain-Anschluss, der mit dem sechsten p-leitenden Transistor und den Gate-Anschlüssen des vierten p-leitenden Transistors und des vierten n-leitenden Transistors gekoppelt ist, und einen Source-Anschluss, der mit dem Versorgungsknoten gekoppelt ist, hat. In einigen Ausführungsformen weist das statische AOI-Latch mit eingebetteter NOR-Funktionalität auf: einen fünften n-leitenden Transistor, der mit dem siebten p-leitenden Transistor in Reihe geschaltet ist, wobei der fünfte n-leitende Transistor einen Gate-Anschluss hat, der mit dem Taktknoten gekoppelt ist; und einen sechsten n-leitenden Transistor, der mit dem fünften n-leitenden Transistor parallel geschaltet ist, wobei der sechste n-leitende Transistor einen Gate-Anschluss hat, der mit dem Ausgang des NOR-Gatters gekoppelt ist.
In einigen Ausführungsformen weist das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen siebten n-leitenden Transistor auf, der mit dem fünften n-leitenden Transistor in Reihe geschaltet ist, wobei der siebte n-leitende Transistor einen Gate-Anschluss hat, der mit dem Gate-Anschluss des siebten p-leitenden Transistors gekoppelt ist. In einigen Ausführungsformen weist die Vorrichtung auf: einen ersten Inverter, der mit einem Ausgang des statischen AOI-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist; ein NAND-Gatter, das einen ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einen zweiten Eingang, der mit einem Ausgang des ersten Inverters gekoppelt ist, hat; und einen zweiten Inverter, der mit einem Ausgang des NAND-Gatters gekoppelt ist.
In einer weiteren Ausführungsform ist ein System geschaffen, das aufweist: einen Speicher; und einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor eine Vorrichtung gemäß der oben beschriebenen Vorrichtung enthält; und eine Drahtlosschnittstelle, um dem Prozessor zu ermöglichen, mit einer anderen Vorrichtung zu kommunizieren.
In einer weiteren Ausführungsform ist eine Vorrichtung geschaffen, die aufweist: einen kritischen Taktpfad, der ein auf einem Pass-Gate basierendes integriertes Takttor hat; und einen unkritischen Taktpfad, der mit dem kritischen Taktpfad elektrisch gekoppelt ist, wobei der unkritische Taktpfad ein auf einem AND-OR-Inverter (AND-OR-Inverter, AOI) basierendes integriertes Takttor mit eingebetteter NOR-Funktionalität enthält. In einigen Ausführungsformen weist das auf einem Pass-Gate basierende integrierte Takttor auf: einen ersten Inverter mit einem Eingang, der mit einem Taktknoten gekoppelt ist; ein Pass-Gate, das einen p-leitenden Transistor mit einem Gate-Anschluss, der mit dem Taktknoten gekoppelt ist, und einen n-leitenden Transistor mit einem Gate-Anschluss, der mit einem Ausgang des ersten Inverters gekoppelt ist, hat; ein NOR-Gatter, das einen ersten Eingang, der mit einem Testknoten gekoppelt ist, einen zweiten Eingang, der mit einem Freigabeknoten gekoppelt ist, und einen Ausgangsknoten, der mit dem Pass-Gate gekoppelt ist, hat; eine Speichervorrichtung, die aus zwei kreuzgekoppelten invertierenden Vorrichtungen gebildet ist, die mit dem Pass-Gate gekoppelt sind; und ein NAND-Gatter, das einen ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einen zweiten Eingang, der über einen Inverter mit einem Ausgang des Pass-Gates gekoppelt ist, hat.
In einigen Ausführungsformen weist das auf AOI basierende integrierte Takttor mit eingebetteter NOR-Funktionalität auf: einen Taktknoten; einen Testknoten; einen Freigabeknoten; ein statisches AOI-Latch, das mit dem Taktknoten, dem Testknoten und dem Freigabeknoten gekoppelt ist; und ein NAND-Gatter, das einen ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einen zweiten Eingang, der mit einem Ausgang des statischen AOI-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist, hat.
In einer weiteren Ausführungsform ist ein System geschaffen, das aufweist: einen Speicher; und einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor eine Vorrichtung gemäß der oben beschriebenen Vorrichtung enthält; und eine Drahtlosschnittstelle, um dem Prozessor zu ermöglichen, mit einer anderen Vorrichtung zu kommunizieren.
In einer weiteren Ausführungsform ist ein Verfahren geschaffen, das umfasst: Positionieren eines auf einem Pass-Gate basierenden integrierten Takttors in einem kritischen Taktpfad, der aufweist; und Positionieren eines auf einem AND-OR-Inverter (AND-OR-Inverter, AOI) basierenden integrierten Takttors mit eingebetteter NOR-Funktionalität in einem unkritischen Taktpfad, wobei der unkritische Taktpfad mit dem kritischen Taktpfad elektrisch gekoppelt ist. In einigen Ausführungsformen weist das auf einem Pass-Gate basierende integrierte Takttor auf: einen ersten Inverter mit einem Eingang, der mit einem Taktknoten gekoppelt ist; ein Pass-Gate, das einen p-leitenden Transistor mit einem Gate-Anschluss, der mit dem Taktknoten gekoppelt ist, und einen n-leitenden Transistor mit einem Gate-Anschluss, der mit einem Ausgang des ersten Inverters gekoppelt ist, hat; ein NOR-Gatter, das einen ersten Eingang, der mit einem Testknoten gekoppelt ist, einen zweiten Eingang, der mit einem Freigabeknoten gekoppelt ist, und einen Ausgangsknoten, der mit dem Pass-Gate gekoppelt ist, hat; eine Speichervorrichtung, die aus zwei kreuzgekoppelten invertierenden Vorrichtungen gebildet ist, die mit dem Pass-Gate gekoppelt sind; und ein NAND-Gatter, das einen ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einen zweiten Eingang, der über einen Inverter mit einem Ausgang des Pass-Gates gekoppelt ist, hat. In einigen Ausführungsformen weist das auf AOI basierende integrierte Takttor mit eingebetteter NOR-Funktionalität auf: einen Taktknoten; einen Testknoten; einen Freigabeknoten; ein statisches AOI-Latch, das mit dem Taktknoten, dem Testknoten und dem Freigabeknoten gekoppelt ist; und ein NAND-Gatter, das einen ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einen zweiten Eingang, der mit einem Ausgang des statischen AOI-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist, hat.
In einer weiteren Ausführungsform ist eine Vorrichtung geschaffen, die aufweist: einen Taktknoten; einen Testknoten; einen Freigabeknoten; und Mittel zur Verriegelung („Latching“) mit eingebetteter NOR-Funktionalität, wobei die Mittel zum Verriegeln mit dem Taktknoten, dem Testknoten und dem Freigabeknoten gekoppelt sind. In einigen Ausführungsformen weist die Vorrichtung ein NAND-Gatter auf, das einen ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einen zweiten Eingang, der mit einem Ausgang der Mittel zur Verriegelung gekoppelt ist, hat.
In einer weiteren Ausführungsform ist ein System geschaffen, das aufweist: einen Speicher; und einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor eine Vorrichtung gemäß der oben beschriebenen Vorrichtung enthält; und eine Drahtlosschnittstelle, um dem Prozessor zu ermöglichen, mit einer anderen Vorrichtung zu kommunizieren.
Eine Zusammenfassung wird unterbreitet, die es dem Leser ermöglicht, die Art und den Inhalt der technischen Offenbarung zu erfahren. Die Zusammenfassung wird mit der Maßgabe eingereicht, dass sie nicht zur Beschränkung des Schutzumfangs oder der Bedeutung der Ansprüche verwendet wird. Die nachfolgenden Ansprüche werden hiermit in die detaillierte Beschreibung aufgenommen, wobei jeder Anspruch für sich genommen als eine unabhängige Ausführungsform gilt.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 15244839 [0001]

Claims

Wir beanspruchen:
Vorrichtung, aufweisend: einen Taktknoten; einen Testknoten; einen Freigabeknoten; und ein statisches AND-OR-INVERT (AOI)-Latch, das mit dem Taktknoten, dem Testknoten und dem Freigabeknoten gekoppelt ist, wobei das statische AOI-Latch eine eingebettete NOR-Funktionalität aufweist.
Vorrichtung nach Anspruch 1 weist ein NAND-Gatter auf, das einen ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einen zweiten Eingang, der mit einem Ausgang des statischen AOI-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist, hat.
Vorrichtung nach Anspruch 2 weist einen Inverter auf, der mit einem Ausgang des NAND-Gatters gekoppelt ist, wobei der Inverter dazu dient, eine Ausgabe bereitzustellen.
Vorrichtung nach Anspruch 1 weist ein NOR-Gatter auf, das einen ersten Eingang, der mit dem Testknoten gekoppelt ist, und einen zweiten Eingang, der mit dem Freigabeknoten gekoppelt ist, hat.
Vorrichtung nach Anspruch 4, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität aufweist: einen ersten p-leitenden Transistor mit einem Gate-Anschluss, der mit dem Testknoten gekoppelt ist, und einem Source-Anschluss, der mit einem Versorgungsknoten gekoppelt ist; einen zweiten p-leitenden Transistor, der mit dem ersten p-leitenden Transistor in Reihe geschaltet ist, wobei der zweite p-leitende Transistor einen Gate-Anschluss hat, der mit dem Freigabeknoten gekoppelt ist; und einen dritten p-leitenden Transistor, der mit dem zweiten p-leitenden Transistor gekoppelt ist, wobei der dritte p-leitende Transistor einen Gate-Anschluss hat, der mit dem Taktknoten gekoppelt ist.
Vorrichtung nach Anspruch 5, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen vierten p-leitenden Transistor aufweist, der mit dem dritten p-leitenden Transistor gekoppelt ist, so dass ein Drain-Anschluss des vierten p-leitenden Transistors mit einem Drain-Anschluss des dritten p-leitenden Transistors gekoppelt ist.
Vorrichtung nach Anspruch 6, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen ersten n-leitenden Transistor aufweist, der einen Gate-Anschluss, der mit dem Testknoten gekoppelt ist, und einen Drain-Anschluss hat, der mit den Drain-Anschlüssen des dritten und vierten p-leitenden Transistors gekoppelt ist.
Vorrichtung nach Anspruch 7, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität aufweist: einen zweiten n-leitenden Transistor, der mit dem dritten p-leitenden Transistor in Reihe geschaltet ist und mit dem ersten n-leitenden Transistor parallel geschaltet ist, wobei der zweite n-leitende Transistor einen Gate-Anschluss hat, der mit dem Testknoten gekoppelt ist; und einen dritten n-leitenden Transistor, der mit dem zweiten n-leitenden Transistor parallel geschaltet ist, wobei der dritte n-leitende Transistor einen Gate-Anschluss hat, der mit dem Taktknoten gekoppelt ist.
Vorrichtung nach Anspruch 8, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen vierten n-leitenden Transistor aufweist, der mit dem ersten, dem zweiten und dem dritten n-leitenden Transistor in Reihe geschaltet ist, wobei der vierte n-leitende Transistor einen Gate-Anschluss hat, der mit einem Gate-Anschluss des vierten p-leitenden Transistors gekoppelt ist.
Vorrichtung nach Anspruch 9, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen fünften p-leitenden Transistor aufweist, der einen Source-Anschluss, der mit dem Versorgungsknoten gekoppelt ist, und einen Gate-Anschluss hat, der mit einem Ausgang des NOR-Gatters gekoppelt ist.
Vorrichtung nach Anspruch 10, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen sechsten p-leitenden Transistor aufweist, der mit dem fünften p-leitenden Transistor in Reihe geschaltet ist.
Vorrichtung nach Anspruch 11, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen siebten n-leitenden Transistor mit einem Gate-Anschluss aufweist, der mit dem Drain-Anschluss des vierten p-leitenden Transistors gekoppelt ist, einem Drain-Anschluss, der mit dem sechsten p-leitenden Transistor und den Gate-Anschlüssen des vierten p-leitenden Transistors und des vierten n-leitenden Transistors gekoppelt ist, und einem Source-Anschluss, der mit dem Versorgungsknoten gekoppelt ist.
Vorrichtung nach Anspruch 12, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität aufweist: einen fünften n-leitenden Transistor, der in Reihe mit dem siebten p-leitenden Transistor geschaltet ist, wobei der fünfte n-leitende Transistor einen Gate-Anschluss hat, der mit dem Taktknoten gekoppelt ist; und einen sechsten n-leitenden Transistor, der mit dem fünften n-leitenden Transistor parallel geschaltet ist, wobei der sechste n-leitende Transistor einen Gate-Anschluss hat, der mit dem Ausgang des NOR-Gatters gekoppelt ist.
Vorrichtung nach Anspruch 13, wobei das statische AOI-Latch mit eingebetteter NOR-Funktionalität einen siebten n-leitenden Transistor aufweist, der mit dem fünften n-leitenden Transistor in Reihe geschaltet ist, wobei der siebte n-leitende Transistor einen Gate-Anschluss hat, der mit dem Gate-Anschluss des siebten p-leitenden Transistors gekoppelt ist.
Vorrichtung nach Anspruch 1 weist auf: einen ersten Inverter, der mit einem Ausgang des statischen AOI-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist; ein NAND-Gatter mit einem ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einem zweiten Eingang, der mit einem Ausgang des ersten Inverters gekoppelt ist; und einen zweiten Inverter, der mit einem Ausgang des NAND-Gatters gekoppelt ist.
Vorrichtung, aufweisend: einen kritischen Taktpfad, der ein auf einem Pass-Gate basierendes integriertes Takttor hat; und einen unkritischen Taktpfad, der mit dem kritischen Taktpfad elektrisch gekoppelt ist, wobei der unkritische Taktpfad ein auf einem AND-OR-Inverter (AND-OR-Inverter, AOI) basierendes integriertes Takttor mit eingebetteter NOR-Funktionalität enthält.
Vorrichtung nach Anspruch 16, wobei das auf einem Pass-Gate basierende integrierte Takttor aufweist: einen ersten Inverter mit einem Eingang, der mit einem Taktknoten gekoppelt ist; ein Pass-Gate, das einen p-leitenden Transistor mit einem Gate-Anschluss, der mit dem Taktknoten gekoppelt ist, und einen n-leitenden Transistor mit einem Gate-Anschluss hat, der mit einem Ausgang des ersten Inverters gekoppelt ist; ein NOR-Gatter mit einem ersten Eingang, der mit einem Testknoten gekoppelt ist, einem zweiten Eingang, der mit einem Freigabeknoten gekoppelt ist, und einem Ausgangsknoten, der mit dem Pass-Gate gekoppelt ist; eine Speichervorrichtung, die aus zwei kreuzgekoppelten invertierenden Vorrichtungen gebildet ist, die mit dem Pass-Gate gekoppelt sind; und ein NAND-Gatter mit einem ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einem zweiten Eingang, der über einen Inverter mit einem Ausgang des Pass-Gates gekoppelt ist.
Vorrichtung nach Anspruch 17, wobei das auf AOI basierende integrierte Takttor mit eingebetteter NOR-Funktionalität aufweist: einen Taktknoten; einen Testknoten; einen Freigabeknoten; ein statisches AOI-Latch, das mit dem Taktknoten, dem Testknoten und dem Freigabeknoten gekoppelt ist; und ein NAND-Gatter mit einem ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einem zweiten Eingang, der mit einem Ausgang des statischen AOI-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist.
System, aufweisend: einen Speicher; und einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor eine Vorrichtung nach einem beliebigen der Ansprüche 1 bis 15 enthält; und eine Drahtlosschnittstelle, um dem Prozessor zu ermöglichen, mit einer anderen Vorrichtung zu kommunizieren.
System, aufweisend: einen Speicher; und einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor eine Vorrichtung nach einem beliebigen der Ansprüche 16 bis 18 enthält; und eine Drahtlosschnittstelle, um dem Prozessor zu ermöglichen, mit einer anderen Vorrichtung zu kommunizieren.
Verfahren, umfassend: Positionieren eines auf einem Pass-Gate basierenden integrierten Takttors in einem kritischen Taktpfad, der aufweist; und Positionieren eines auf einem AND-OR-Inverter (AND-OR-Inverter, AOI) basierenden integrierten Takttors mit eingebetteter NOR-Funktionalität in einem unkritischen Taktpfad, wobei der unkritische Taktpfad mit dem kritischen Taktpfad elektrisch gekoppelt ist.
Verfahren nach Anspruch 21, wobei das auf einem Pass-Gate basierende integrierte Takttor aufweist: einen ersten Inverter mit einem Eingang, der mit einem Taktknoten gekoppelt ist; ein Pass-Gate, das einen p-leitenden Transistor mit einem Gate-Anschluss, der mit dem Taktknoten gekoppelt ist, und einen n-leitenden Transistor mit einem Gate-Anschluss hat, der mit einem Ausgang des ersten Inverters gekoppelt ist; ein NOR-Gatter, das einen ersten Eingang, der mit einem Testknoten gekoppelt ist, einen zweiten Eingang, der mit einem Freigabeknoten gekoppelt ist, und einen Ausgangsknoten hat, der mit dem Pass-Gate gekoppelt ist; eine Speichervorrichtung, die aus zwei kreuzgekoppelten invertierenden Vorrichtungen gebildet ist, die mit dem Pass-Gate gekoppelt sind; und ein NAND-Gatter mit einem ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einem zweiten Eingang, der über einen Inverter mit einem Ausgang des Pass-Gates gekoppelt ist.
Verfahren nach Anspruch 21, wobei das auf AOI basierende integrierte Takttor mit eingebetteter NOR-Funktionalität aufweist: einen Taktknoten; einen Testknoten; einen Freigabeknoten; ein statisches AOI-Latch, das mit dem Taktknoten, dem Testknoten und dem Freigabeknoten gekoppelt ist; und ein NAND-Gatter mit einem ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einem zweiten Eingang, der mit einem Ausgang des statischen AOI-Latches mit eingebetteter NOR-Funktionalität gekoppelt ist.
Vorrichtung, aufweisend: einen Taktknoten; einen Testknoten; einen Freigabeknoten; und Mittel zur Verriegelung („Latching“) mit eingebetteter NOR-Funktionalität, wobei die Mittel zum Verriegeln mit dem Taktknoten, dem Testknoten und dem Freigabeknoten gekoppelt sind.
Vorrichtung nach Anspruch 24 weist ein NAND-Gatter auf, das einen ersten Eingang, der mit dem Taktknoten gekoppelt ist, und einen zweiten Eingang, der mit einem Ausgang der Mittel zur Verriegelung gekoppelt ist, hat.