DE102016115922A1

DE102016115922A1 - Halbleiterschaltung

Info

Publication number: DE102016115922A1
Application number: DE102016115922.0A
Authority: DE
Inventors: Min-Su Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2015-09-01
Filing date: 2016-08-26
Publication date: 2017-03-02
Also published as: US20190052249A1; US10141916B2; US20170063349A1; CN106487362A; US10447248B2; CN106487362B

Abstract

Eine Halbleiterschaltung (100) weist ein erstes Logikgatter (GL1) auf, welches Eingaben eines ersten Eingangssignals (D), eines Taktsignals (CK) und eines Rückkopplungssignals (FB) empfängt, und eine erste Logikoperation durchführt, um ein erstes Ausgangssignal (LAT1) auszugeben; und ein zweites Logikgatter (GF), welches Eingaben des ersten Ausgangssignals (LAT1) des ersten Logikgatters (GL1), des Taktsignals (CK) und eines invertierten Ausgangssignals des ersten Eingangssignals (D) empfängt, und eine zweite Logikoperation durchführt, um das Rückkopplungssignal (FB) auszugeben.

Description

Diese Anmeldung beansprucht die Priorität der am 01. September 2015 eingereichten koreanischen Patentanmeldung Nr. 10-2015-0123745 und der am 11. Februar 2016 beim koreanischen Amt für geistiges Eigentum eingereichten koreanischen Patentanmeldung Nr. 10-2016-0015527 , deren Offenbarungen hierin durch Verweis in ihrer Gesamtheit miteingebunden sind.
HINTERGRUND DER OFFENBARUNG
1. Gebiet der Offenbarung
Die vorliegende Offenbarung bezieht sich auf eine Halbleiterschaltung.
2. Beschreibung des Standes der Technik
Um Chips zu entwerfen, welche bei einer hohen Geschwindigkeit arbeiten, sind Designs eines Hochgeschwindigkeits-Flip-Flops und einer Hochgeschwindigkeits-Clock-Gating-Schaltung (oder eines Clock-Gatters) wichtig. Obwohl existierende D-Latch-basierte Flip-Flops und Clock-Gating-Schaltungen kleine Flächen besetzen und relativ wenig Leistung verbrauchen, gibt es Beschränkungen aufgrund einer Daten-zu-Ausgabe-Latenz (DQ-Latenz), welche relativ zu langsam ist, um auf den Hochgeschwindigkeitschip angewandt zu werden.
KURZFASSUNG DER OFFENBARUNG
Aspekte der vorliegenden Offenbarung sehen eine Halbleiterschaltung vor, welche bei hoher Geschwindigkeit arbeitet.
Aspekte der vorliegenden Offenbarung sind jedoch nicht auf diejenigen, welche hier erläutert werden, beschränkt. Die obigen und andere Aspekte der vorliegenden Offenbarung, welche nicht erwähnt worden sind, werden für einen Fachmann, auf dessen Fachgebiet sich die vorliegende Offenbarung erstreckt, offensichtlicher werden durch eine Bezugnahme auf die detaillierte Beschreibung der vorliegenden Offenbarung, welche untenstehend gegeben ist.
Gemäß einem Aspekt der vorliegenden Offenbarung ist eine Halbleiterschaltung vorgesehen, welche ein erstes Logikgatter aufweist, welches Eingaben eines ersten Eingangssignals, eines Taktsignals und eines Rückkopplungssignals empfängt und eine erste Logikoperation durchführt, um ein erstes Ausgangssignal auszugeben; und ein zweites Logikgatter, welches Eingaben des ersten Ausgangssignals des ersten Logikgatters, des Taktsignals und eines invertierten Ausgangssignals des ersten Eingangssignals empfängt und eine zweite Logikoperation durchführt, um das Rückkopplungssignal auszugeben.
Gemäß einem anderen Aspekt der vorliegenden Offenbarung ist eine Halbleiterschaltung vorgesehen, welche ein erstes Logikgatter aufweist, welches Eingaben eines ersten Eingangssignals, eines Taktsignals und eines Rückkopplungssignals empfängt und eine erste Logikoperation durchführt, um ein erstes Ausgangssignal auszugeben; ein zweites Logikgatter, welches Eingaben eines ersten Eingangssignals und eines Rückkopplungssignals empfängt und eine zweite Logikoperation durchführt; und ein drittes Logikgatter, welches Eingaben eines ersten Ausgangssignals des ersten Logikgatters, des Taktsignals und eines Ausgangssignals des zweiten Logikgatters empfängt und eine dritte Logikoperation durchführt, um das Rückkopplungssignal auszugeben.
Gemäß noch einem anderen Aspekt der vorliegenden Offenbarung ist eine Halbleiterschaltung vorgesehen, welche ein erstes Logikgatter, welches Eingaben eines zweiten Eingangssignals, eines Taktsignals und eines Rückkopplungssignals empfängt und eine zweite Logikoperation durchführt, um ein erstes Ausgangssignal auszugeben, wobei das zweite Eingangssignal durch ein Durchführen einer ersten Unter-Logikoperation an einem invertierten Signal des ersten Ausgangssignals und einem ersten Eingangssignal erzeugt wird; ein zweites Logikgatter, welches Eingaben des ersten Eingangssignals und des Rückkopplungssignals empfängt, um eine erste Logikoperation durchzuführen; und ein drittes Logikgatter aufweist, welches Eingaben eines ersten Ausgangssignals, des ersten Logikgatters, des Taktsignals und eines Ausgangssignals des zweiten Logikgatters empfängt und eine zweite Logikoperation durchführt, um das Rückkopplungssignal auszugeben
Gemäß noch einem anderen Aspekt der vorliegenden Offenbarung ist eine Halbleiterschaltung vorgesehen, welche eine Logikschaltung hat, welche ein D-Signal und ein Taktsignal empfängt und ein Rückkopplungssignal und ein Ausgangssignal basierend auf dem empfangenen D-Signal und dem Taktsignal erzeugt. Das Ausgangssignal ist eine inverse digitale Repräsentation des Taktsignals, wenn das D-Signal einen digitalen Hoch-Zustand (high) hat, und das Rückkopplungssignal ist eine inverse digitale Repräsentation des Taktsignals, wenn das D-Signal einen digitalen Niedrig-Zustand (low) hat.
Diese und andere Aspekte, Ausführungsformen und Vorteile der vorliegenden Offenbarung werden Fachleuten bei einer Durchsicht der detaillierten Beschreibung und der Ansprüche, welche folgen, unmittelbar offensichtlich werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die obigen und andere Aspekte und Merkmale der vorliegenden Offenbarung werden deutlicher werden durch ein Beschreiben von beispielhaften Ausführungsformen davon im Detail unter Bezugnahme auf die beigefügten Zeichnungen, in welchen:
1 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht;
2 ein Ablaufdiagramm zum Erklären eines Betriebs der Halbleiterschaltung der 1 ist;
3 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
4 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
5 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
6 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
7 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
8 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
9 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
10 ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung der 9 ist;
11 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
12 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
13 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
14 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
15 ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung der 14 ist;
16 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
17 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
18 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
19 ein Blockschaltbild eines SoC-Systems ist, welches die Halbleiterschaltung gemäß den Ausführungsformen der vorliegenden Offenbarung aufweist;
20 ein Blockschaltbild eines elektronischen Systems ist, welches die Halbleiterschaltung gemäß den Ausführungsformen der vorliegenden Offenbarung aufweist; und
21 bis 23 beispielhafte Halbleitersysteme sind, auf welche die Halbleiterschaltungen gemäß einigen Ausführungsformen der vorliegenden Offenbarung anwendbar sind.
DETAILLIERTE BESCHREIBUNG DER OFFENBARUNG
Es werden Ausführungsformen im Detail unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Die Offenbarung kann jedoch in verschiedenen unterschiedlichen Formen ausgeführt sein und sollte nicht als nur auf die veranschaulichten Ausführungsformen beschränkt betrachtet werden. Vielmehr sind diese Ausführungsformen als Beispiele vorgesehen, sodass diese Offenbarung gewissenhaft und vollständig sein wird und das Konzept der Offenbarung Fachleuten vollständig vermitteln wird. Demzufolge sind bekannte Vorgänge, Elemente und Techniken hinsichtlich einigen Ausführungsformen der Offenbarung nicht beschrieben. Solange nicht anderweitig angemerkt, bezeichnen gleiche Bezugszeichen gleiche Elemente durchgehend in den beigefügten Zeichnungen und in der Beschreibung, und demnach werden Beschreibungen nicht wiederholt werden. In den Zeichnungen können die Größen und relativen Größen von Schichten und Bereichen zum Zwecke der Klarheit überhöht sein.
Vorteile und Merkmale der vorliegenden Offenbarung und Verfahren zum Erreichen derselben können leichter verstanden werden durch eine Bezugnahme auf die folgende detaillierte Beschreibung von bevorzugten Ausführungsformen und die beigefügten Zeichnungen.
1 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 1 weist eine Halbleiterschaltung 100 gemäß einer Ausführungsform der vorliegenden Offenbarung ein Logikgatter GL1 und ein Logikgatter GF auf.
Das Logikgatter GL1 empfängt Eingaben eines Eingangssignals D, eines Taktsignals CK und eines Rückkopplungssignals FB und führt eine erste Logikoperation durch, um ein Ausgangssignal LAT1 auszugeben.
In der vorliegenden Ausführungsform kann das Logikgatter GL1 ein Drei-Eingangs-NAND-Logikgatter aufweisen. In diesem Fall kann die erste Logikoperation eine NAND-Logikoperation sein. Hier ist das Drei-Eingangs-NAND-Logikgatter ein Logikgatter, welches drei Eingangssignale empfängt, den Wert der logischen ”0” nur ausgibt, wenn all die drei Eingangssignale einem Wert von logisch ”1” entsprechen, und den Wert von logisch ”1” in allen anderen Fällen ausgibt.
Das Logikgatter GF empfängt das Ausgangssignal LAT1 des Logikgatters GL1, das Taktsignal CK und ein invertiertes Ausgangssignal des Eingangssignals D und führt die zweite Logikoperation durch, um das Rückkopplungssignal FB auszugeben.
In der vorliegenden Ausführungsform kann das Logikgatter GF ein Drei-Eingangs-NAND-Logikgatter aufweisen. In diesem Fall kann die zweite logische Operation eine NAND-Logikoperation sein.
Die Halbleiterschaltung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung, welche untenstehend beschrieben ist, kann ebenso unter Verwendung unterschiedlicher Logikgatters, welche dieselbe Operation durchführen, abhängig von den tatsächlichen Erreichungsgründen modifiziert werden. Beispielsweise können in der vorliegenden Ausführungsform wie obenstehend beschrieben ist, obwohl beide der Logikgatters GL1, GF als NAND-Logikgatters vorgesehen sein können, welche die NAND-Logikoperation durchführen, beide der Logikgatters GL1, GF auch als NOR-Logikgatters vorgesehen sein, welche die NOR-Logikoperation durchführen. In diesem Fall kann das Eingangssignal, welches den Logikgatters GL1, GF zugeführt wird, oder das Ausgangssignal, welches von den Logikgatters GL1, GF ausgegeben wird, invertierte logische Werte unterschiedlich von der oben erwähnten Konfiguration, wie benötigt, haben. Wenn beispielsweise als das NAND-Logikgatter vorgesehen, kann, wenn das Logikgatter GL1 (logisch ”1”, logisch ”0” und logisch ”1”) als Eingaben einstellt und logisch ”0” als eine Ausgabe einstellt, wenn als das NOR-Logikgatter vorgesehen, das Logikgatter GL1 (die logische ”0”, die logische ”1” und die logische ”0”) als Eingaben einstellen und kann die logische ”1” als die Ausgabe einstellen.
Das heißt, dass in einigen Ausführungsformen der vorliegenden Offenbarung das Logikgatter GL1 das Drei-Eingangs-NOR-Logikgatter aufweisen kann. In diesem Fall kann die erste logische Operation eine NOR-Logikoperation sein. Hier ist das Drei-Eingangs-NOR-Logikgatter ein Logikgatter, welches drei Eingangssignale empfängt, den Wert der logischen ”1” nur ausgibt, wenn alle drei Eingangssignale dem Wert der logischen ”0” entsprechen, und den Wert der logischen ”0” in allen anderen Fällen ausgibt. Indes kann das Logikgatter GF ein Drei-Eingangs-NOR-Logikgatter aufweisen. In diesem Fall kann eine zweite logische Operation eine NOR-Logikoperation sein.
Solch eine Ersetzungsrelation ist anwendbar auf all die verschiedenen Ausführungsformen der Offenbarung, welche untenstehend beschrieben sind, die AND-Logikoperation kann durch eine OR-Logikoperation ersetzt werden, die OR-Logikoperation kann durch eine AND-Logikoperation ersetzt werden, die NAND-Logikoperation kann durch eine NOR-Logikoperation ersetzt werden und die NOR-Logikoperation kann durch eine NAND-Logikoperation ersetzt werden. Das heißt, dass, obwohl die verschiedenen Schaltungen, welche untenstehend beschrieben sind, hauptsächlich durch das NAND-Logikgatter ausgedrückt sind, es für Fachleute im Gebiet der Halbleiterschaltungen offensichtlich ist, dass das NOR-Logikgatter, welches dieselbe Funktion hat, abhängig von dem Erreichungsverfahren verwendet werden kann. In diesem Fall können die Werte der Eingangssignale, welche den Logikgatters zum Durchführen jeder der Logikoperationen zugeführt werden, und die Ausgangssignale, welche von den Logikgatters ausgegeben werden, zu invertierten Logikwerten geändert werden, wie benötigt.
Indes wird hierin nachstehend der Wert der logischen ”1” durch ”H” ausgedrückt werden, und der Wert der logischen ”0” wird durch ”L” ausgedrückt werden.
Indes kann in einigen Ausführungsformen der vorliegenden Offenbarung die Halbleiterschaltung 100 ferner einen Inverter G1 aufweisen. Der Inverter G1 empfängt die Eingabe des Eingangssignals D und führt eine Inversionslogikoperation durch, um das invertierte Signal des Eingangssignals D auszugeben. Das invertierte Signal wird ein Eingangssignal des Logikgatters GF.
2 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung der 1.
Der Betrieb der Halbleiterschaltung 100 der 1 wird unter Bezugnahme auf 2 beschrieben werden.
In Zeitabschnitten t1 bis t3 und t10 bis t12 ist der Wert des Eingangssignals D gleich L. In diesem Fall wird, da der Wert eines Eingangssignals des Drei-Eingangs-Signals des Logikgatters GL1 gleich L ist, der Wert des Ausgangssignals LAT1 des Logikgatters GL1 gleich H in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation. Insbesondere ist, da der Wert L des Eingangssignals D immer dem Logikgatter GL1 zugeführt wird, der Wert des Ausgangssignals LAT1 konstant H, unabhängig von dem Wert des Taktsignals CK.
Indes hat in diesem Fall, da das invertierte Signal des Eingangssignals D und das Ausgangssignal LAT1 des Logikgatters GL1 von den drei Eingangssignalen des Logikgatters GF gleich H sind, das Rückkopplungssignal FB, welches ein Ausgangssignal des Logikgatters GF ist, einen Wert des invertierten Signals des Taktsignals CK in Übereinstimmung mit dem Ergebnis der NAND-Logikoperationen. Das heißt, dass wenn das Taktsignal CK gleich L ist, das Rückkopplungssignal FB gleich H ist, und wenn das Taktsignal CK gleich H ist, das Rückkopplungssignal FB gleich L ist.
In den Zeitabschnitten t3 bis t10 ist der Wert des Eingangssignals D gleich H.
Zuerst wird, wenn ein Fall überprüft wird, in dem das Taktsignal CK gleich L ist, da der Wert eines Eingangssignals unter den drei Eingangssignalen des Logikgatters GL1 gleich L ist, das heißt der Wert des Taktsignals CK gleich L ist, der Wert des Ausgangssignals LAT1 des Logikgatters GL1 gleich H in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation.
Indes wird in diesem Fall, da der Wert eines Eingangssignals von den drei Eingangssignalen des Logikgatters GF gleich L ist, das heißt der Wert des invertierten Signals des Eingangssignals D gleich L ist, der Wert des Rückkopplungssignals FB, welches das Ausgangssignal des Logikgatters GF ist, ebenso H in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation. Insbesondere ist, da der Wert L des invertierten Signals des Eingangssignals D immer dem Logikgatter GF zugeführt wird, der Wert des Rückkopplungssignals FB konstant H unabhängig von dem Wert des Taktsignals CK.
Wenn das Logikgatter GL1 wiederum überprüft wird, hat, da beide des Werts des Eingangssignals D und des Werts des Rückkopplungssignals FB gleich H sind, das Ausgangssignal LAT1 des Logikgatters GL1 einen Wert des invertierten Signals des Taktsignals CK in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation. Das heißt, dass, wenn das Taktsignal CK gleich L ist, das Ausgangssignal LAT1 gleich H ist, und wenn das Taktsignal CK gleich H ist, das Ausgangssignal LAT1 gleich L ist.
Solch eine Halbleiterschaltung 100 kann als eine Clock-Gating-Schaltung angewandt werden, welche das Taktsignal CK abhängig von dem Wert des Eingangssignals D selektiv ausgibt.
3 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß einer andern Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 3 unterscheidet sich eine Halbleiterschaltung 110 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 100 der 1 darin, dass die erstere ein Freigabesignal E und ein Scan-Freigabesignal SE als Eingangssignale hat.
Es gibt noch einen anderen Unterschied darin, dass das Logikgatter GL1 der 1 durch ein Kompositlogikgatter 112 ersetzt ist, welches die Eingaben eines Freigabesignals E, eines Scan-Freigabesignals SE, eines Taktsignals CK und eines Rückkopplungssignals FB empfängt, um eine erste Unter-Logikoperation und eine zweite Unter-Logikoperation durchzuführen. Insbesondere kann das Kompositlogikgatter 112 eine erste Unter-Logikoperation auf dem Freigabesignal E und dem Scan-Freigabesignal SE durchführen, um ein erstes Zwischensignal zu erzeugen, und kann eine zweite Unter-Logikoperation auf dem ersten Zwischensignal, dem Taktsignal CK und dem Rückkopplungssignal FB durchführen, um das erste Ausgangssignal LAT1 auszugeben. In der vorliegenden Ausführungsform kann jede der ersten Unter-Logikoperation und der zweiten Unter-Logikoperation jeweils eine OR-Logikoperation und eine NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 112 ein OR-NAND-Kompositlogikgatter sein.
Ferner gibt es einen anderen Unterschied darin, dass die Halbleiterschaltung 110 ein Logikgatter G3 aufweist, welches die Eingaben des Freigabesignals E und des Scan-Freigabesignals SE empfängt, um die NOR-Logikoperation durchzuführen, anstelle des Inverters G1 der 1.
Es gibt noch einen anderen Unterschied darin, dass die Halbleiterschaltung 110 ferner einen Inverter G2 aufweist, welcher die Eingabe des Ausgangssignals LAT1 empfängt und die Inversionslogikoperation durchführt, um das Ausgangssignal ECK auszugeben.
Demnach kann die Halbleiterschaltung 110 als eine Hochgeschwindigkeits-Clock-Gating-Schaltung arbeiten, welche das Freigabesignal E und das Scan-Freigabesignal SE als die Eingabe empfängt.
Indes kann in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Kompositlogikgatter 112 auch als ein AND-OR-Kompositlogikgatter vorgesehen sein, das jede der AND-Logikoperation und der NOR-Logikoperation als die erste Unter-Logikoperation und die zweite Unter-Logikoperation jeweils durchführt. In diesem Fall kann jedes des Logikgatters GF und des Logikgatters G3 jeweils als das Drei-Eingangs-NOR-Logikgatter und das NAND-Logikgatter vorgesehen sein, um dieselbe Operation wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchzuführen.
4 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 4 unterscheidet sich eine Halbleiterschaltung 120 gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 100 der 1 darin, dass die erstere ferner ein Latch 128 aufweist. Das Latch 128 empfängt das Ausgangssignal LAT1 und das invertierte Signal des Taktsignals CK, um ein Ausgangssignal Q auszugeben. Obwohl das Latch 128 in 4 zum Zwecke der Erklärung als ein D-Latch dargestellt ist, ist der Umfang der vorliegenden Offenbarung nicht darauf beschränkt. In einigen Ausführungsformen der vorliegenden Offenbarung kann das Latch 128 als ein R-S-Latch vorgesehen sein.
Demnach kann die Halbleiterschaltung 120 als ein Flip-Flop arbeiten, welches das Eingangssignal D zu dem Ausgang in einem Abschnitt des Taktsignals CK, welches gleich H ist, fortpflanzt und seinen Wert in einem Abschnitt des Taktsignals CK, welches gleich L ist, speichert.
5 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 5 unterscheidet sich eine Halbleiterschaltung 130 gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 100 der 1 darin, dass das Logikgatter GL1 der 1 durch ein Kompositlogikgatter 132 ersetzt ist, welches die Eingaben des Eingangssignals D, des Scan-Freigabesignals SE, des Taktsignals CK und des Rückkopplungssignals FB empfängt, um die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchzuführen. Insbesondere kann das Kompositlogikgatter 132 die erste Unter-Logikoperation auf dem Eingangssignal D und dem Scan-Freigabesignal SE durchführen, um ein erstes Zwischensignal zu erzeugen, und kann die zweite Unter-Logikoperation auf dem ersten Zwischensignal, dem Taktsignal CK und dem Rückkopplungssignal FB durchführen, um das erste Ausgangssignal LAT1 auszugeben. In der vorliegenden Ausführungsform kann jede der ersten Unter-Logikoperation und der zweiten Unter-Logikoperation jeweils eine OR-Logikoperation und eine NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 132 ein OR-NAND-Kompositlogikgatter sein.
Es gibt einen anderen Unterschied darin, dass die Halbleiterschaltung 130 ferner ein Logikgatter G3 aufweist, welches die Eingaben des Eingangssignals D und des Scan-Freigabesignals SE empfängt, um die NOR-Logikoperation durchzuführen, anstelle des Inverters G1 der 1.
Es gibt noch einen anderen Unterschied darin, dass das Logikgatter GF der 1 durch ein Kompositlogikgatter 134 ersetzt ist, welches die Eingaben des Ausgangssignals des Logikgatters G3, des Taktsignals CK, des Scan-Freigabesignals SE, des Inversen eines Scan-Eingangssignals SI und des Ausgangssignals LAT1 empfängt, um eine dritte Unter-Logikoperation, eine vierte Unter-Logikoperation, eine fünfte Unter-Logikoperation und eine sechste Unter-Logikoperation durchzuführen. Insbesondere führt das Kompositlogikgatter 134 die dritte Unter-Logikoperation auf dem Taktsignal CK und dem Ausgangssignal des NOR-Logikgatters G3 durch, um ein zweites Zwischensignal zu erzeugen, führt die vierte Unter-Logikoperation auf dem Scan-Freigabesignal SE und dem invertierten Signal des Scan-Eingangssignals SI durch, um ein drittes Zwischensignal zu erzeugen, führt die fünfte Unter-Logikoperation auf dem zweiten Zwischensignal und dem dritten Zwischensignal durch, um ein viertes Zwischensignal zu erzeugen, und führt die sechste Unter-Logikoperation auf dem Ausgangssignal LAT1 und dem vierten Zwischensignal durch, um das Rückkopplungssignal FB auszugeben. In der vorliegenden Ausführungsform kann jede der dritten Unter-Logikoperation bis zu der sechsten Unter-Logikoperation jeweils die AND-Logikoperation, die AND-Logikoperation oder die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 134 ein 2AND-OR-NAND-Kompositlogikgatter sein.
Es gibt noch einen anderen Unterschied darin, dass die Halbleiterschaltung 130 ferner ein Latch 138 aufweist. Das Latch 138 empfängt das Ausgangssignal LAT1 und das invertierte Signal des Taktsignals CK, um ein Ausgangssignal Q auszugeben. In 5 ist, obwohl das Latch 138 zum Zwecke der Erklärung als ein D-Latch dargestellt ist, der Umfang der vorliegenden Offenbarung nicht darauf beschränkt. In einigen Ausführungsformen der vorliegenden Offenbarung kann das Latch 138 als ein R-S-Latch vorgesehen sein.
Demnach kann die Halbleiterschaltung 130 als ein Scan-Flip-Flop vom Multiplexertyp arbeiten, welches das Scan-Freigabesignal SE als ein Auswahlsignal verwendet. Beispielsweise wird, wenn das Scan-Freigabesignal SE gleich L ist, der Wert des Eingangssignals D in dem Flip-Flop gespeichert, und wenn das Scan-Freigabesignal SE gleich H ist, wird das Scan-Eingangssignal SI in dem Flip-Flop gespeichert. Es wird insbesondere angemerkt, dass ein relativ einfaches Kompositlogikgatter 132 an einem Weg des Eingangssignals D angeordnet ist, und ein relativ kompliziertes Kompositlogikgatter 134 auf einem Weg des Scan-Eingangssignals SI angeordnet ist.
Indes kann in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Kompositlogikgatter 132 als ein AND-NOR-Kompositlogikgatter vorgesehen sein, das jedes einer AND-Logikoperation und der NOR-Logikoperation jeweils als die erste Sublogikoperation und die zweite Sublogikoperation durchführt, und das Kompositlogikgatter 134 kann als ein 2OR-AND-NOR-Kompositlogikgatter vorgesehen sein, das jede der OR-Logikoperation, der OR-Logikoperation, der AND-Logikoperation und der NOR-Logikoperation jeweils als die dritte Unter-Logikoperation bis die sechste Unter-Logikoperation durchführt. In diesem Fall ist das Gatter G3 als das NAND-Logikgatter vorgesehen und kann dieselbe Operation wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchführen.
6 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 6 unterscheidet sich eine Halbleiterschaltung 140 gemäß noch einer anderen Ausführungsform von der Halbleiterschaltung 130 der 5 darin, dass das Kompositlogikgatter 134 der 5 durch ein Kompositlogikgatter 144 ersetzt ist, welches die Eingaben des Ausgangssignals des NOR-Logikgatters G3, des Taktsignals CK, einer Inversion eines Scan-Eingangsfreigabesignals SIE und des Ausgangssignals LAT1 empfängt, um die dritte Unter-Logikoperation, die vierte Unter-Logikoperation und die fünfte Unter-Logikoperation durchzuführen. Insbesondere führt das Kompositlogikgatter 144 die dritte Unter-Logikoperation auf dem Taktsignal CK und dem Ausgangssignal des NOR-Logikgatters G3 durch, um ein zweites Zwischensignal zu erzeugen, führt die vierte Unter-Logikoperation auf dem zweiten Zwischensignal und dem invertierten Signal des Scan-Eingangsfreigabesignals SIE durch, um ein drittes Zwischensignal zu erzeugen, und führt die fünfte Unter-Logikoperation auf dem Ausgangssignal LAT1 und dem dritten Zwischensignal durch, um das Rückkopplungssignal FB auszugeben. In der vorliegenden Ausführungsform können die dritte Unter-Logikoperation bis die fünfte Unter-Logikoperation jeweils und die AND-Logikoperation, die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 144 ein AND-OR-NAND-Kompositlogikgatter sein.
Hier kann das invertierte Signal des Scan-Eingangsfreigabesignals SIE durch ein nacheinander folgendes Durchführen einer NAND-Logikoperation und einer inversen Logikoperation auf dem Scan-Freigabesignal SE, und dem invertierten Signal des Scan-Eingangssignals SI unter Verwendung der Logikgatters G5 und G4 erzeugt werden.
Es gibt einen anderen Unterschied darin, dass die Halbleiterschaltung 140 eine Schaltung 148 aufweist, welche ein Logikgatter GL2B zum Durchführen der NAND-Logikoperation auf dem inversen des Taktsignals CK, welches durch das Invertergatter GL3 invertiert ist und dem Ausgangssignal LAT2, und ein Logikgatter GL2 aufweist zum Durchführen der NAND-Logikoperation auf dem Ausgangssignal B des Logikgatters GL2B und des Ausgangssignals LAT1, anstelle des Latch 138 der 5, um ein Inverses des Ausgangssignals Q zu erzeugen.
Demnach kann die Halbleiterschaltung 140 als ein Scan-Flip-Flop vom Multiplexertyp arbeiten, welche das Scan-Freigabesignal SE als ein Auswahlsignal verwendet.
Indes kann in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Kompositlogikgatter 142 als ein AND-NOR-Kompositlogikgatter vorgesehen sein, welches jede der AND-Logikoperation und der NOR-Logikoperation jeweils als die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchführt, und das Kompositlogikgatter 144 kann als ein OR-AND-NOR-Kompositlogikgatter vorgesehen sein, welches jede der OR-Logikoperation, der AND-Logikoperation und der NOR-Logikoperation als die dritte Unter-Logikoperation bis fünfte Unter-Logikoperation durchführt. In diesem Fall kann jedes des Gatter G3 und des Gatters G5 jeweils als das NAND-Logikgatter oder das NOR-Logikgatter vorgesehen sein, um dieselbe Operation wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchzuführen.
7 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 7 unterscheidet sich eine Halbleiterschaltung 150 gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 100 der 1 darin, dass das Logikgatter GL1 der 1 durch ein Kompositlogikgatter 152 ersetzt ist, welches die Eingaben eines Eingangssignals D0, eines Eingangssignals D1, eines Scan-Freigabesignals SE, eines Taktsignals CK und eines Rückkopplungssignals FB empfängt, um die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchzuführen. Insbesondere führt das Kompositlogikgatter 152 die erste Unter-Logikoperation auf dem Eingangssignal D0, dem Eingangssignal D1 und dem Scan-Freigabesignal SE durch, um ein erstes Zwischensignal zu erzeugen, und führt die zweite Unter-Logikoperation auf dem ersten Zwischensignal, dem Taktsignal CK und dem Rückkopplungssignal FB durch, um ein erstes Ausgangssignal LAT1 auszugeben. In der vorliegenden Ausführungsform kann jede der ersten Unter-Logikoperation und der zweiten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 152 ein OR-NAND-Kompositlogikgatter sein.
Es gibt einen anderen Unterschied darin, dass die Halbleiterschaltung 150 ferner ein Logikgatter G6 aufweist, welches die Eingaben des Eingangssignals D0, des Eingangssignals D1 und Scan-Freigabesignals SE empfängt, um die NOR-Logikoperation durchzuführen, anstelle des Inverters G1 der 1. In einigen Ausführungsformen der vorliegenden Offenbarung kann das Logikgatter G6 als ein Drei-Eingangs-NOR-Logikgatter vorgesehen sein.
Es gibt noch einen anderen Unterschied darin, dass das Logikgatter GF der 1 durch ein Kompositlogikgatter 154 ersetzt ist, welches die Eingaben des Ausgangssignals des NOR-Logikgatter G6, des Taktsignals CK, des Scan-Freigabesignals SE, des invertierten Signals des Scan-Eingangssignals SI und des Ausgangssignals LAT1 empfängt, um die dritte Unter-Logikoperation, die vierte Unter-Logikoperation, die fünfte Unter-Logikoperation und die sechste Unter-Logikoperation durchzuführen. Insbesondere führt das Kompositlogikgatter 154 die dritte Unter-Logikoperation auf dem Taktsignal CK und dem Ausgangssignals des Logikgatter G6 durch, um ein zweites Zwischensignal zu erzeugen, führt die vierte Unter-Logikoperation auf dem Scan-Freigabesignal SE und dem invertierten Signal des Scan-Eingangssignals SI durch, um ein drittes Zwischensignal zu erzeugen, führt die fünfte Unter-Logikoperation auf dem zweiten Zwischensignal und dem dritten Zwischensignal durch, um ein viertes Zwischensignal zu erzeugen, und führt die sechste Unter-Logikoperation auf dem ersten Ausgangssignal LAT1 und dem vierten Zwischensignal durch, um ein Rückkopplungssignal FB auszugeben. In der vorliegenden Ausführungsform können die dritte Unter-Logikoperation bis die sechste Unter-Logikoperation jeweils jede der AND-Logikoperation, der AND-Logikoperation, der OR-Logikoperation und der NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 154 ein 2NAND-OR-NAND-Kompositlogikgatter sein.
Demnach kann die Halbleiterschaltung 150 als ein Scan-Flip-Flop vom Multiplexertyp arbeiten, welches das Scan-Freigabesignal SE verwendet, welches die OR-Logik des Eingangssignals D0 und des Eingangssignals D1 als die Auswahlsignale aufweist, verwendet.
Indes kann in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Kompositlogikgatter 152 als ein AND-OR-Kompositlogikgatter vorgesehen sein, welches jede der AND-Logikoperation und der NOR-Logikoperation jeweils als die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchführt, und das Kompositlogikgatter 154 kann als ein 2OR-AND-NOR-Kompositlogikgatter vorgesehen sein, welches jede der OR-Logikoperation, der OR-Logikoperation, der AND-Logikoperation und der NOR-Logikoperation jeweils als die dritte Unter-Logikoperation bis die sechste Unter-Logikoperation durchführt. In diesem Fall kann das Gatter G6 als ein Drei-Eingangs-NAND-Logikgatter vorgesehen sein, um dieselbe Operation wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchzuführen.
Zusätzlich kann die Halbleiterschaltung 150 ein Latch 158 aufweisen, welches ähnlich zum Latch 128, welches obenstehend in Verbindung mit 4 beschrieben ist, arbeitet.
8 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 8 unterscheidet sich eine Halbleiterschaltung 160 gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 100 der 1 darin, dass das Logikgatter GL1 der 1 durch ein Kompositlogikgatter 162 ersetzt ist, welches die Eingaben des Eingangssignals D0, des Eingangssignals D1, des Scan-Freigabesignals SE, des Taktsignals CK und des Rückkopplungssignals FB empfängt, um die erste Unter-Logikoperation, die zweite Unter-Logikoperation und die dritte Unter-Logikoperation durchzuführen. Insbesondere führt das Kompositlogikgatter 162 die erste Unter-Logikoperation auf dem Eingangssignal D0 und dem Eingangssignal D1 durch, um ein erstes Zwischensignal zu erzeugen, führt die zweite Unter-Logikoperation auf dem ersten Zwischensignal und dem Scan-Freigabesignal SE durch, um ein zweites Zwischensignal zu erzeugen, und führt die dritte Unter-Logikoperation auf dem zweiten Zwischensignal, dem Taktsignal CK und dem Rückkopplungssignal FB aus, um ein erstes Ausgangssignal LAT1 auszugeben. In der vorliegenden Ausführungsform kann jede der ersten Unter-Logikoperation bis der dritten Unter-Logikoperation jeweils die AND-Logikoperation, die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 162 ein AND-OR-NAND-Kompositlogikgatter sein.
Es gibt einen anderen Unterschied darin, dass die Halbleiterschaltung 160 ein Kompositlogikgatter 166 aufweist, welches die Eingaben des Eingangssignals D0, des Eingangssignals D1 und des Scan-Freigabesignals SE empfängt, um die vierte Unter-Logikoperation und die fünfte Unter-Logikoperation durchzuführen, anstelle des Inverters G1 der 1. Das Kompositlogikgatter 166 führt die vierte Unter-Logikoperation auf dem Eingangssignal D0 und dem Eingangssignal D1 durch, um ein drittes Zwischensignal zu erzeugen, und führt die fünfte Unter-Logikoperation auf dem dritten Zwischensignal und dem Scan-Freigabesignal SE durch. In der vorliegenden Ausführungsform kann jede der vierten Unter-Logikoperation und der fünften Unter-Logikoperation jeweils die AND-Logikoperation und die NOR-Logikoperation sein, welche durch das NOR-Gatter G6 vorgesehen ist. Demnach kann das Logikgatter 166 ein AND-NOR-Kompositlogikgatter sein.
Es gibt noch einen anderen Unterschied darin, dass das Logikgatter GF der 1 durch ein Kompositlogikgatter 164 ersetzt ist, welches die Eingaben des Ausgangssignals des Kompositlogikgatters 166, des Taktsignals CK, des Scan-Freigabesignals SE, des invertierten Signals des Scan-Eingangssignals SI und des ersten Ausgangssignals LAT1 empfängt, um die sechste Unter-Logikoperation, die siebte Unter-Logikoperation, die achte Unter-Logikoperation und die neunte Unter-Logikoperation durchzuführen. Insbesondere führt das Kompositlogikgatter 164 die sechste Unter-Logikoperation auf dem Taktsignal CK und dem Ausgangssignal des Kompositlogikgatters 166 durch, um ein viertes Zwischensignal zu erzeugen, führt die siebte Unter-Logikoperation auf dem Scan-Freigabesignal SE und dem invertierten Signal des Scan-Eingangssignals SI durch, um ein fünftes Zwischensignal zu erzeugen, führt die achte Unter-Logikoperation auf dem vierten Zwischensignal und dem fünften Zwischensignal durch, um ein sechstes Zwischensignal zu erzeugen, und führt die neunte Unter-Logikoperation auf dem ersten Ausgangssignal LAT1 und dem sechsten Zwischensignal durch, um ein Rückkopplungssignal FB auszugeben. In der vorliegenden Ausführungsform kann jede der sechsten Unter-Logikoperation bis zu der neunten Unter-Logikoperation jeweils die AND-Logikoperation, die AND-Logikoperation, die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 164 ein 2AND-OR-NAND-Kompositlogikgatter sein.
Zusätzlich kann die Halbleiterschaltung 160 ein Latch 168 aufweisen, welches ähnlich zum Latch 128 arbeitet, welches oben in Verbindung mit 4 beschrieben ist.
Demnach kann die Halbleiterschaltung 160 als ein Scan-Flip-Flop vom Multiplexertyp arbeiten, welches das Scan-Freigabesignal SE verwendet, welches die NAND-Logik des Eingangssignals D0 und des Eingangssignals D1 als das Auswahlsignal aufweist.
Indes ist in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Kompositlogikgatter 162 als ein OR-AND-NOR-Kompositlogikgatter vorgesehen, welches jede der OR-Logikoperation, der AND-Logikoperation und der NOR-Logikoperation jeweils als die erste Unter-Logikoperation bis die dritte Unter-Logikoperation durchführt. Das Kompositlogikgatter 166 ist als ein OR-NAND-Kompositlogikgatter vorgesehen, welches jede der OR-Logikoperation und der NAND-Logikoperation jeweils als die vierte Unter-Logikoperation und die fünfte Unter-Logikoperation durchführt. Das Kompositlogikgatter 164 ist als ein 2OR-AND-NOR-Kompositlogikgatter vorgesehen, welches jede der OR-Logikoperation, der OR-Logikoperation, der AND-Logikoperation und der NOR-Logikoperation jeweils als die sechste Unter-Logikoperation bis die neunte Unter-Logikoperation durchführt. Demnach kann die Halbleiterschaltung denselben Betrieb wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchführen.
9 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 9 weist eine Halbleiterschaltung 200 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung ein Logikgatter GL1, ein Logikgatter G7 und ein Logikgatter GF auf.
Das Logikgatter GL1 empfängt die Eingaben des Eingangssignals D, des Taktsignals CK und des Rückkopplungssignals FB und führt die erste Logikoperation durch, um ein Ausgangssignal LAT1 auszugeben.
In der vorliegenden Ausführungsform kann das Logikgatter GL1 ein Drei-Eingangs-NAND-Logikgatter aufweisen. In diesem Fall kann die erste Logikoperation eine NAND-Logikoperation sein.
Das Logikgatter G7 empfängt die Eingaben des Eingangssignals D und des Rückkopplungssignal FB, um eine zweite Logikoperation durchzuführen.
In der vorliegenden Ausführungsform kann das Logikgatter G7 ein NAND-Logikgatter aufweisen. In diesem Fall kann die zweite Logikoperation eine NAND-Logikoperation sein.
Das Logikgatter GF empfängt die Eingaben des Ausgangssignals LAT1 des Logikgatters GL1, des Taktsignals CK und die Ausgabe des Logikgatters G7 und führt die dritte Logikoperation durch, um das Rückkopplungssignal FB auszugeben.
In der vorliegenden Ausführungsform kann das Logikgatter GF ein Drei-Eingangs-NAND-Logikgatter aufweisen. In diesem Fall kann die dritte Logikoperation eine NAND-Logikoperation sein.
Wie obenstehend in Verbindung mit 1 beschrieben ist, kann die Halbleiterschaltung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung ebenso unter Verwendung verschiedener Logikgatter, welche denselben Betrieb durchführen, modifiziert werden, abhängig von den tatsächlichen Erlangungszwecken.
Beispielsweise ist in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Logikgatter GL1 als ein Drei-Eingangs-NOR-Logikgatter vorgesehen, welches die NOR-Logikoperation als die erste Logikoperation durchführt, und das Logikgatter G7 ist als ein NOR-Logikgatter vorgesehen, welches die NOR-Logikoperation als die zweite Logikoperation durchführt, und das Logikgatter GF ist als ein Drei-Eingangs-NOR-Logikgatter vorgesehen, welches die NOR-Logikoperation als die dritte Logikoperation durchführt. Demnach kann die Halbleiterschaltung denselben Betrieb wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchführen.
10 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung der 9.
Der Wert des Eingangssignals D ist L in den Zeitabschnitten t1 bis t3 und t10 bis t12.
In diesem Fall wird, da der Wert eines Eingangssignals unter den drei Eingangssignalen des Logikgatters GL1 gleich L ist, der Wert des Ausgangssignals LAT1 des Logikgatters GL1 gleich H in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation. Insbesondere ist, da der Wert L des Eingangssignals D immer dem Logikgatter GL1 zugeführt wird, der Wert des Ausgangssignals LAT1 konstant H, unabhängig von dem Wert des Taktsignals CK.
Indes ist der Wert des Eingangssignals D der zwei Eingangssignale des Logikgatters G7 gleich L, das Ausgangssignal des Logikgatters G7 ist konstant H unabhängig von dem Rückkopplungssignal FB in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation.
Als Nächstes hat, da sowohl das Ausgangssignal des Logikgatters G7 als auch das Ausgangssignal LAT1 des Logikgatters GL1 unter den drei Eingangssignalen des Logikgatters GF gleich H sind, das Rückkopplungssignal FB, welches ein Ausgangssignal des Logikgatters GF ist, einen Wert des invertierten Signals des Taktsignals CK in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation. Das heißt, dass, wenn das Taktsignal CK gleich H ist, das Rückkopplungssignal FB gleich L wird, und wenn das Taktsignal CK gleich L ist, das Rückkopplungssignal FB gleich H wird.
In den Zeitabschnitten t3 bis t10 ist der Wert des Eingangssignals D gleich H.
Als Erstes wird, wenn der Fall untersucht wird, in dem das Taktsignal CK gleich L ist, da der Wert von einem Eingangssignal unter den drei Eingangssignalen des Logikgatters GL1 gleich L ist, das heißt der Wert des Taktsignals CK gleich L ist, der Wert des Ausgangssignals LAT1 des Logikgatters GL1 gleich H in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation.
Indes wird, da der Wert eines Eingangssignals unter den drei Eingangssignalen des Logikgatters GF gleich L ist, das heißt der Wert des Taktsignals CK gleich L ist, der Wert des Rückkopplungssignals FB, welches das Ausgangssignal des Logikgatters GF ist, gleich H in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation.
Als Nächstes hat, da der Wert des Eingangssignals D der zwei Eingangssignale des Logikgatters G7 gleich H ist, das Ausgangssignal des Logikgatters G7 einen Wert des invertierten Signals des Rückkopplungssignals FB in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation. Wenn der Wert des Taktsignals CK gleich L ist, ist das Ausgangssignals des Logikgatters G7 gleich L, da der Wert des Rückkopplungssignals FB gleich H ist.
Indes sind, wenn ein Fall untersucht wird, in dem das Taktsignal CK in H übergeht, zu dem Zeitpunkt des Übergangs unter den drei Eingangssignalen des Logikgatters GL1 das Eingangssignal D und das Rückkopplungssignal FB gleich H und das Taktsignal CK geht von L in H über. Demnach geht das Ausgangssignal LAT1 von H in L über.
Zu dieser Zeit wird, wenn das Ausgangssignal LAT1, welches eines der drei Eingangssignale des Logikgatters GF ist, von H in L übergeht, das Rückkopplungssignal FB nach wie vor bei H aufrechterhalten. Ferner wird, da das Rückkopplungssignal FB, welches eines der zwei Eingangssignale des Logikgatters G7 ist, bei H aufrechterhalten wird, das Ausgangssignal des Logikgatters G7 bei L aufrechterhalten.
Obwohl der Betrieb der Halbleiterschaltung 200 gemäß der vorliegenden Ausführungsform im Wesentlichen derselbe ist wie derjenige der Halbleiterschaltung 100, welche in 1 beschrieben ist, ist es möglich, zu verhindern, dass das Rückkopplungssignal FB in die Float-Zustände 20a, 20b und 20c zu den Zeitpunkten t4, t6 und t8 eintritt, bei welchen das Eingangssignal D gleich H ist und das Taktsignal CK von L in H übergeht.
11 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 11 unterscheidet sich eine Halbleitervorrichtung 210 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 200 der 9 darin, dass die erstere das Freigabesignal E und das Scan-Freigabesignal SE als die Eingangssignale hat.
Es besteht ein anderer Unterschied darin, dass das Logikgatter GL1 der 9 durch ein Kompositlogikgatter 212 ersetzt ist, welches die Eingaben des Freigabesignals E, des Scan-Freigabesignals SE, des Taktsignals CK und des Rückkopplungssignals FB empfängt, um die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchzuführen. Insbesondere kann das Kompositlogikgatter 212 die erste Unter-Logikoperation auf dem Freigabesignal E und dem Scan-Freigabesignal SE durchführen, um ein erstes Zwischensignal zu erzeugen, und kann die zweite Unter-Logikoperation auf dem ersten Zwischensignal, dem Taktsignal CK und dem Rückkopplungssignal FB durchführen, um das Ausgangssignal LAT1 auszugeben. In der vorliegenden Ausführungsform kann jede der ersten Unter-Logikoperation und der zweiten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 212 ein OR-NAND-Kompositlogikgatter sein.
Es gibt noch einen anderen Unterschied darin, dass die Halbleiterschaltung 210 ein Kompositlogikgatter 216 aufweist, welches die Eingaben des Freigabesignals E, des Scan-Freigabesignals SE und des Rückkopplungssignals FB empfängt, um die dritte Unter-Logikoperation und die vierte Unter-Logikoperation durchzuführen, anstelle des Logikgatters G7 der 9. Das Kompositlogikgatter 216 führt die dritte Unter-Logikoperation auf dem Freigabesignal E und dem Scan-Freigabesignal SE durch, um ein zweites Zwischensignal zu erzeugen, und führt die vierte Unter-Logikoperation auf dem zweiten Zwischensignal und dem Rückkopplungssignal FB durch. In der vorliegenden Ausführungsform kann jede der dritten Unter-Logikoperation und der vierten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 216 ein OR-NAND-Kompositlogikgatter sein.
Es gibt noch einen anderen Unterschied darin, dass die Halbleiterschaltung 210 ferner einen Inverter G2 aufweist, welcher die Eingabe des Ausgangssignals LAT1 empfängt und die Inversionslogikoperation durchführt, um das Ausgangssignal ECK auszugeben.
Demnach kann die Halbleiterschaltung 210 als eine Hochgeschwindigkeits-Clock-Gating-Schaltung arbeiten, welche die Eingaben des Freigabesignals E und Scan-Freigabesignals SE empfängt.
Indes kann in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Kompositlogikgatter 212 als ein AND-OR-Kompositlogikgatter vorgesehen sein, welches jede der NAND-Logikoperation und der NOR-Logikoperation jeweils als die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchführt, das Kompositlogikgatter 216 kann als ein AND-NOR-Kompositlogikgatter vorgesehen sein, welches jede der AND-Logikoperation und der NOR-Logikoperation jeweils als die dritte Unter-Logikoperation und die vierte Unter-Logikoperation durchführt. In diesem Fall kann das Logikgatter GF als ein Drei-Eingangs-NOR-Logikgatter vorgesehen sein, um denselben Betrieb wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchzuführen.
12 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 12 unterscheidet sich eine Halbleiterschaltung 220 gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 200 der 9 darin, dass die erstere ferner ein Latch 228 aufweist. Das Latch 228 empfängt das Ausgangssignal LAT1 und das invertierte Signal des Taktsignals CK, um das Ausgangssignal Q auszugeben. Obwohl das Latch 228 durch ein D-Latch in 12 zur Zweckmäßigkeit der Erklärung ausgedrückt ist, ist der Umfang der vorliegenden Offenbarung nicht darauf beschränkt. In einigen Ausführungsformen der vorliegenden Offenbarung kann das Latch 228 als ein R-S-Latch vorgesehen sein.
Demnach kann die Halbleiterschaltung 220 als ein Flip-Flop arbeiten, welches das Eingangssignal D zu dem Ausgang in einem Abschnitt des Taktsignals CK ausbreitet, welches gleich H ist, und den Wert in einem Abschnitt des Taktsignals CK, welches gleich L ist, speichert.
13 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 13 unterscheidet sich eine Halbleiterschaltung 230 gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 200 der 9 darin, dass das Logikgatter GL1 der 9 durch ein Kompositlogikgatter 232 ersetzt ist, welches die Eingaben des Eingangssignals D, des Scan-Freigabesignals SE, des Taktsignals CK und des Rückkopplungssignals FB empfängt, um die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchzuführen. Insbesondere kann das Kompositlogikgatter 232 die erste Unter-Logikoperation auf dem Eingangssignal D und dem Scan-Freigabesignal SE durchführen, um ein erstes Zwischensignal zu erzeugen, und kann die zweite Unter-Logikoperation auf dem ersten Zwischensignal, dem Taktsignal und dem Rückkopplungssignal FB durchführen, um das Ausgangssignal LAT1 auszugeben. In der vorliegenden Ausführungsform kann jede der ersten Unter-Logikoperation und der zweiten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 232 ein OR-NAND-Kompositlogikgatter sein.
Es gibt noch einen anderen Unterschied darin, dass die Halbleiterschaltung 230 ein Kompositlogikgatter 236 aufweist, welches die Eingaben des Eingangssignals D, des Scan-Freigabesignals SE und des Rückkopplungssignals FB empfängt, um die dritte Unter-Logikoperation und die vierte Unter-Logikoperation durchzuführen, anstelle des Logikgatters G7 der 9. Das Kompositlogikgatter 236 führt die dritte Unter-Logikoperation auf dem Eingangssignal D und dem Scan-Freigabesignal SE durch, um ein zweites Zwischensignal zu erzeugen, und führt die vierte Unter-Logikoperation auf dem zweiten Zwischensignal und dem Rückkopplungssignal FB durch. In der vorliegenden Ausführungsform kann jede der dritten Unter-Logikoperation und der vierten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 236 ein OR-NAND-Kompositlogikgatter sein.
Es gibt noch einen anderen Unterschied darin, dass das Logikgatter GF der 9 durch ein Kompositlogikgatter 234 ersetzt ist, welches die Eingaben des Ausgangssignals des Kompositlogikgatters 236, des Taktsignals CK, des Scan-Freigabesignals SE, einer Inversion eines Scan-Eingangssignals SI und des Ausgangssignals LAT1 empfängt, um die fünfte Unter-Logikoperation, die sechste Unter-Logikoperation, die siebte Unter-Logikoperation und die achte Unter-Logikoperation durchzuführen. Insbesondere führt das Kompositlogikgatter 234 die fünfte Unter-Logikoperation auf dem Taktsignal CK und dem Ausgangssignal des Kompositlogikgatters 236 durch, um ein drittes Zwischensignal zu erzeugen, führt die sechste Unter-Logikoperation auf dem Scan-Freigabesignal SE und dem invertierten Signal des Scan-Eingangssignals SI durch, um ein viertes Zwischensignal zu erzeugen, führt die siebte Unter-Logikoperation auf dem dritten Zwischensignal und dem vierten Zwischensignal durch, um ein fünftes Zwischensignal zu erzeugen, und führt die achte Unter-Logikoperation auf dem ersten Ausgangssignal LAT1 und dem fünften Zwischensignal durch, um ein Rückkopplungssignal FB auszugeben. In der vorliegenden Ausführungsform kann jede der fünften Unter-Logikoperation bis der achten Unter-Logikoperation jeweils die AND-Logikoperation, die AND-Logikoperation, die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 234 ein 2AND-OR-NAND-Kompositlogikgatter sein.
Es gibt einen anderen Unterschied darin, dass die Halbleiterschaltung 230 ferner ein Latch 238 aufweist. Das Latch 238 empfängt die Eingaben des Ausgangssignals LAT1 und des invertierten Signals des Taktsignals CK, um ein Ausgangssignal Q auszugeben. Obwohl das Latch 238 durch ein D-Latch in 13 zur Zweckmäßigkeit der Erklärung ausgedrückt ist, ist der Umfang der vorliegenden Offenbarung nicht darauf beschränkt. In einigen Ausführungsformen der vorliegenden Offenbarung kann das Latch 238 als ein R-S-Latch vorgesehen sein.
Demnach kann die Halbleiterschaltung 230 als ein Scan-Flip-Flop vom Multiplexertyp arbeiten, welches das Scan-Freigabesignal SE als ein Auswahlsignal verwendet.
Indes ist in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Kompositlogikgatter 232 als ein AND-NOR-Kompositlogikgatter vorgesehen, welches jede der AND-Logikoperation und der NOR-Logikoperation jeweils als die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchführt. Das Kompositlogikgatter 236 ist als ein AND-NOR-Kompositlogikgatter vorgesehen, welches jede der AND-Logikoperation und der NOR-Logikoperation jeweils als die dritte Unter-Logikoperation und die vierte Unter-Logikoperation durchführt. Das Kompositlogikgatter 234 ist als ein 2OR-AND-NOR-Kompositlogikgatter vorgesehen, welches jede der OR-Logikoperation, der OR-Logikoperation, der AND-Logikoperation und der NOR-Logikoperation jeweils als die fünfte Unter-Logikoperation bis die achte Unter-Logikoperation durchführt. Demnach kann die Halbleiterschaltung 230 denselben Betrieb wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchführen.
14 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 14 weist eine Halbleiterschaltung 300 gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung ein Logikgatter 302, ein Logikgatter G7 und ein Logikgatter GF auf.
Das Logikgatter 302 weist ein Kompositlogikgatter auf, welches die Eingaben des invertierten Signals des Ausgangssignals LAT1, des Eingangssignals D, des Taktsignals CK und des Rückkopplungssignals FB empfängt, um die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchzuführen. Insbesondere kann das Logikgatter 302 die erste Unter-Logikoperation auf dem invertierten Signal des Ausgangssignals LAT1 und dem Eingangssignal D ausführen, um ein Zwischensignal zu erzeugen, und kann die zweite Unter-Logikoperation auf dem Zwischensignal und dem Taktsignal CK durchführen, um ein Ausgangssignal LAT1 auszugeben. Zu diesem Zweck weist die Halbleiterschaltung 300 ferner einen Inverter G8 auf, welcher die Eingabe des Ausgangssignals LAT1 empfängt und die Inversionslogikoperation durchführt, um ein invertiertes Signal des Ausgangssignals LAT1 auszugeben. In der vorliegenden Ausführungsform kann jede der ersten Unter-Logikoperation und der zweiten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Logikgatter 302 ein OR-NAND-Kompositlogikgatter sein.
Das Logikgatter G7 empfängt die Eingaben des Eingangssignals D und des Rückkopplungssignals FB, um eine erste Logikoperation durchzuführen.
In der vorliegenden Ausführungsform kann das Logikgatter G7 ein NAND-Logikgatter aufweisen. In diesem Fall kann die erste Logikoperation eine NAND-Logikoperation sein.
Das Logikgatter GF empfängt die Eingaben des Ausgangssignals LAT1 des Logikgatters GL1, des Taktsignals CK und des Ausgangssignals des Logikgatters G7 und führt eine zweite Logikoperation durch, um das Rückkopplungssignal FB auszugeben.
In der vorliegenden Ausführungsform kann das Logikgatter GF ein Drei-Eingangs-NAND-Logikgatter aufweisen. In diesem Fall kann die zweite Logikoperation eine NAND-Logikoperation sein.
Wie oben in Verbindung mit 1 beschrieben ist, kann die Halbleiterschaltung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung ebenso unter Verwendung unterschiedlicher Logikgatter modifiziert werden, welche denselben Betrieb durchführen, abhängig von den aktuellen Implementierungszwecken.
Beispielsweise ist in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Logikgatter GL1 als ein AND-NOR-Kompositlogikgatter vorgesehen, welches jede der AND-Logikoperation und der NOR-Logikoperation jeweils als die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchführt. Das Logikgatter G7 ist als ein NOR-Logikgatter vorgesehen, welches die NOR-Logikoperation als die erste Logikoperation durchführt. Das Logikgatter GF ist als ein Drei-Eingangs-NOR-Logikgatter vorgesehen, welches die NOR-Logikoperation als die zweite Logikoperation durchführt. Demnach kann die Halbleiterschaltung denselben Betrieb wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchführen.
15 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung der 14.
In den Zeitabschnitten t1 bis t3 und t10 bis t12 ist der Wert des Eingangssignals D gleich L.
Zuerst wird, wenn ein Fall untersucht wird, in dem das Taktsignal CK gleich L ist, da der Wert eines Eingangssignals unter den drei Eingangssignalen des Logikgatter GL1, das heißt der Wert des Taktsignals CK gleich L ist, der Wert des Ausgangssignals LAT1 des Logikgatters GL1 gleich H in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation. Demnach wird das invertierte Signal des Ausgangssignals LAT1, welches dem Kompositlogikgatter 302 zugeführt wird, gleich L.
Indes wird, da der Wert von einem Eingangssignal unter den drei Eingangssignalen des Logikgatters GF gleich L ist, das heißt der Wert des Taktsignals CK gleich L ist, der Wert des Rückkopplungssignals FB, welches ein Ausgangssignal des Logikgatters GF ist, gleich H in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation.
Als Nächstes wird, da der Wert des Eingangssignals D der zwei Eingangssignale des Logikgatters G7 gleich L ist, das Ausgangssignal des Logikgatters G7 gleich H in Übereinstimmung mit dem Ergebnis der NAND-Logikoperation.
Indes sind, wenn ein Fall intersucht wird, in dem das Taktsignal CK in H übergeht zu dem Zeitpunkt des Übergangs unter den drei Eingangssignalen des Logikgatters GF des Ausgangssignals LAT1 und des Ausgangssignals des Logikgatters G7 gleich H und das Taktsignal CK geht von L in H über. Als ein Ergebnis geht das Rückkopplungssignal FB von H in L über.
Zu dieser Zeit wird, wenn das Rückkopplungssignal FB, welches eines der drei Eingangssignale des Kompositlogikgatters 302 ist, von H in L übergeht, das Ausgangssignal LAT nach wie vor bei H aufrechterhalten.
Obwohl der Betrieb der Halbleiterschaltung 300 gemäß der vorliegenden Ausführungsform im Wesentlichen derselbe ist wie derjenige der Halbleiterschaltung 200, welche in 9 beschrieben ist, ist es möglich, zu verhindern, dass das Ausgangssignal LAT1 in die Floatingzustände 30a und 30b zu den Zeitpunkten t1 und t11 eintritt, bei welchen das Eingangssignal D gleich L ist und das Taktsignal CK von L in H übergeht.
16 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 16 unterscheidet sich eine Halbleiterschaltung 310 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 300 der 14 darin, dass die erstere ein Freigabesignal E und ein Scan-Freigabesignal SE als die Eingangssignale hat.
Es gibt einen anderen Unterschied darin, dass das Kompositlogikgatter 302 der 14 durch ein Kompositlogikgatter 312 ersetzt ist, welches die Eingaben des invertierten Signals des Ausgangssignals LAT1, des Freigabesignals E, des Scan-Freigabesignals SE, des Taktsignals CK und des Rückkopplungssignals FB empfängt, um die dritte Unter-Logikoperation und die vierte Unter-Logikoperation durchzuführen. Insbesondere kann das Kompositlogikgatter 312 die dritte Unter-Logikoperation auf dem invertierten Signal des Ausgangssignals LAT1, dem Freigabesignal E und dem Scan-Freigabesignal SE durchführen, um ein erstes Zwischensignal zu erzeugen, und kann die vierte Unter-Logikoperation auf dem ersten Zwischensignal, dem Taktsignal CK und dem Rückkopplungssignal FB durchführen, um ein Ausgangssignal LAT1 auszugeben. In der vorliegenden Ausführungsform kann jede der dritten Unter-Logikoperation und der vierten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 312 ein OR-NAND-Kompositlogikgatter sein. Die Invertierung des Ausgangssignals LAT1 kann durch ein Invertergatter G8 durchgeführt werden.
Es besteht ein anderer Unterschied darin, dass die Halbleiterschaltung 310 ein Kompositlogikgatter 316 aufweist, welches die Eingaben des Freigabesignals E, des Scan-Freigabesignals SE und des Rückkopplungssignals FB empfängt, um die fünfte Unter-Logikoperation und die sechste Unter-Logikoperation durchzuführen, anstelle des Logikgatters G7 der 14. Das Kompositlogikgatter 316 führt die fünfte Unter-Logikoperation auf dem Freigabesignal E und dem Scan-Freigabesignal SE durch, um ein zweites Zwischensignal zu erzeugen, und führt die sechste Unter-Logikoperation auf dem zweiten Zwischensignal und dem Rückkopplungssignal FB durch. In der vorliegenden Ausführungsform kann jede der fünften Unter-Logikoperation und der sechsten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 316 ein OR-NAND-Kompositlogikgatter sein.
Es besteht noch ein anderer Unterschied darin, dass die Halbleiterschaltung 310 ferner einen Inverter G2 aufweist, welcher das Ausgangssignal LAT1 empfängt und die Inversionslogikoperation durchführt, um ein Ausgangssignal ECK auszugeben.
Demnach kann die Halbleiterschaltung 310 als eine Hochgeschwindigkeits-Clock-Gating-Schaltung arbeiten, welche das Freigabesignal E und das Scan-Freigabesignal SE empfängt.
Indes kann in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Kompositlogikgatter 312 als ein AND-NOR-Kompositlogikgatter vorgesehen sein, welches jede der AND-Logikoperation und der NOR-Logikoperation jeweils als die erste Unter-Logikoperation und die zweite Unter-Logikoperation durchführt, und das Kompositlogikgatter 316 kann als ein AND-NOR-Kompositlogikgatter vorgesehen sein, welches die AND-Logikoperation und die NOR-Logikoperation als die fünfte Unter-Logikoperation und die sechste Unter-Logikoperation durchführt. In diesem Fall kann das Logikgatter GF als ein Drei-Eingangs-NOR-Logikgatter vorgesehen sein, um denselben Betrieb wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchzuführen.
17 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 17 unterscheidet sich eine Halbleiterschaltung 320 gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 300 der 14 darin, dass die erstere weiterhin ein Latch 328 aufweist. Das Latch 328 empfängt die Eingaben des Ausgangssignal LAT1 und des invertierten Signals des Taktsignals CK, um ein Ausgangssignal Q auszugeben. Obwohl das Latch 328 durch ein D-Latch in 17 zur Zweckmäßigkeit der Erklärung ausgedrückt ist, ist der Umfang der vorliegenden Offenbarung nicht darauf beschränkt. In einigen Ausfürungsformen der vorliegenden Offenbarung kann das Latch 328 als ein R-S-Latch vorgesehen sein.
Demnach kann die Halbleiterschaltung 320 als ein Flip-Flop arbeiten, welches das Eingangssignal D zu dem Ausgang in einem Abschnitt des Taktsignals CK, welches gleich H ist, ausbreitet, und den Wert in einem Abschnitt des Taktsignals CK, welches gleich L ist, speichert.
18 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
Bezug nehmend auf 18 unterscheidet sich eine Halbleiterschaltung 330 gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung von der Halbleiterschaltung 300 der 14 darin, dass das Logikgatter 302 der 14 durch ein Kompositlogikgatter 332 ersetzt ist, welches die Eingaben des invertierten Signals des Ausgangssignals LAT1, des Eingangssignals D, des Scan-Freigabesignals SE, des Taktsignals CK und des Rückkopplungssignals FB empfängt, um die dritte Unter-Logikoperation und die vierte Unter-Logikoperation durchzuführen. Das Kompositlogikgatter 332 kann die dritte Unter-Logikoperation auf dem invertierten Signal des Ausgangssignals LAT1, dem Eingangssignal D und dem Scan-Freigabesignal SE durchführen, um ein erstes Zwischensignal zu erzeugen, und kann die vierte Unter-Logikoperation auf dem ersten Zwischensignal, dem Taktsignal CK und dem Rückkopplungssignal FB durchführen, um das Ausgangssignal LAT1 zu erzeugen. In der vorliegenden Ausführungsform kann jede der dritten Unter-Logikoperation und der vierten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Das Ausgangssignal LAT1 kann durch das Logikgatter G8 invertiert werden. Demnach kann das Kompositlogikgatter 332 ein OR-NAND-Kompositlogikgatter sein.
Es besteht ein anderer Unterschied darin, dass die Halbleiterschaltung 330 ein Kompositlogikgatter 336 aufweist, welches die Eingaben des Eingangssignals D, des Scan-Freigabesignals SE und des Rückkopplungssignals FB empfängt, um die fünfte Unter-Logikoperation und die sechste Unter-Logikoperation durchzuführen anstelle des Logikgatters G7 der 14. Das Kompositlogikgatter 336 führt die fünfte Unter-Logikoperation auf dem Eingangssignal D und dem Scan-Freigabesignal SE durch, um ein zweites Zwischensignal zu erzeugen und führt die sechste Unter-Logikoperation auf dem zweiten Zwischensignal und dem Rückkopplungssignal FB durch. In der vorliegenden Ausführungsform kann jede der fünften Unter-Logikoperation und der sechsten Unter-Logikoperation jeweils die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 336 ein OR-NAND-Kompositlogikgatter sein.
Es besteht noch ein anderer Unterschied darin, dass das Logikgatter GF der 14 durch ein Kompositlogikgatter 334 ersetzt ist, welches die Eingaben des Ausgangssignals des Kompositlogikgatters 336, des Taktsignals CK, des Scan-Freigabesignals SE, des inversen eines Scan-Eingangssignals SI und des Ausgangssignals LAT1 empfängt, um die siebte Unter-Logikoperation, die achte Unter-Logikoperation, die neunte Unter-Logikoperation und die zehnte Unter-Logikoperation durchzuführen. Insbesondere führt das Kompositlogikgatter 334 die siebte Unter-Logikoperation auf dem Taktsignal CK und dem Ausgangssignal des Kompositlogikgatters 336 durch, um ein drittes Zwischensignal zu erzeugen, führt die achte Unter-Logikoperation auf dem Scan-Freigabesignal SE und dem invertierten Signal des Scan-Eingangssignals SI durch, um ein viertes Zwischensignal zu erzeugen, führt die neunte Unter-Logikoperation auf dem dritten Zwischensignal und dem vierten Zwischensignal durch, um ein fünftes Zwischensignal zu erzeugen, und führt die zehnte Unter-Logikoperation auf dem Ausgangssignal LAT1 und dem fünften Zwischensignal durch, um ein Rückkopplungssignal FB auszugeben. In der vorliegenden Ausführungsform kann jede der siebten Unter-Logikoperation bis der zehnten Unter-Logikoperation jeweils die AND-Logikoperation, die AND-Logikoperation, die OR-Logikoperation und die NAND-Logikoperation sein. Demnach kann das Kompositlogikgatter 334 ein 2AND-OR-NAND-Kompositlogikgatter sein.
Es besteht noch ein anderer Unterschied darin, dass die Halbleiterschaltung 330 ferner ein Latch 338 aufweist. Das Latch 338 empfängt die Eingaben des Ausgangssignals LAT1 und eines invertierten Signals des Taktsignals CK, um ein Ausgangssignal Q auszugeben. Obwohl das Latch 338 durch ein D-Latch in 18 zur Zweckmäßigkeit der Erklärung ausgedrückt ist, ist der Umfang der vorliegenden Offenbarung nicht darauf beschränkt. In einigen Ausführungsformen der vorliegenden Offenbarung kann das Latch 338 als ein R-S-Latch vorgesehen sein.
Demnach kann die Halbleiterschaltung 330 als ein Scan-Flip-Flop vom Multiplexertyp arbeiten, welches das Scan-Freigabesignal SE als ein Auswahlsignal verwendet.
Indes ist in einigen anderen Ausführungsformen der vorliegenden Offenbarung das Kompositlogikgatter 332 als ein AND-NOR-Kompositlogikgatter vorgesehen, welches jede der AND-Logikoperation und der NOR-Logikoperation jeweils als die dritte Unter-Logikoperation und als die vierte Unter-Logikoperation durchführt. Das Kompositlogikgatter 336 ist als ein AND-NOR-Kompositlogikgatter vorgesehen, welches die AND-Logikoperation und die NOR-Logikoperation als die fünfte Unter-Logikoperation und die sechste Unter-Logikoperation durchführt. Das Kompositlogikgatter 334 ist als ein 2OR-AND-NOR-Kompositlogikgatter vorgesehen, welches jede der OR-Logikoperation, der OR-Logikoperation, der AND-Logikoperation und der NOR-Logikoperation jeweils als die siebte Unter-Logikoperation bis die zehnte Unter-Logikoperation durchführt. Demnach kann die Halbleiterschaltung 230 denselben Betrieb wie die Halbleiterschaltung der oben beschriebenen vorliegenden Ausführungsform durchführen.
19 ist ein Blockschaltbild eines SoC-Systems, welches die Halbleiterschaltung gemäß den Ausführungsformen der vorliegenden Offenbarung aufweist.
Bezug nehmend auf 19 weist das SoC 1000 einen Anwendungsprozessor 1001 und einen DRAM 1060 auf.
Der Anwendungsprozessor 1001 kann eine zentrale Verarbeitungseinheit 1010, ein Multimediasystem 1020, einen Bus 1030, ein Speichersystem 1040 und eine Peripherieschaltung 1050 aufweisen.
Die zentrale Verarbeitungseinheit 1010 kann die Operationen durchführen, welche zum Treiben des SoC-Systems 1000 benötigt werden. In einigen Ausführungsformen der vorliegenden Offenbarung kann die zentrale Verarbeitungseinheit 1010 durch eine Multikernumgebung gebildet sein, welche mehrere Kerne aufweist.
Das Multimediasystem 1020 kann verwendet werden, um verschiedene Multimediafunktionen in dem SoC-System 1000 durchzuführen. Das Multimediasystem 1020 kann ein 3D-Maschinenmodul, einen Videocodec, ein Anzeigesystem, ein Kamerasystem, einen Post-Prozessor und dergleichen aufweisen.
Der Bus 1030 kann verwendet werden, um eine gegenseitige Datenkommunikation der zentralen Verarbeitungseinheit 1010, des Multimediasystems 1020, des Speichersystems 1040 und der Peripherieschaltung 1050 durchzuführen. In einigen Ausführungsformen der vorliegenden Offenbarung kann der Bus 1030 eine Multischichtstruktur haben. Insbesondere können als ein Beispiel für den Bus 1030, jedoch nicht beschränkt darauf ein Multilayer Advanced High-Performance Bus (AHB) oder eine Multilayer Advanced Extensible Interface (AXI) verwendet werden.
Das Speichersystem 1040 kann eine Umgebung vorsehen, welche für den Anwendungsprozessor 1001 benötigt wird, um mit einem externen Speicher (beispielsweise dem DRAM 1060) verbunden zu sein, und bei einer hohen Geschwindigkeit zu arbeiten. In einigen Ausführungsformen der vorliegenden Offenbarung kann das Speichersystem 1040 einen getrennten Controller (beispielsweise einen DRAM-Controller) aufweisen, welcher benötigt wird, um den externen Speicher (beispielsweise den DRAM 1060) zu steuern.
Die Peripherieschaltung 1050 kann eine Umgebung vorsehen, welche für das SoC-System 1000 benötigt wird, um ruhig mit einer externen Vorrichtung (beispielsweise einem Mainboard) eine Verbindung einzugehen. Demzufolge kann die Peripherieschaltung 1050 verschiedene Schnittstellen aufweisen, welche die externe Vorrichtung, welche mit dem SoC-System 1000 verbunden ist, in die Lage versetzen, mit dem SoC-System 1000 kompatibel zu sein.
Der DRAM 1060 kann als ein Betriebsspeicher fungieren, welcher für den Betrieb des Anwendungsprozessors 1001 benötigt wird. In einigen Ausführungsformen der vorliegenden Offenbarung kann der DRAM 1060 außerhalb des Anwendungsprozessors 1001 wie veranschaulicht angeordnet sein. Insbesondere kann der DRAM 1060 mit dem Anwendungsprozessor 1001 in der Form eines Package-on-Package (PoP) gepackt sein.
Wenigstens einer der Bestandteile solch eines SoC 1000 kann eine beliebige eine der Halbleiterschaltungen gemäß der oben beschriebenen Ausführungsformen der vorliegenden Offenbarung einsetzen.
20 ist ein Blockschaltbild eines Elektroniksystems, welches die Halbleiterschaltung gemäß den Ausführungsformen der vorliegenden Offenbarung aufweist.
Bezug nehmend auf 20 kann ein Elektroniksystem 1100, welches die Halbleiterschaltung gemäß der Ausführungsform der vorliegenden Offenbarung aufweist, einen Controller 1110, eine Eingabe-/Ausgabe(I/O)-Vorrichtung 1120, eine Speichervorrichtung 1130, eine Schnittstelle 1140 und einen Bus 1150 aufweisen. Der Controller 1110, die I/O-Vorrichtung 1120, die Speichervorrichtung 1130 und/oder die Schnittstelle 1140 können miteinander über den Bus 1150 gekoppelt sein. Der Bus 1150 entspricht einem Pfad, durch welchen die Daten bewegt werden.
Der Controller 1110 kann wenigstens eines eines Mikroprozessors, eines digitalen Signalprozessors, eines Mikrocontrollers und Logikvorrichtungen, welche in der Lage sind, Funktionen ähnlich zu diesen Vorrichtungen durchzuführen, aufweisen. Die I/O-Vorrichtung 1120 kann ein Keypad, eine Tastatur, eine Anzeigevorrichtung und dergleichen aufweisen. Die Speichervorrichtung 1130 kann Daten und/oder Befehle speichern. Die Schnittstelle 1140 kann dazu dienen, Daten zu übertragen oder um Daten von einem Kommunikationsnetzwerk zu empfangen. Die Schnittstelle 1140 kann eine verdrahtete oder drahtlose Schnittstelle sein. Beispielsweise kann die Schnittstelle 1140 eine Antenne oder einen verdrahteten oder drahtlosen Transceiver aufweisen.
Obwohl es nicht veranschaulicht ist, kann das Elektroniksystem 1100 ebenso einen Hochgeschwindigkeits-DRAM oder SRAM als einen Betriebsspeicher zum Verbessern des Betriebs des Controllers 1110 aufweisen.
Das Elektroniksystem 1100 kann auf einen persönlichen digitalen Assistenten (PDA), einen tragbaren Computer, ein Webtablet, ein drahtloses Telefon, ein Mobiltelefon, einen digitalen Musikabspieler, eine Speicherkarte oder alle Typen von elektronischen Produkten angewandt werden, welche in der Lage sind, Informationen in einer drahtlosen Umgebung zu übertragen oder zu empfangen.
Wenigstens einer der Bestandteile des Elektroniksystems 1100 kann eine beliebige der Halbleiterschaltungen gemäß der oben beschriebenen Ausführungsformen der vorliegenden Offenbarung einsetzen.
Die 21 bis 23 sind Diagramme, welche Beispiele eines Halbleitersystems veranschaulichen, auf welche die Halbleiterschaltungen gemäß einigen Ausführungsformen der vorliegenden Offenbarung angewandt werden können.
21 veranschaulicht einen Tablet-Personalcomputer (PC) 1200, 22 veranschaulicht einen Notebook-Computer 1300 und 23 veranschaulicht ein Smartphone 1400. Wenigstens eine der Halbleiterschaltungen gemäß den Ausführungsformen der vorliegenden Offenbarung kann in dem Tablet-PC 1200, dem Notebook-Computer 1300, dem Smartphone 1400 und dergleichen verwendet werden.
Ferner ist es für einen Fachmann offensichtlich, dass die Halbleiterschaltungen gemäß einigen Ausführungsformen der vorliegenden Offenbarung ebenso auf andere IC-Vorrichtungen anders als diejenigen, welche hierin erläutert sind, angewandt werden können. Das heißt, dass, während nur der Tablet-PC 1200, der Notebook-Computer 1300 und das Smartphone 1400 oben als Beispiele des Halbleitersystems gemäß dieser Ausführungsform beschrieben worden sind, die Beispiele des Halbleitersystems gemäß der vorliegenden Ausführungsform nicht darauf beschränkt sind. In einigen Ausführungsform der vorliegenden Offenbarung kann das Halbleitersystem als ein Computer, ein Ultra-Mobile-PC (UMPC), eine Workstation, ein Netbook-Computer, ein persönlicher digitaler Assistent (PDA = Personal Digital Assistant = persönlicher digitaler Assistent), ein tragbarer Computer, ein drahtloses Telefon, ein Mobiltelefon, ein E-Buch, ein tragbarer Multimediaabspieler (PMP = Portable Multimedia Player = tragbarer Multilmediaabspieler), eine tragbare Spielekonsole, eine Navigationsvorrichtung, eine Blackbox, eine Digitalkamera, ein dreidimensionaler Fernseher, ein digitaler Audiorekorder, ein digitaler Audioabspieler, ein digitales Bildaufnahmegerät, ein digitales Bildabspielgerät, ein digitaler Videorekorder, ein digitaler Videoabspieler etc. vorgesehen sein.
Wie es traditionell in dem Gebiet ist, können Ausführungsformen in Einheiten von Blöcken beschrieben und veranschaulicht werden, welche eine beschriebene Funktion oder Funktionen ausführen. Diese Blöcke, auf welche hierin Bezug genommen werden kann als Einheiten oder Module oder dergleichen sind physikalisch durch analoge und/oder digitale Schaltungen wie beispielsweise Logikgatter, integrierte Schaltungen, Mikroprozessoren, Mikrocontroller, Speicherschaltungen, passive elektronische Komponenten, aktive elektronische Komponenten, optische Komponenten, fest verdrahtete Schaltungen und dergleichen implementiert, und sie können optional durch Firmware und/oder Software betrieben werden. Die Schaltungen können beispielsweise in einem oder mehreren Halbleiterchips ausgeführt sein oder auf Substratabstützungen wie beispielsweise gedruckten Leiterplatten und dergleichen. Die Schaltungen, welche einen Block bilden, können durch eine dedizierte Hardware oder durch einen Prozessor (beispielsweise ein oder mehrere programmierte Mikroprozessoren und zugeordnete Schaltungen) implementiert sein oder durch eine Kombination von dedizierter Hardware, um einige Funktionen des Blocks durchzuführen und einen Prozessor, um andere Funktionen des Blocks durchzuführen. Jeder Block der Ausführungsformen kann physikalisch in zwei oder mehr interagierende und diskrete Blöcke getrennt sein, ohne von dem Umfang der Offenbarung abzuweichen. Ähnlich können die Blöcke der Ausführungsformen physikalisch in komplexere Blöcke kombiniert werden, ohne von dem Umfang der Offenbarung abzuweichen.
Während die vorliegende Offenbarung insbesondere veranschaulicht und beschrieben wurde unter Bezugnahme auf beispielhafte Ausführungsformen davon, wird es durch Fachleute verstanden werden, dass verschiedene Änderungen in der Form und im Detail daran getätigt werden können, ohne vom Gedanken und Umfang der vorliegenden Offenbarung, wie sie durch die folgenden Ansprüche definiert ist, abzuweichen. Die beispielhaften Ausführungsformen sollten ausschließlich in einem beschreibenden Sinne und nicht für Zwecke der Beschränkung betrachtet werden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

KR 10-2015-0123745 [0001]
KR 10-2016-0015527 [0001]

Claims

Halbleiterschaltung (100; 110; 120; 130; 140; 150; 160; 200; 210; 220; 230; 300; 310; 320; 330), die Folgendes aufweist: ein erstes Logikgatter (GL1; 112; 132; 142; 152; 162; 212; 232; 302; 312; 322; 332), welches Eingaben eines ersten Eingangssignals (D; E, SE; D, SE; D0, D1, SE), eines Taktsignals (CK) und eines Rückkopplungssignals (FB) empfängt und eine erste Logikoperation durchführt, um ein erstes Ausgangssignal (LAT1) auszugeben; und ein zweites Logikgatter (GF; 134; 144; 154; 164; 234; 334), welches Eingaben von dem ersten Ausgangssignal (LAT1) des ersten Logikgatters (GL1), des Taktsignals (CK) und eines invertierten Ausgangssignals des ersten Eingangssignals (D; E, SE; D, SE; D0, D1, SE) empfängt und eine zweite Logikoperation durchführt, um das Rückkopplungssignal (FB) auszugeben.
Halbleiterschaltung (100; 120) nach Anspruch 1, ferner aufweisend einen Inverter (G1), welcher die Eingabe des ersten Eingangssignals (D) empfängt und eine Inversionslogikoperation durchführt, um das invertierte Ausgangssignal auszugeben.
Halbleiterschaltung (100; 110; 120; 130; 140; 150; 160; 200; 210; 220; 230; 300; 310; 320; 330) nach Anspruch 1, wobei: das erste Logikgatter (GL1; 112; 132; 142; 152; 162; 212; 232; 302; 312; 322; 332) wenigstens eines von einem Drei-Eingangs-NAND-Logikgatter, einem OR-NAND-Kompositlogikgatter und einem AND-OR-NAND-Kompositlogikgatter aufweist, und das zweite Logikgatter (GF; 134; 144; 154; 164; 234; 334) wenigstens eines von einem Drei-Eingangs-NAND-Logikgatter, einem 2AND-OR-NAND-Kompositlogikgatterm und einem AND-OR-NAND-Kompositlogikgatter aufweist.
Halbleiterschaltung (100; 110; 120; 130; 140; 150; 160; 200; 210; 220; 230; 300; 310; 320; 330) nach Anspruch 1, wobei: das erste Logikgatter (GL1; 112; 132; 142; 152; 162; 212; 232; 302; 312; 322; 332) wenigstens eines von einem Drei-Eingangs-NOR-Logikgatter, einem AND-NOR-Kompositlogikgatter und einem OR-AND-NOR-Kompositlogikgatter aufweist, und das zweite Logikgatter (GF; 134; 144; 154; 164; 234; 334) wenigstens eines von einem Drei-Eingangs-NOR-Logikgatter, einem 2OR-AND-NOR-Kompositlogikgatter und einem OR-AND-NOR-Kompositlogikgatter aufweist.
Halbleiterschaltung (110; 210; 310) nach Anspruch 1, wobei: das erste Eingangssignal (E, SE) ein Freigabesignal (E) und ein Scan-Freigabesignal (SE) aufweist, und das erste Logikgatter (112; 212; 312) ein Kompositlogikgatter aufweist, welches eine erste Unter-Logikoperation an dem Freigabesignal (E) und dem Scan-Freigabesignal (SE) durchführt, um ein erstes Zwischensignal zu erzeugen, und eine zweite Unter-Logikoperation an dem ersten Zwischensignal, dem Taktsignal (CK) und dem Rückkopplungssignal (FB) durchführt, um das erste Ausgangssignal (LAT1) auszugeben.
Halbleiterschaltung (110; 210, 310) nach Anspruch 1, ferner aufweisend einen Inverter (G2), welcher die Eingabe des ersten Ausgangssignals (LAT1) empfängt und eine Inversionslogikoperation durchführt, um ein zweites Ausgangssignal (ECK) auszugeben.
Halbleiterschaltung (120; 130; 150; 160; 220; 230; 320; 330) nach Anspruch 1, ferner aufweisend ein Latch (128; 138; 158; 168; 228; 238; 328; 338) welches die Eingaben des ersten Ausgangssignals (LAT1) und eines invertierten Signals des Taktsignals (CK) empfängt, um ein zweites Ausgangssignal (Q) auszugeben.
Halbleiterschaltung (110; 210; 230; 310; 330) nach Anspruch 1, wobei: das erste Eingangssignal (D, SE; E, SE) ferner ein zweites Eingangssignal (D; E) und ein Scan-Freigabesignal (SE) aufweist, und das erste Logikgatter (112; 212; 232; 312; 332) ein Kompositlogikgatter aufweist, welches eine erste Unter-Logikoperation an dem zweiten Eingangssignal (D; E) und dem Scan-Freigabesignal (SE) durchführt, um ein erstes Zwischensignal zu erzeugen, und eine zweite Unter-Logikoperation an dem ersten Zwischensignal, dem Taktsignal (CK) und dem Rückkopplungssignal (FB) durchführt, um das erste Ausgangssignal (LAT1) auszugeben.
Halbleiterschaltung (150; 160) nach Anspruch 1, wobei: das erste Eingangssignal (D0, D1, SE) ein drittes Eingangssignal (D0), ein viertes Eingangssignal (D1) und ein Scan-Freigabesignal (SE) aufweist, und das erste Logikgatter (152) ein Kompositlogikgatter aufweist, welches eine erste Unter-Logikoperation an dem dritten Eingangssignal (D0), dem vierten Eingangssignal (D1) und dem Scan-Freigabesignal (SE) durchführt, um ein erstes Zwischensignal zu erzeugen, und eine zweite Unter-Logikoperation an dem ersten Zwischensignal, dem Taktsignal (CK) und dem Rückkopplungssignal (FB) durchführt, um das erste Ausgangssignal (LAT1) auszugeben.
Halbleiterschaltung (160) nach Anspruch 1, wobei: das erste Eingangssignal (D0, D1, SE) ein drittes Eingangssignal (D0), ein viertes Eingangssignal (D1) und ein Scan-Freigabesignal (SE) aufweist, und das erste Logikgatter (162) ein Kompositlogikgatter aufweist, welches eine erste Unter-Logikoperation an dem dritten Eingangssignal (D0) und dem vierten Eingangssignal (D1) durchführt, um ein erstes Zwischensignal zu erzeugen, eine zweite Unter-Logikoperation an dem ersten Zwischensignal und dem Scan-Freigabesignal (SE) durchführt, um ein zweites Zwischensignal zu erzeugen, und eine dritte Unter-Logikoperation an dem zweiten Zwischensignal, dem Taktsignal (CK) und dem Rückkopplungssignal (FB) durchführt, um das erste Ausgangssignal (LAT1) auszugeben.
Halbleiterschaltung (200; 210; 220; 230; 300; 310; 320; 330), die Folgendes aufweist: ein erstes Logikgatter (GL1; 212; 232; 302; 312; 322; 332), welches Eingaben eines ersten Eingangssignals (D; E), eines Taktsignals (CK) und eines Rückkopplungssignals (FB) empfängt und eine erste Logikoperation durchführt, um ein erstes Ausgangssignal (LAT1) auszugeben; ein zweites Logikgatter (G7; 216; 236; 316; 336), welches Eingaben eines ersten Eingangssignals (D; E) und des Rückkopplungssignals (FB) empfängt und eine zweite Logikoperation durchführt; und ein drittes Logikgatter (GF; 234; 334), welches Eingaben des ersten Ausgangssignals (LAT1) des ersten Logikgatters (GL1; 212; 232; 302; 312; 322; 332), des Taktsignals (CK) und eines Ausgangssignals des zweiten Logikgatters (G7; 216; 236; 316; 336) empfängt und eine dritte Logikoperation durchführt, um das Rückkopplungssignal (FB) auszugeben.
Halbleiterschaltung (200; 210; 220; 230; 300; 310; 320; 330) nach Anspruch 11, wobei: das erste Logikgatter (GL1; 212; 232; 302; 312; 322; 332) wenigstens eines von einem Drei-Eingangs-NAND-Logikgatter und einem OR-NAND-Kompositlogikgatter aufweist und das dritte Logikgatter (GF; 234; 334) wenigstens eines von einem Drei-Eingangs-NAND-Logikgatter und einem 2AND-OR-NAND-Kompositlogikgatter aufweist.
Halbleiterschaltung (200; 210; 220; 230; 300; 310; 320; 330) nach Anspruch 11, wobei: das erste Logikgatter (GL1; 212; 232; 302; 312; 322; 332) wenigstens eines von einem Drei-Eingangs-NOR-Logikgatter und einem AND-NOR-Kompositlogikgatter aufweist und das dritte Logikgatter (GF; 234; 334) wenigstens eines von einem Drei-Eingangs-NOR-Logikgatter und einem 2OR-AND-NOR-Kompositlogikgatter aufweist.
Halbleiterschaltung (210; 310) nach Anspruch 11, wobei: das erste Eingangssignal (E, SE) ein Freigabesignal (E) und ein Scan-Freigabesignal (SE) aufweist, und das erste Logikgatter (212; 312) ein Kompositlogikgatter aufweist, welches eine erste Unter-Logikoperation an dem Freigabesignal (E) und dem Scan-Freigabesignal (SE) durchführt, um ein erstes Zwischensignal zu erzeugen, und eine zweite Unter-Logikoperation an dem ersten Zwischensignal, dem Taktsignal (CK) und dem Rückkopplungssignal (FB) durchführt, um das erste Ausgangssignal (LAT1) auszugeben.
Halbleiterschaltung (210; 310) nach Anspruch 11, ferner aufweisend einen Inverter (G2), welcher die Eingabe des ersten Ausgangssignals (LAT1) empfängt und eine Inversionslogikoperation durchführt, um ein zweites Ausgangssignal (ECK) auszugeben.
Halbleiterschaltung (220; 230; 320; 330) nach Anspruch 11, ferner aufweisend ein Latch (228; 238; 328; 338), welches die Eingaben des ersten Ausgangssignals (LAT1) und eines invertierten Signals des Taktsignals (CK) empfängt, um ein zweites Ausgangssignal (Q) auszugeben.
Halbleiterschaltung (210; 230; 310; 330) nach Anspruch 11, wobei: das erste Eingangssignal (E, SE; D, SE) ein zweites Eingangssignal (E; D) und ein Scan-Freigabesignal (SE) aufweist, und das erste Logikgatter (212; 232; 312; 332) ein Kompositlogikgatter aufweist, welches eine erste Unter-Logikoperation an dem zweiten Eingangssignal (E; D) und dem Scan-Freigabesignal (SE) durchführt, um ein erstes Zwischensignal zu erzeugen, und eine zweite Unter-Logikoperation an dem ersten Zwischensignal, dem Taktsignal (CK) und dem Rückkopplungssignal (FB) durchführt, um das erste Ausgangssignal (LAT1) auszugeben.
Halbleiterschaltung (300; 310; 320; 330), die Folgendes aufweist: ein erstes Logikgatter (302; 312; 322; 332), welches Eingaben eines zweiten Eingangssignals, eines Taktsignals (CK) und eines Rückkopplungssignals (FB) empfängt und eine zweite Unter-Logikoperation durchführt, um ein erstes Ausgangssignal (LAT1) auszugeben, wobei das zweite Eingangssignal durch ein Durchführen einer ersten Unter-Logikoperation an einem invertierten Signal des ersten Ausgangssignals (LAT1) und einem ersten Eingangssignal (D; E, SE) erzeugt wird; ein zweites Logikgatter (G7), welches Eingaben des ersten Eingangssignals (D; E, SE) und des Rückkopplungssignals (FB) empfängt, um eine erste Logikoperation durchzuführen; und ein drittes Logikgatter (GF), welches Eingaben des ersten Ausgangssignals (LAT1) des ersten Logikgatters, des Taktsignals (CK) und eines Ausgangssignals des zweiten Logikgatters (G7) empfängt und eine zweite Logikoperation durchführt, um das Rückkopplungssignal (FB) auszugeben.
Halbleiterschaltung (300; 310; 320; 330) nach Anspruch 18, ferner aufweisend einen Inverter (G8), welcher die Eingabe des ersten Ausgangssignals (LAT1) empfängt und eine Inversionslogikoperation durchführt, um das invertierte Signal des ersten Ausgangssignals (LAT1) auszugeben.
Halbleiterschaltung (300; 310; 320; 330) nach Anspruch 18, wobei: das erste Logikgatter (302; 312; 322; 332) ein OR-NAND-Kompositlogikgatter aufweist, das zweite Logikgatter (G7; 316; 336) wenigstens eines von einem NAND-Logikgatter und einem OR-NAND-Logikgatter aufweist, und das dritte Logikgatter (GF; 334) wenigstens eines von einem Drei-Eingangs-NAND-Logikgatter und einem 2AND-OR-NAND-Kompositlogikgatter aufweist.