DE102016109869A1

DE102016109869A1 - Eingebetteter Logistikanalysator und integrierte Schaltung mit demselben

Info

Publication number: DE102016109869A1
Application number: DE102016109869.8A
Authority: DE
Inventors: Joon-Won Ko
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2015-08-13
Filing date: 2016-05-30
Publication date: 2017-02-16
Also published as: TWI709038B; US11029357B2; US20210286001A1; CN106443422B; CN106443422A; US11719747B2; KR102391385B1; US20170045582A1; KR20170019912A; TW201723837A

Abstract

Ein eingebetteter Logikanalysator (50) einer integrierten Schaltung (10) enthält einen Vergleichsblock (100), der konfiguriert ist zum Erzeugen eines Erfassungsdatensignals (CPDT) und einer Mehrzahl von Vergleichsfreigabesignalen (CMPEN), basierend auf einem Eingangsdatensignal (INDT) von einem der Funktionsblöcke (11–17), welche in der integrierten Schaltung (10) enthalten sind, so dass die Vergleichsfreigabesignale (CMPEN) jeweils aktiviert werden basierend auf verschiedenen Vergleichsbedingungen; einen Operationsblock (200), der konfiguriert ist zum Durchführen einer Logikoperation an dem Vergleichsfreigabesignalen (CMPEN) zum Erzeugen eines Datenfreigabesignals (DTEN), welches eine Datenerfassungszeit anzeigt; und eine Packer-Schaltung (300), die konfiguriert ist zum Erzeugen eines Packer-Datensignals (PCKDT) mit Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal (CPDT), dem Datenfreigabesignal (DTEN) und einem Zeitinformationssignal (TMINF).

Description

Querverweis auf verwandte Anmeldung
Diese US-Non-Provisional-Anmeldung beansprucht die Priorität gemäß 35 USC § 119 der am 13. August 2015 beim Koreanischen Amt für geistiges Eigentum (KIPO) eingereichten Koreanischen Patentanmeldung Nr. 10-2015-0114422 , deren Offenbarung hiermit durch Verweis in ihrer Gesamtheit aufgenommen wird.
HINTERGRUND
1. Technisches Gebiet
Beispielhafte Ausführungsformen beziehen sich allgemein auf integrierte Halbleiterschaltungen und insbesondere auf einen eingebetteten Logikanalysator und eine integrierte Schaltung mit dem eingebetteten Logikanalysator.
2. Diskussion der verwandten Technik
Wenn eine entwickelte integrierte Schaltung fehlerhaft arbeitet, wird ein Fehlerbeseitigungsverfahren (Debugging-Verfahren) durchgeführt zum Suchen und Lösen des Problems. Funktionsblöcke, wie z. B. eine zentrale Verarbeitungseinheit (CPU), ein digitaler Signalprozessor (DSP), usw., die mit einem Hauptbus verbunden sind, können von Fehlern befreit (debuggt) werden unter Verwendung einer Joint-Test-Action-Group(JTAG)-Architektur usw. Zur Fehlerbeseitigung von Schaltungen, wie z. B. einer internen Logik eines Modemblocks, der nicht direkt mit dem Hauptbus verbunden ist, müssen interne Signale an eine externe Vorrichtung extrahiert werden zum Analysieren der internen Signale. Die Chip-Größe wird erhöht und die Produktivität wird verschlechtert, da viele Eingangs-/Ausgangskontakte für das Extrahieren der internen Signale belegt sind.
KURZFASSUNG
Zumindest eine beispielhafte Ausführungsform der vorliegenden Offenbarung kann einen eingebetteten Logikanalysator vorsehen, der in der Lage ist, interne Logiksignale zur Fehlerbeseitigung effizient bereit zu stellen.
Zumindest eine beispielhafte Ausführungsform der vorliegenden Offenbarung kann eine integrierte Schaltung mit einem eingebetteten Logikanalysator vorsehen, der in der Lage ist, interne Logiksignale zur Fehlerbeseitigung effizient bereit zu stellen.
Gemäß zumindest einigen beispielhaften Ausführungsformen enthält ein eingebetteter Logikanalysator einer integrierten Schaltung einen Vergleichsblock, der konfiguriert ist zum Erzeugen eines Erfassungsdatensignals und einer Mehrzahl von Vergleichsfreigabesignalen, basierend auf einem Eingangsdatensignal von einem der in der integrierten Schaltung enthaltenen Funktionsblöcke, so dass die Vergleichsfreigabesignale aktiviert werden, jeweils basierend auf verschiedenen Vergleichsbedingungen; einen Operationsblock, der konfiguriert ist zum Durchführfen einer Logikoperation an den Vergleichsfreigabesignalen zum Erzeugen eines Datenfreigabesignals, welches eine Datenerfassungszeit anzeigt; und eine Packer-(oder Packprogramm-)Schaltung, die konfiguriert ist zum Erzeugen eines Packer-Datensignals mit Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal, dem Datenfreigabesignal und einem Zeitinformationssignal.
Der eingebettete Logikanalysator kann weiter einen Hauptcontroller enthalten, der konfiguriert ist zum Erzeugen von Vergleichssteuersignalen, welche die Vergleichsbedingungen anzeigen, von Operationssteuersignalen, welche die Logikoperation des Operationsblocks steuern und von Packer-Steuersignalen, welche eine Operation der Packer-Schaltung steuern.
Der Vergleichsblock kann eine Mehrzahl von Vergleichsschaltungen enthalten, wobei jede Vergleichsschaltung konfiguriert ist zum Erzeugen eines Freigabesignals von den Vergleichsfreigabesignalen, basierend auf dem Eingangsdatensignal und einem Steuersignal von den Vergleichssteuersignalen, welche die Vergleichsbedingungen zeigen.
Zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen kann konfiguriert sein zum Schieben des Eingangsdatensignals zum Erzeugen eines verschobenen Datensignals und kann konfiguriert sein zum Vergleichen des verschobenen Datensignals mit einem Referenzdatensignal zum Erzeugen des von der ersten Vergleichsschaltung erzeugten Freigabesignals.
Zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen kann konfiguriert sein zum Schieben eines der Eingangsdatensignale und eines ersten verschobenen Datensignals von einer zweiten Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen zum Erzeugen eines zweiten verschobenen Datensignals, und zum Vergleichen des zweiten verschobenen Datensignals mit einem von einem Referenzdatensignal und einem dritten verschobenen Datensignal von einer dritten Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen zum Erzeugen des von der ersten Vergleichsschaltung erzeugten Freigabesignals.
Zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen kann ein erstes Schieberegister, das zum Schieben des Eingangsdatensignals nach links als Antwort auf erste Bits eines Schiebesteuersignals, wobei die ersten Bits eine Schiebeanzahl nach links darstellt; ein zweites Schieberegister, das konfiguriert ist zum Schieben eines Ausgangssignals des ersten Schieberegister nach rechts als Antwort auf zweite Bits des Schiebesteuersignals, wobei die zweiten Bits eine Schiebeanzahl nach rechts darstellen; und einen Vergleicher enthalten, der konfiguriert ist zum Vergleichen eines Ausgangssignals des zweiten Schieberegisters mit einem Referenzdatensignal als Antwort auf dritte Bits des Schiebesteuersignals zum Erzeugen des durch die erste Vergleichsschaltung erzeugten Freigabesignals, wobei die dritten Bits eine Vergleichsbitzahl darstellen.
Der Vergleichsblock kann weiter einen Multiplexer enthalten, der konfiguriert ist zum Auswählen eines Signals von dem Eingangsdatensignal und den Schiebedatensignalen, die von der Mehrzahl von Vergleichsschaltungen erzeugt wurden und zum Ausgeben des ausgewählten Signals als das Erfassungsdatensignal.
Der Operationsblock kann weiter eine erste Operationsschaltung, die konfiguriert ist zum Erzeugen eines Startauslösefreigabesignals, basierend auf den Vergleichsfreigabesignalen und einem Startauslösesteuersignal; eine zweite Operationsschaltung, die konfiguriert ist zum Erzeugen eines Endauslösefreigabesignals, basierend auf den Vergleichsfreigabesignalen und einem Endauslösesteuersignal; und eine dritte Operationsschaltung enthalten, die konfiguriert ist zum Erzeugen eines Schreibfreigabesignals, basierend auf den Vergleichsfreigabesignalen und einem Schreibfreigabesteuersignal.
Jede von der ersten Operationsschaltung, der zweiten Operationsschaltung und der dritten Operationsschaltung kann eine Mehrzahl von Multiplexern, die konfiguriert sind zum Ausgeben von ersten ausgewählten Signalen, die ausgewählt sind von den Vergleichsfreigabesignalen, so dass die ersten ausgewählten Signale einem Teil der Vergleichsfreigabesignale entsprechen, als Antwort auf jedes von dem Startauslösesteuersignal, dem Endauslösesteuersignal und dem Schreibfreigabesteuersignal; und eine Operatorschaltung enthalten, die konfiguriert ist zum Durchführen einer Logikoperation an den ersten ausgewählten Signalen als Antwort auf jedes von dem Startauslösesteuersignal, dem Endauslösesteuersignal und dem Schreibfreigabesteuersignal zum Erzeugen jedes von dem Startauslösefreigabesignal, dem Endauslösefreigabesignal und dem Schreibfreigabesignal.
Der Operationsblock kann weiter einen Zeitcontroller, der konfiguriert ist zum Erzeugen eines Schreibeinschaltsignals, das Start- und End-Zeitpunkte einer Datenerfassungsdauer anzeigt als Antwort auf das Startauslösefreigabesignal, das Endauslösesteuersignal und ein Zeitsteuersignal; und ein Logikgatter enthält, das konfiguriert ist zum Erzeugen des Datenfreigabesignals, basierend auf dem Schreibeinschaltsignal und dem Schreibfreigabesignal.
Der Zeitcontroller kann eine erste Logikschaltung, die konfiguriert ist zum Erzeugen eines Schreibstartsignals, welches den Startzeitpunkt der Datenerfassungsdauer anzeigt; eine zweite Logikschaltung, die konfiguriert ist zum Erzeugen eines Schreibendsignals, das den Endzeitpunkt der Datenerfassungsdauer anzeigt; einen internen Zeitmesser, der konfiguriert ist zum Bereitstellen einer relativen Zeit der Datenerfassung; und einen Zähler enthalten, der konfiguriert ist zum Zählen von Aktivierungsanzahlen des Startauslösefreigabesignals und des Endauslösefreigabesignals.
Der Zeitcontroller kann konfiguriert sein zum Aktivieren des Schreibstartsignals und des Schreibendsignals als Antwort auf ein Startsteuersignal bzw. ein Endsteuersignal, wobei das Startsteuersignal und das Endsteuersignal von einer externen Schaltung außerhalb des Zeitcontrollers bereitgestellte Signale sind.
Der Zeitcontroller kann konfiguriert sein zum Aktivieren des Schreibstartsignals auf der Grundlage einer Systemzeit von einem Systemzeitmesser und einer Referenzstartzeit, und zum Aktivieren des Schreibendsignals, basierend auf der Systemzeit und einer Referenzendzeit.
Der Zeitcontroller kann konfiguriert sein zum Zählen einer ersten Anzahl von Aktivierungen des Startauslösefreigabesignals nachdem ein von einer externen Schaltung außerhalb des Zeitcontrollers bereitgestelltes Startsteuersignal aktiviert wurde, zum Aktivieren des Schreibstartsignals basierend auf der ersten Anzahl von Aktivierungen, zum Zählen einer zweiten Anzahl von Aktivierungen des Endauslösefreigabesignals nachdem ein von der ersten externen Schaltung bereitgestelltes Endsteuersignal aktiviert wurde und zum Aktivieren des Schreibendsignals basierend auf jeder der zweiten Anzahl von Aktivierungen.
Der Zeitcontroller kann konfiguriert sein zum Zählen einer ersten Anzahl von Aktivierungen des Startauslösefreigabesignals nachdem eine Systemzeit von einem Systemzeitmesser mit einer Referenzstartzeit übereinstimmt, zum Aktivieren jeweils des Schreibstartsignals basierend auf der ersten Anzahl von Aktivierungen, zum Zählen einer zweiten Anzahl von Aktivierungen des Endauslösefreigabesignals nachdem eine Systemzeit von einem Systemzeitmesser mit einer Referenzendzeit übereinstimmt, und zum Aktivieren des Schreibendsignals, basierend auf der zweiten Anzahl von Aktivierungen.
Die erste Operationsschaltung kann konfiguriert sein zum Variieren des Startauslösesteuersignals, basierend auf einer Anzahl von Aktivierungen des Startauslösefreigabesignals und die zweite Operationsschaltung kann konfiguriert sein zum Variieren des Endauslösesteuersignals, basierend auf einer Anzahl von Aktivierungen des Endauslösefreigabesignals.
Die Packer-Schaltung kann eine Datenextrahierschaltung, die konfiguriert ist zum Erzeugen von Datenbitsignalen, basierend auf dem Erfassungsdatensignal, wobei die Datenbitsignale jeweils verschiedene Anzahlen von Bits aufweisen; eine Zeitinformationsextrahierschaltung, die konfiguriert ist zum Erzeugen von Zeitinformationsbitsignalen basierend auf dem Zeitinformationssignal, wobei die Zeitinformationsbitsignale alle verschieden Anzahlen von Bits aufweisen; eine Zusammenfassungsschaltung, die konfiguriert ist zum Kombinieren der Datenbitsignale und der Zeitinformationsbitsignale zum Erzeugen kombinierter Datensignale, die alle eine gleiche Anzahl von Bits aufweisen; und einen Multiplexer enthalten, der konfiguriert ist zum selektiven Ausgeben eines der kombinierten Datensignale als das Packer-Datensignal basierend auf einem Zeitgrößensignal.
Die Packer-Schaltung kann eine Datenextrahierschaltung, die konfiguriert ist zum Erzeugen eines Datenbitsignals einer festen Bitanzahl basierend auf dem Erfassungsdatensignal; eine Zeitinformationsextrahierschaltung, die konfiguriert ist zum Erzeugen eines Zeitinformationsbitsignals der festen Bitanzahl basierend auf dem Zeitinformationssignal; und einen Multiplexer enthalten, der konfiguriert ist zum selektiven Abgeben eines von dem Datenbitsignal und dem Zeitinformationsbitsignal als das Packer-Datensignal basierend auf einem Zeitraumsignal.
Die Packer-Schaltung kann konfiguriert sein zum Einstellen einer Anzahl von Bits, die für die Erfassungsdaten erfasst wurden von einer Gesamtheit von Bits des Erfassungsdatensignals als Antwort auf ein Bitbreitensignal.
Der eingebettete Logikanalysator kann weiter eine Eingangsauswahlschaltung enthalten, die konfiguriert ist zum Auswählen eines von den logischen Signalen von den Funktionsblöcken als das Eingangsdatensignal.
Der eingebettete Logikanalysator kann weiter einen Puffer, der konfiguriert ist zum Speichern von Daten des Packer-Datensignals; und einen Direktspeicherzugriffs-Controller enthalten, der konfiguriert ist zum Übertragen der in dem Puffer gespeicherten Daten an einen eingebetteten Speicher, der in der integrierten Schaltung enthalten ist, oder an einen externen Speicher außerhalb der integrierten Schaltung.
Gemäß zumindest einigen beispielhaften Ausführungsformen enthält eine integrierte Schaltung den eingebetteten Logikanalysator; eine Verbindungsschaltung; und die Funktionsblöcke, wobei die Funktionsblöcke mit der Verbindungsschaltung verbunden sind, wobei der eingebettete Logikanalysator direkt mit zumindest einem der Funktionsblöcke verbunden ist.
Gemäß zumindest einigen beispielhaften Ausführungsformen enthält ein eingebetteter Logikanalysator, der in einer integrierten Schaltung enthalten ist, eine Eingangsauswahlschaltung, die konfiguriert ist zum Auswählen, als ein Eingangsdatensignal, eines von Logiksignalen von Funktionsblöcken, die in der integrierten Schaltung enthalten sind, und zum Bereitstellen des Eingangsdatensignals; einen Vergleichsblock, der konfiguriert ist zum Erzeugen eines Erfassungsdatensignals und einer Mehrzahl von Vergleichsfreigabesignalen basierend auf dem Eingangsdatensignal, so dass die Vergleichsfreigabesignale jeweils aktiviert werden, basierend auf verschiedenen Vergleichsergebnissen; einen Operationsblock, der konfiguriert ist zum Durchführen einer Logikoperation an dem Vergleichsfreigabesignalen zum Erzeugen eines Datenfreigabesignals, welches eine Datenerfassungszeit anzeigt; eine Packer-Schaltung, die konfiguriert ist zum Erzeugen eines Packer-Datensignals mit Erfassungsdaten und Erfassungszeitinformation basierend auf dem Erfassungsdatensignal, dem Datenfreigabesignal und einem Zeitinformationssignal; und einem Hauptcontroller, der konfiguriert ist zum Steuern von Operationen der Eingangsauswahlschaltung des Vergleichsblocks, des Operationsblocks und der Packer-Schaltung.
Gemäß zumindest einigen beispielhaften Ausführungsformen enthält ein eingebetteter Logikanalysator eine erste Schaltung, die konfiguriert ist zum Empfangen von durch zumindest einen Funktionsblock einer integrierten Schaltung erzeugten Eingangsdaten und zum Erzeugen von Erfassungsdaten basierend auf Referenzdatensignalen und den Eingangsdaten; und eine zweite Schaltung, die konfiguriert ist zum Erzeugen eines Packer-Datensignals mit Fehlerbeseitigungsinformation der integrierten Schaltung durch Kombinieren von Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal.
Der eingebettete Logikanalysator kann weiter einen Operationsblock enthalten, wobei die erste Schaltung weiter konfiguriert ist zum Erzeugen von ersten Freigabesignalen, wobei der Operationsblock konfiguriert ist zum Durchführen einer Logikoperation basierend auf den ersten Freigabesignalen zum Erzeugen eines Datenfreigabesignals, das eine Datenerfassungszeit anzeigt, und wobei die zweite Schaltung konfiguriert ist zum Erzeugen des Packer-Datensignals basierend auf dem Datenfreigabesignal, dem Erfassungsdatensignal und einem Zeitinformationssignal.
Der eingebettete Logikanalysator und die integrierte Schaltung mit dem eingebetteten Logikanalysator gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte können effizient eine Sammlung von für Fehlerbeseitigung benötigten Daten steuern, und somit kann Fehlerbeseitigung der integrierten Schaltung effizient durchgeführt werden durch Überkommen von Beschränkungen auf interne Ressourcen der integrierten Schaltung, wie z. B. einem Datenaufkommen auf einem Hauptbus, einer interne Speicherkapazität usw.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Das obige und weitere Merkmale sowie Vorteile von beispielhaften Ausführungsformen der erfinderischen Konzepte werden anschaulicher durch Beschreiben von beispielhaften Ausführungsformen der erfinderischen Konzepte im Detail mit Bezug auf die beigefügten Zeichnungen. Die beigefügten Zeichnungen sind dazu gedacht, beispielhafte Ausführungsformen der erfinderischen Konzepte darzustellen und sollten nicht so interpretiert werden, dass sie den beabsichtigten Umfang der Ansprüche beschränken. Die beigefügten Zeichnungen sollten nicht als maßstabsgerecht betrachtet werden, außer es ist explizit angegeben.
1 ist ein Blockschaltplan, der eine integrierte Schaltung gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
2 ist ein Blockschaltplan, der einen eingebetteten Logikanalysator gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
3 ist ein Blockschaltplan, der einen in dem eingebetteten Logikanalysator aus 2 enthaltenen Vergleichsblock gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
4 ist ein Diagramm, welches eine in dem Vergleichsblock aus 3 enthaltene Vergleichseinheit gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
5 ist ein Diagramm zum Beschreiben einer Operation der Vergleichseinheit aus 4.
6 ist ein Diagramm, das einen Datenselektor zum Ausgeben eines Erfassungsdatensignals gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
7 ist ein Blockschaltplan, der einen in dem eingebetteten Logikanalysator aus 2 enthaltenen Operationsblock gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
8 ist ein Zeitablaufdiagramm, das Operationen eines Zeitcontrollers und eines Logikgatters, die in dem Operationsblock aus 7 enthalten sind, darstellt.
9 ist ein Diagramm, das eine in dem Operationsblock aus 7 enthaltene erste Operationseinheit gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
10 ist ein Diagramm, das einen Zeitcontroller, der in dem Operationsblock aus 7 enthalten ist, gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
11A bis 11F sind Diagramme, die beispielhafte Operationen des Zeitcontrollers aus 10 darstellen.
12 ist ein Diagramm, das einen Steuersignalselektor zum Variieren eines Auslösesteuersignals gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
13 ist ein Diagramm, das eine Operation des Steuersignalselektors aus 12 darstellt.
14 ist ein Blockschaltplan, der einen in dem eingebetteten Logikanalysator aus 2 enthaltenen Packer gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
15 ist ein Diagramm, das durch den Packer aus 14 erzeugte kombinierte Datensignale darstellt.
16 ist ein Blockdiagramm, das einen in dem eingebetteten Logikanalysator aus 2 enthaltenen Packer gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
17A, 17B und 17C sind Diagramme, die Beispiele von Packer-Datensignalen, die von dem Packer aus 16 erzeugt wurden, darstellen.
18 ist ein Diagramm, das einen in dem Packer aus 16 enthaltenen Datenextrahierer gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
19 ist ein Diagramm, das von dem Datenextrahierer von 18 erzeugte Datensignale gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
20 ist ein Blockschaltplan, der einen eingebetteten Logikanalysator gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
21A und 21B sind Diagramme, die eine Bereitstellung von Logiksignalen gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellen.
22 ist ein Blockschaltplan, der eine integrierte Schaltung gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
23 ist ein Blockschaltplan, der ein Computersystem mit einem Videoencoder gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
24 ist ein Blockschaltplan, der eine bei dem Computersystem aus 23 verwendbare Schnittstelle gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Detaillierte beispielhafte Ausführungsformen der erfinderischen Konzepte werden hier offenbart. Jedoch sind bestimmte strukturelle und funktionelle Details hier nur wiedergegeben zum Zwecke des Beschreibens beispielhafter Ausführungsformen der erfinderischen Konzepte. Beispielhafte Ausführungsformen der erfinderischen Konzepte können jedoch in vielen alternativen Formen ausgebildet sein und sollten nicht als nur auf die hier ausgeführten Ausführungsformen beschränkt ausgelegt werden.
Dementsprechend, während bei beispielhaften Ausführungsformen der erfinderischen Konzepte verschiedene Abwandlungen und alternative Formen möglich sind, sind Ausführungsformen davon nur als Beispiel in den Zeichnungen gezeigt und werden hier im Detail beschrieben werden. Es sollte verstanden werden, dass es jedoch keine Absicht gibt, beispielhaften Ausführungsformen der erfinderischen Konzepte auf die bestimmten offenbarten Formen einzuschränken, sondern im Gegenteil beispielhafte Ausführungsformen der erfinderischen Konzepte alle Abwandlungen, Äquivalente und Alternativen, welche innerhalb dem Umfang der beispielhaften Ausführungsformen und erfinderischen Konzepte fallen, abdecken sollen. Gleiche Ziffern beziehen sich in der Beschreibung der Figuren durchgehend auf gleiche Elemente.
Es wird verstanden werden, dass obwohl die Begriffe erster/erste/erstes, zweiter/zweite/zweites usw. hier verwendet werden zum Beschreiben verschiedener Elemente, diese Elemente nicht durch diese Begriffe beschränkt werden sollen. Diese Begriffe werden nur verwendet zum Unterscheiden eines Elementes von einem anderen. Zum Beispiel könnte ein erstes Element ein zweites Element genannt werden und könnte genauso ein zweites Element ein erstes Element genannt werden, ohne von dem Umfang der beispielhaften Ausführungsformen der erfinderischen Konzepte abzuweichen. Wie hier verwendet, enthält der Begriff „und/oder” irgendeinen und alle Kombinationen von einem oder mehrerer der verknüpft miteinander aufgelisteten Gegenstände.
Es wird verstanden werden, dass wenn ein Element als „verbunden” oder „gekoppelt” mit einem anderen Element bezeichnet wird, es direkt verbunden oder gekoppelt mit dem anderen Element sein kann oder dazwischen liegende Elemente vorhanden sein können. Im Gegensatz dazu, wenn ein Element als „direkt verbunden” oder „direkt gekoppelt” mit einem anderen Element bezeichnet wird, sind keine dazwischen liegenden Elemente vorhanden. Andere Worte, die zum Beschreiben des Zusammenhangs zwischen Elemente verwendet werden, sollten in einer gleichen Art und Weise interpretiert werden (z. B. „zwischen” gegenüber „direkt dazwischen”, „benachbart”, „gegenüber”, „direkt benachbart” usw.).
Die hier verwendete Terminologie ist nur zum Zwecke des Beschreibens bestimmter Ausführungsformen und nicht dazu gedacht, beispielhafte Ausführungsformen der erfinderischen Konzepte zu beschränken. Wie hier verwendet, sind die Singularformen „einer/eine/eines” und „der/die/das” so gedacht, dass sie auch die Pluralformen mit umfassen, außer der Zusammenhang zeigt eindeutig anderes an. Es wird weiter verstanden werden, dass die Begriffe „aufweist”, „aufweisend”, „enthält” und/oder „enthaltend”, wenn sie hier verwendet werden, das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
Es sollte außerdem bemerkt werden, dass bei einigen Alternativen Umsetzungen die angegebenen Funktionen/Wirkungen in anderer Reihenfolge als der in den Figuren angegebenen auftreten können. Zum Beispiel können zwei aufeinanderfolgend dargestellte Figuren tatsächlich im Wesentlichen gleichzeitig oder in umgekehrter Reihenfolge ausgeführt werden in Abhängigkeit von den beteiligten Funktionalitäten/Wirkungen.
Beispielhafte Ausführungsformen der erfinderischen Konzepte werden hier beschrieben mit Bezug auf schematische Darstellungen von idealisierten Ausführungsformen (und Zwischenstrukturen) der erfinderischen Konzepte. Als solches sollen Variationen von der Form der Darstellungen als Ergebnis von z. B. Herstellungstechniken und/oder Toleranzen erwartet werden. Somit sollten beispielhafte Ausführungsformen der erfinderischen Konzepte nicht als auf bestimmte Formen von hier dargestellten Bereichen beschränkt ausgelegt werden, sondern sollen Abweichungen in Formen umfassen, die ein Ergebnis von z. B. einer Herstellung sind.
Obwohl entsprechende Draufsichten und/oder perspektivische Ansichten von einigen Querschnittsansichten möglicherweise nicht gezeigt sind, unterstützen die Querschnittsansichten von Vorrichtungsstrukturen, die hier dargestellt sind, eine Mehrzahl von Vorrichtungsstrukturen, die sich entlang von zwei verschiedenen Richtungen erstrecken, wie sie in einer Draufsicht dargestellt würden und/oder die sich in drei verschiedenen Richtungen erstrecken, wie es in einer perspektivischen Ansicht dargestellt würde. Die zwei verschiedenen Richtungen können oder können nicht orthogonal zueinander sein. Die drei verschiedenen Richtungen können eine dritte Richtung enthalten, die orthogonal zu den zwei verschiedenen Richtungen sein können. Die Mehrzahl der Vorrichtungsstrukturen kann in derselben elektronischen Vorrichtung integriert sein. Wenn zum Beispiel eine Vorrichtungsstruktur (z. B. eine Speicherzellenstruktur oder eine Transistorstruktur) in einer Querschnittsansicht dargestellt wird, kann eine elektronische Vorrichtung einer Mehrzahl von Vorrichtungsstrukturen (z. B. Speicherzellstrukturen oder Transistorstrukturen) enthalten, wie sie durch eine Draufsicht der elektronischen Vorrichtung dargestellt würde. Die Mehrzahl von Vorrichtungsstrukturen kann in einer Matrix und/oder einem zweidimensionalen Muster angeordnet sein.
Außer es ist anders definiert, besitzen alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe), die hier verwendet werden, die gleiche Bedeutung wie sie üblicherweise von einem Durchschnittsfachmann in dem Gebiet verstanden wird, zu dem diese Offenbarung gehört. Es wird weiter verstanden werden, dass Begriffe, wie z. B. diejenigen, die in üblicherweise verwendeten Wörterbüchern definiert sind, so interpretiert werden sollen, dass sie eine Bedeutung besitzen, die konsistent mit ihrer Bedeutung in dem Kontext der verwandten Technik ist und wird nicht in einer idealisierten oder überformalen Art und Weise interpretiert werden, außer es ist hier ausdrücklich so definiert.
1 ist ein Blockschaltplan, der eine integrierte Schaltung gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Bezugnehmend auf 1 kann eine integrierte Schaltung IC 10 eine Verbindungsvorrichtung 20, eine Mehrzahl von Funktionsblöcken FB 11–17, die mit der Verbindungsvorrichtung 20 verbunden sind, und einen mit zumindest einem von den Funktionsblöcken 11–17 direkt verbundenen eingebetteten Logikanalysator ELA 50 enthalten. Außerdem kann der eingebettete Logikanalysator 50 mit der Verbindungsvorrichtung 20 verbunden sein. Der eingebettete Logikanalysator 50 kann zusammen mit den Funktionsblöcken 11–17 und der Verbindungsvorrichtung 20 in dem gleichen Halbleiterchip integriert sein. Die Anzahl der gesamten Funktionsblöcke 11–17 und die Anzahl der direkt mit dem eingebetteten Logikanalysator 50 in 1 verbundenen Funktionsblöcke kann auf verschiedene Art und Weise geändert werden.
Die Verbindungsvorrichtung 20 kann durch eine Schaltung ausgeführt sein. Zum Beispiel kann die Verbindungsvorrichtung 20 mit verschiedenen Bussystemen einschließlich einem Hauptbus, einer Überbrückung, einem Peripheriebus usw. implementiert sein. Die Funktionsblöcke 11–17 können alle durch Schaltungen oder Schaltkreise ausgebildet sein. Zum Beispiel können die Funktionsblöcke 11–17 einen Speicher-Controller, einen Anzeige-Controller, einen Dateisystemblock, eine Graphikverarbeitungseinheit, einen Bildsignalprozessor, einen Multiformat-Codec-Block, einen Modemblock usw. enthalten. Ein Teil der Funktionsblöcke 11-17 kann eine Slave-Vorrichtung, wie z. B. einen Speicher-Controller, sein und ein anderer Teil der Funktionsblöcke 11–17 kann eine Master-Vorrichtung sein, die Anforderungen zum Anfordern von Dienstleistungen von den Slave-Vorrichtungen ausgibt.
Im Folgenden werden Konfigurationen und Operationen des eingebetteten Logikanalysators 50 gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte mit Bezug auf 2 bis 22 beschrieben werden.
2 ist ein Blockschaltplan, der einen eingebetteten Logikanalysator gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Der eingebettete Logikanalysator 50 kann durch Schaltungen oder einen Schaltkreis ausgebildet sein. Zum Beispiel kann bezugnehmend auf 2 ein eingebetteter Logikanalysator 50 einen Vergleichsblock 100, einen Operationsblock 200, einen Packer 300 und einen Hauptcontroller 400 enthalten, die alle durch Schaltungen oder einen Schaltkreis ausgebildet sein können.
Der Vergleichsblock 100 kann ein Erfassungsdatensignal CPDT und eine Mehrzahl von Vergleichsfreigabesignalen CMPEN basierend auf einem Eingangsdatensignal INDT erzeugen. Die Vergleichsfreigabesignale CMPEN können jeweils bei verschiedenen Vergleichsbedingungen aktiviert werden. Das Eingangsdatensignal INDT kann bereitgestellt werden von zumindest einem der Funktionsblöcke, die mit dem Logikanalysator 50, wie in 1 dargestellt, direkt verbunden sind. Das Eingangsdatensignal INDT kann ein Parallelsignal mit mehreren Bits sein. Der Hauptcontroller 400 kann Vergleichssteuersignale CMPCON erzeugen, welche die Vergleichsbedingungen zum Steuern des Vergleichsblocks 100 wiedergeben. Die Vergleichssteuersignale CMPCON können verschiedene Schiebesteuersignale SFT, Referenzdatensignale CMPVL und Auswahlsignale CMPMX enthalten, wie unten mit Bezug auf 3 bis 6 beschrieben wird.
Der Operationsblock 200 kann die Vergleichsfreigabesignale CMPEN empfangen und eine Logikoperation an den Vergleichsfreigabesignalen CMPEN durchführen zum Erzeugen eines Datenfreigabesignals DTEN, welches die Datenerfassungszeit anzeigt.
Der Hauptcontroller 400 kann Operationssteuersignale OPTCON erzeugen, welche die Logikoperation zum Steuern des Operationsblocks 200 wiedergeben. Die Operationssteuersignale OPTCON können ein Startauslösesignal STROP, ein Endauslösesteuersignal ETROP, ein Schreibfreigabesteuersignal WENOP, ein Zeitsteuersignal TMCON und ein Auswahlsignal CNTOPT enthalten, wie mit Bezug auf 7 bis 13 beschrieben werden wird.
Der Packer 300, der auch als eine Packer-Schaltung 300 bezeichnet werden kann, kann das Erfassungsdatensignal CPDT von den Vergleichsblock 100 und das Datenfreigabesignal DTEN von dem Operationsblock 200 empfangen. Der Packer 300 kann ein Packer-Datensignal PCKDT mit Erfassungsdaten und Erfassungszeitinformation basierend auf dem Erfassungsdatensignal CPDT, dem Datenfreigabesignal DTEN und einem Zeitinformationssignal TMINF erzeugen. Der Hauptcontroller 400 kann Packer-Steuersignale PCKCON erzeugen zum Steuern der Operation des Packers 300. Die Packer-Steuersignale PCKCON können ein Zeitgrößensignal TMSZ, ein Zeitraumsignal TMPD und ein Bitbreitensignal BTWD enthalten wie unten mit Bezug auf 14 bis 19 beschrieben werden wird. Das Zeitinformationssignal TMINF kann eine absolute Zeit und/oder eine relative Zeit der Datenerfassung wiedergeben. Das Zeitinformationssignal TMINF kann eine Systemzeit SYSTM, die von einem Systemzeitmesser in der integrierten Schaltung 10 bereitgestellt wird und/oder eine interne Zeit ELATM sein, die von einem internen Zeitmesser 253 bereitgestellt wird, wie mit Bezug auf 10 beschrieben werden wird. Die in dem Packer-Datensignal PCKDT enthaltene Information kann verwendet werden als eine Fehlerbeseitigungsinformation für Fehlerbeseitigungsoperationen der integrierten Schaltung 10. Zum Beispiel kann das Packer-Datensignal PCKDT gemäß zumindest einer beispielhaften Ausführungsform an eine externe Vorrichtung oder an ein System außerhalb der integrierten Schaltung 10 bereitgestellt werden und die externe Vorrichtung oder das System können Fehlerbeseitigungsoperationen bezüglich der integrierten Schaltung 10 (oder einer oder mehrerer Elemente) basierend auf der in dem Packer-Datensignal PCDKT enthaltenen Fehlerbeseitigungsinformation durchführen.
Der Hauptcontroller 400 kann ein Register REG 450 enthalten, das Steuerungswerte speichert, und die Signale CMPCON, OTPCON und PCKCON basierend auf den in dem Register 450 gespeicherten Werten erzeugen. Wenn ein Problem in der integrierten Schaltung 10 auftritt, können die Steuerungswerte für eine benötigte Fehlerbeseitigung geeignet festgelegt werden. Durch das Festlegen der Steuerungswerte können die Start- und Endzeitpunkte der Datenerfassungsdauer, die Datenerfassungszeit, eine Auswahl der Erfassungsdaten, eine Kombination der Erfassungszeitinformation usw. effizient gesteuert werden. Der Einfachheit der Beschreibung halber wird 2 beschrieben werden mit Bezug auf ein Beispiel, bei dem der Hauptcontroller 400 in dem eingebetteten Logikanalysator 50 enthalten ist. Jedoch sind einige beispielhafte Ausführungsformen der erfinderischen Konzepte nicht auf das in 2 dargestellte Beispiel beschränkt und der Hauptcontroller 400 kann in einem anderen Funktionsblock, wie z. B. einem Prozessor, enthalten sein.
Von daher können der eingebettete Logikanalysator 50 und die den eingebetteten Logikanalysator 50 enthaltende integrierte Schaltung 10 gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte effizient eine Sammlung von für eine Fehlerbeseitigung benötigten Daten steuern, und somit kann eine Fehlerbeseitigung der integrierten Schaltung 10 effizient durchgeführt werden durch Überwinden von Beschränkungen auf interne Ressourcen der integrierten Schaltung 10, wie z. B. ein Datenaufkommen eines Hauptbusses, eine internen Speicherkapazität usw.
3 ist ein Blockschaltplan, der einen in dem eingebetteten Logikanalysator aus 2 enthaltenen Vergleichsblock gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Bezugnehmend auf 3 kann ein Vergleichsblock 100 eine Mehrzahl von Vergleichseinheiten COMP1–COMP8 enthalten, von denen jede durch Schaltungen oder einen Schaltkreis ausgebildet sein kann. Weiter kann jede der Vergleichseinheiten COMP1–COMP8 jedes der Vergleichsfreigabesignale CMPEN1–CMPEN8 erzeugen, basierend auf dem Eingangsdatensignal INDT, jedem der Schiebesteuersignale SFT1–SFT8 und Referenzdatensignalen CMPVL1–CMPVL8, welche die oben erwähnten Vergleichsbedingungen wiedergeben. Die Schiebesteuersignale SFT1–SFT8 und die Referenzdatensignale CMPVL1–CMPVL8 können in den Vergleichssteuersignalen CMPCON enthalten sein, welche durch den Hauptcontroller 400 bereitgestellt werden, wie in 2 gezeigt ist. 3 stellt die acht Vergleichseinheiten COMP1–COMP8 zum Zwecke der Darstellung und Beschreibung dar, und die Anzahl der Vergleichseinheiten kann vielfältig geändert werden.
Eine oder mehrere Vergleichseinheiten COMPi (i = 1–8) von den Vergleichseinheiten COMP1–COMP8 können das Eingangsdatensignal INDT schieben zum Erzeugen eines verschobenen Datensignals CMPDTi und können das verschobene Datensignal CMPDTi mit dem Referenzdatensignal CMPVLi vergleichen zum Erzeugen des Vergleichsfreigabesignals CMPENi. Zum Beispiel können, wie in 3 dargestellt, die erste Vergleichseinheit COMP1, die zweite Vergleichseinheit COMP2, die vierte Vergleichseinheit COMP4, die fünfte Vergleichseinheit COMP5, die siebte Vergleichseinheit COMP7 und die achte Vergleichseinheit COMP8 der oben erwähnten einen oder mehreren Vergleichseinheiten COMPi entsprechen.
Im Gegensatz dazu können eine oder mehrere Vergleichseinheiten COMPk (k = 1–8) der Vergleichseinheiten COMP1–COMP8 eines von dem Eingangsdatensignal INDT und einem ersten verschobenen Datensignal CMPDTm von einer anderen Vergleichseinheit COMPm schieben zum Erzeugen eines zweiten verschobenen Datensignals CMPDTk und können das zweite verschobene Datensignal CMPDTk mit einem von dem Referenzdatensignal CMPVLk und einem dritten verschobenen Datensignal CMPDTn von noch einer weiteren Vergleichseinheit COMPn vergleichen zum Erzeugen des Vergleichsfreigabesignals CMPENk. Zum Beispiel können wie in 3 dargestellt die dritte Vergleichseinheit COMP3 und die sechste Vergleichseinheit COMP6 der oben erwähnten einen oder mehreren Vergleichseinheiten COMPk entsprechen. Multiplexer MX1, MX2, MX3 und MX4 können vor der dritten Vergleichseinheit COMP3 und der sechsten Vergleichseinheit COMP6 angeordnet sein zum Ausgeben des Datensignals selektiv als Antwort auf die Auswahlsignale CMPMX1 bzw. CMPMX2.
Von daher können durch die Konfigation wie z. B. in 3 dargestellt und Festlegen der Schiebesteuersignale SFT1–SFT8 und der Referenzdatensignale CMPVL1–CMPVL8 die Vergleichsbedingungen für ein Einsammeln von Daten für eine benötigte Fehlerbeseitigung effizient festgelegt werden.
4 ist ein Diagramm, welches eine in dem Vergleichsblock aus 3 enthaltene Vergleichseinheit darstellt und 5 ist ein Diagramm zum Beschreiben einer Operation der Vergleichseinheit aus 4 gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte.
Bezugnehmend auf 4 kann eine Vergleichseinheit ein erstes Schieberegister RSR, ein zweites Schieberegister RSR und einen Vergleicher CMP enthalten. Der Einfachheit der Beschreibung halber wird 4 beschrieben mit Bezug auf ein Beispiel, bei dem das Eingangsdatensignal INDT 64 Bits INDT[63:0] enthält, das Referenzdatensignal CMPVL 32 Bits CMPVL[31:0] enthält und das Schiebesteuersignal SFT 16 Bits SFT[15:0] enthält. Jedoch sind zumindest einige beispielhafte Ausführungsformen der erfinderischen Konzepte nicht auf das in 4 dargestellte Beispiel beschränkt und die Bitanzahl der Signale kann verschiedenartig geändert werden gemäß den Anforderungen und/oder Wünschen eines Benutzers oder Herstellers der ELA 50.
Das erste Schieberegister LSR kann das Eingangsdatensignal INDT nach links schieben als Antwort auf erste Bits SFT[5:0] des Schiebesteuersignals SFT, wobei die ersten Bits SFT[5:0] eine Schiebeanzahl nach links wiedergeben. Das zweite Schieberegister RSR kann ein Ausgangssignal SFDT des ersten Schieberegisters LSR nach rechts schieben als Antwort auf zweite Bits SFT[11:6] des Schiebesteuersignals SFT, wobei die zweiten Bits SFT[11:6] eine Schiebeanzahl nach rechts wiedergeben. Der Vergleicher CMP kann ein Ausgangssignal des zweiten Schieberegisters RSR, d. h. das verschobene Datensignal CMPDT, mit dem Referenzdatensignal CMPVL[31:0] vergleichen als Antwort auf dritte Bits SFT[15:12] des Schiebesteuersignals SFT zum Erzeugen des Vergleichsfreigabesignals CMPEN, wobei die dritten Bits SFT[15:12] eine Vergleichsbitzahl wiedergeben. Der Vergleicher CMP kann das Vergleichsfreigabesignal CMPEN auf einem ersten Logikpegel aktivieren, wenn der Abschnitt des verschobenen Datensignals CMPDT, der der Vergleichsbitzahl entspricht, gleich der des Referenzdatensignals CMPVL ist, und kann das Vergleichsfreigabesignal CMPEN auf einem zweiten Logikpegel deaktivieren, wenn der Abschnitt des verschobenen Datensignals CMPDT, der der Vergleichsbitzahl entspricht, nicht gleich dem des Referenzdatensignals CMPVL ist. Das Vergleichsfreigabesignal CMPEN kann ein Pulssignal mit Pulsen sein, die aktiviert werden, sobald die Vergleichsbedingung erfüllt ist.
Zum Beispiel können, wie in 5 dargestellt, zweite bis siebte Datenbits A1–A6 von ersten bis vierundsechzigsten Datenbits A0–A63 des Eingangsdatensignals INDT, die mit dem Referenzdatensignal CMPVL zu vergleichenden Bits sein. In diesem Fall können die ersten Bits SFT[5:0] des Schiebesteuersignals SFT auf 57 festgelegt werden, können die zweiten Bits SFT[11:6] des Schiebesteuersignals SFT auf 58 festgelegt werden, können die ersten Bits SFT[15:12] des Schiebesteuersignals SFT auf 6 festgelegt werden. Bezugnehmend auf die Konfiguration aus 4 wird das Eingangsdatensignal INDT nach links verschoben um die Linksschiebeanzahl von 57 und wird dann nach rechts verschoben um die Rechtsschiebeanzahl von 58. Zuletzt können die niedrigwertigen 6 Bits A1–A6 des verschobenen Datensignals CMPDT mit den niedrigwertigen 6 Bits B0–B5 des Referenzdatensignals CMPVL verglichen werden.
6 ist ein Diagramm, das einen Datenselektor zum Ausgeben eines Erfassungsdatensignals gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Bezugnehmend auf 6 kann ein Datenextrahierer 150 implementiert sein mit einem Multiplexer MUX, der konfiguriert ist zum Auswählen eines von dem Eingangsdatensignal INDT und den verschobenen Datensignalen CMPDT4, CMPDT5 und CMPDT6 von den Vergleichseinheiten und zum Ausgeben des einen ausgewählten als das Erfassungsdatensignal CPDT als Antwort auf z. B. ein Auswahlsignal CPMX3. Der Datenextrahierer 150 kann auch als ein Datenselektor 150 oder eine Datenauswahlschaltung 150 bezeichnet werden. Bei zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte kann der Datenselektor 150 in dem Vergleichsblock 100 in 2 enthalten sein.
Die Vergleichsdatenbits zum Bestimmen, ob die Bedingung für die Datenerfassung erfüllt wird, kann verschieden sein von den erfassten Datenbits. Jede der Vergleichseinheiten COMP1–COMP8 in 3 kann verwendet werden zum Bestimmen, ob die Bedingung für die Datenerfassung erfüllt ist oder verwendet werden zum Schieben und Bereitstellen der zu erfassenden Datenbits.
7 ist ein Blockdiagramm, das einen in den eingebetteten Logikanalysator aus 2 enthaltenen Operationsblock gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Bezugnehmend auf 7 kann ein Operationsblock 200 eine erste Operationseinheit 210, eine zweite Operationseinheit 220, eine dritte Operationseinheit 230, einen Zeitcontroller 250 und ein Logikgatter 260 enthalten, von denen jedes durch Schaltungen oder einen Schaltkreis ausgeführt sein kann.
Die erste Operationseinheit 210 kann ein Startauslösefreigabesignal STREN, basierend auf den Vergleichsfreigabesignalen CMPEN und einem Startauslösesteuersignal STROP erzeugen. Die zweite Operationseinheit 220 kann ein Endauslösefreigabesignal ETREN basierend auf den Vergleichsfreigabesignalen CMPEN und einem Endauslösesteuersignal ETROP erzeugen. Die dritte Operationseinheit 230 kann ein Schreibfreigabesignal WREN basierend auf den Vergleichsfreigabesignalen CMPEN und einem Schreibfreigabesteuersignal WENOP erzeugen. Das Startauslösefreigabesignal STREN kann verwendet werden zum Bestimmen eines Startzeitpunkts der Datenerfassungsdauer, das Endauslösefreigabesignal ETREN kann verwendet werden zum Bestimmen eines Endzeitpunkts der Datenerfassungsdauer und das Schreibfreigabesignal WREN kann verwendet werden zum Bestimmen der Datenerfassungszeit. Die erste, die zweite und die dritte Operationseinheit 210, 220 und 230 können auch als erste, zweite und dritte Operationsschaltung 210, 220 bzw. 230 bezeichnet werden.
Der Zeitcontroller 250 kann ein Schreibeinschaltsignal WRON erzeugen, das einen Start- und Endzeitpunkt der Datenerfassungsdauer anzeigt, als Antwort auf das Startauslösefreigabesignal STREN, das Endauslösefreigabesignal ETREN und ein Zeitsteuersignal TMCON. Das Logikgatter 260 kann das Datenfreigabesignal DTEN erzeugen, welches die Datenerfassungszeit anzeigt, basierend auf dem Schreibeinschaltsignal WRON und dem Schreibfreigabesignal WREN. Gemäß zumindest einigen beispielhaften Ausführungsformen kann das Logikgatter 260 z. B. ein AND-Gatter sein.
Das Startauslösesteuersignal STROP, das Endauslösesteuersignal ETROP, das Schreibfreigabesteuersignal WENOP und das Zeitsteuersignal TMCON können in den Operationssteuersignalen OPTCON enthalten sein, welche wie in 2 dargestellt, von dem Hauptcontroller 400 bereitgestellt werden.
8 ist ein Zeitablaufdiagramm, das Operationen eines Zeitcontrollers und eines Logikgatters darstellt, welche in dem Operationsblock aus 7 enthalten sind.
In 8 zeigt ein Schreibstartsignal WSTT den Startzeitpunkt ts der Datenerfassungsdauer an und zeigt ein Schreibendsignal WEND den Endzeitpunkt te der Datenerfassungsdauer an. Das Schreibstartsignal WSTT und das Schreibendsignal WEND können in dem Zeitcontroller 250 erzeugt werden und der Zeitcontroller kann das Schreibeinschaltsignal WRON basierend auf dem Schreibstartsignal WSTT und dem Schreibendsignal WEND erzeugen. Die Datenerfassung kann erlaubt werden, wenn das Schreibeinschaltsignal WRON aktiviert ist auf einem ersten Logikpegel (z. B. einen logischen High-Pegel) und die Datenerfassung kann verhindert sein, wenn das Schreibeinschaltsignal WRON deaktiviert ist auf einem zweiten Logikpegel (z. B. einen logischen Low-Pegel). Wie in 8 dargestellt, obwohl das Schreibfreigabesignal WREN in einer Pulsform freigegeben ist kann das Datenfreigabesignal DTEN, welches die Datenerfassungszeit wiedergibt, den deaktivierten Zustand aufrecht erhalten, während das Schreibeinschaltsignal WRON deaktiviert ist. Während das Schreibeinschaltsignal WRON aktiviert ist zwischen der Datenerfassungsdauer ts~te, kann das Datenfreigabesignal DTEN synchron mit dem Schreibfreigabesignal WREN aktiviert sein.
9 ist ein Diagramm, das eine in dem Operationsblock aus 7 enthaltene erste Operationseinheit darstellt, gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte.
Bezugnehmend auf 9 kann die erste Operationseinheit 210 eine Mehrzahl von Multiplexer 211–215 und einen Operator 216 enthalten, die durch eine Schaltung oder einen Schaltkreis ausgebildet sein können. Der Operator 216 kann auch als ein Operatorschaltkreis 216 bezeichnet werden. Die Multiplexer 211–215 können ausgewählte Vergleichsfreigabesignale SCMPEN1–SCMPEN5 ausgeben, welche einem Abschnitt der Vergleichsfreigabesignale CMPEN1–CMPEN8 entsprechen, als Antwort auf das Startauslösesteuersignal STROP. Zum Beispiel kann, wie in 9 dargestellt, der erste Multiplexer 211 eines von den Vergleichssignalen CMPEN1–CMPEN8 auswählen als Antwort auf erste Bits STROP[2:0] des Startauslösesteuersignals STROP zum Ausgeben des ersten ausgewählten Vergleichsfreigabesignals SCMPEN1, kann der zweite Multiplexer 212 eines von den Vergleichssignalen CMPEN1–CMPEN8 auswählen als Antwort auf zweite Bits STROP[5:3] des Startauslösesteuersignals STROP zum Ausgeben des zweiten ausgewählten Vergleichsfreigabesignals SCMPEN2, kann der dritte Multiplexer 213 eines von den Vergleichssignalen CMPEN1–CMPEN8 auswählen als Antwort auf dritte Bits STROP[8:6] des Startauslösesteuersignals STROP zum Ausgeben des dritten ausgewählten Vergleichsfreigabesignals SCMPEN3, kann der vierte Multiplexer eines von den Vergleichssignalen CMPEN1–CMPEN8 auswählen als Antwort auf vierte Bits STROP[11:9] des Startauslösesteuersignals STROP zum Ausgeben des vierten ausgewählten Vergleichsfreigabesignals SCMPEN4, und kann der fünfte Multiplexer 215 eines von den Vergleichssignalen CMPEN1–CMPEN8 auswählen als Antwort auf fünfte Bits STROP[14:12] des Startauslösesteuersignals STROP zum Ausgeben des fünften ausgewählten Vergleichsfreigabesignals SCMPEN5. Die Anzahl der Vergleichsfreigabesignale, die Anzahl der Multiplexer und die Bitanzahl des Startauslösesteuersignals STROP können vielfältig geändert werden.
Der Operator 216 kann eine Logikoperation an den ausgewählten Vergleichsfreigabesignalen SCMPEN1–SCMPEN5 durchführen als Antwort auf das Startauslösesteuersignal STROP zum Erzeugen des Startauslösefreigabesignals STREN. Der Operator 216 kann verschiedene Logikoperationen an den ausgewählten Vergleichsfreigabesignalen SCMPEN1–SCMPEN5 durchführen zum Bereitstellen verschiedener Ergebnisse der Logikoperationen. Der Operator 216 kann eines von den Ergebnissen der Logikoperationen auswählen als Antwort auf sechste Bits STROP[18:15] des Startauslösefreigabesignals STREN, wie in 9 dargestellt ist, zum Ausgeben des ausgewählten einen als das Startauslösefreigabesignal STREN. Die Logikoperationen können implementiert werden als vielfältige Kombinationen einer AND-Logikoperation, einer OR-Logikoperation, einer NOT-Logikoperation usw.
9 stellt eine beispielhafte Ausführungsform der ersten Operationseinheit 210 dar. Weiter können die zweite Operationseinheit 220 und die dritte Operationseinheit 230 in 7 Konfigurationen besitzen, die gleich oder alternativ ähnlich zu der Konfiguration aus 9 sind. Zum Beispiel kann die zweite Operationseinheit 220 eine Mehrzahl von Mulitplexern enthalten, die konfiguriert sind zum Ausgeben von ausgewählten Vergleichsfreigabesignalen, welche einem Abschnitt der Vergleichsfreigabesignale CMPEN1–CMPEN8 entsprechen, als Antwort auf das Endauslösesteuersignal ETROP und kann einen Operator enthalten, der konfiguriert ist zum Durchführen einer Logikoperation an den ausgewählten Vergleichsfreigabesignalen als Antwort auf das Endauslösesteuersignal ETROP zum Erzeugen des Endauslösefreigabesignals ETREN. Die dritte Operationseinheit 230 kann eine Mehrzahl von Multiplexer, die konfiguriert sind zum Ausgeben von ausgewählten Vergleichsfreigabesignalen, welche einem Abschnitt der Vergleichsfreigabesignale CMPEN1–CMPEN8 entsprechen, als Antwort auf das Schreibfreigabesteuersignal WENOP, und eine Operator enthalten, der konfiguriert ist zum Durchführen einer Logikoperation an den ausgewählten Vergleichsfreigabesignalen als Antwort auf das Schreibfreigabesteuersignal WENOP zum Erzeugen des Schreibfreigabesignals WREN.
10 ist ein Diagramm, das einen Zeitcontroller darstellt, der in dem Operationsblock aus 7 enthalten ist, gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte.
Bezugnehmend auf 10 kann ein Zeitcontroller 250 eine erste Logikschaltung SLOG 251, eine zweite Logikschaltung ELOG 252, einen internen Zeitmesser 253 und einen Zähler 254 enthalten.
Die erste Logikschaltung 251 kann ein Schreibstartsignal WSTT erzeugen, welches den Startzeitpunkt der Datenerfassungsdauer anzeigt. Die zweite Logikschaltung 252 kann ein Schreibendsignal WEND erzeugen, welches den Endzeitpunkt der Datenerfassungsdauer anzeigt. Der interne Zeitmesser 253 kann eine relative Zeit der Datenerfassung bereitstellen. Der Zähler 254 kann Aktivierungsanzahlen des Startauslösefreigabesignals STREN und des Endauslöseaktivierungssignals ETREN zählen.
Der Zeitcontroller 250 kann das Startauslösefreigabesignal STREN und das Endauslösefreigabesignal ETREN von der ersten und der zweiten Operationseinheit 210 und 220 in 7, eine Systemzeit SYSTM von einem Systemzeitmesser in der integrierten Schaltung 10, ein Startsteuersignal STRECON, ein Endsteuersignal ETRCON, eine Referenzstartzeit STM, eine Referenzendzeit ETM und ein Referenzzählsignal CNTVL empfangen sowie eine interne Zeit ELATM, ein Auslösezählsignal TRCNT und ein Schreibeinschaltsignal WRON erzeugen. Das Startsteuersignal STRCON, das Endsteuersignal ETRCON, die Referenzstartzeit STM, die Referenzendzeit ETM und das Referenzzählsignal CNTVL können in dem Zeitsteuersignal TMCON in 7 enthalten sein und können von dem Hauptcontroller 400 in 2 bereitgestellt werden.
11A bis 11F sind Diagramme, die beispielhafte Operationen des Zeitcontrollers aus 10 darstellen. Das in 11A bis 11F dargestellte Signal kann eines von zwei Signalen sein. Zum Beispiel kann 11A einen zeitlichen Zusammenhang zwischen dem Startsteuersignal STRCON und dem Schreibstartsignal WSTT oder einen zeitlichen Zusammenhang zwischen dem Endsteuersignal ETRCON und dem Schreibendsignal WEND wiedergeben.
Bezugnehmend auf 11A kann der Zeitcontroller 250 jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktivieren als Antwort auf jedes von dem Startsteuersignal STRCON bzw. einem Endsteuersignal ETRCON. Gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte können das Startsteuersignal STRCON und ein Endsteuersignal ETRCON bereitgestellt werden von einer externen Schaltung außerhalb des Zeitcontrollers 250, z. B. von dem Hauptcontroller 400 in 2.
Bezugnehmend auf 11B kann der Zeitcontroller 250 jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktivieren, wenn eine Systemzeit SYSTM von einem Systemzeitmesser mit jedem von der Referenzstartzeit STM bzw. der Referenzendzeit ETM übereinstimmt.
Bezugnehmend auf 11C kann der Zeitcontroller 250 jede von den Aktivierungsanzahlen (z. B. Zählen einer Anzahl von Aktivierungen) des Startauslösefreigabesignals STREN und des Endauslösefreigabesignals ETREN zählen nachdem jedes von dem Startsteuersignal STRCON und dem Endsteuersignal ETRCON aktiviert ist, und kann jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktivieren, basierend auf jeder der Aktivierungsanzahlen. Zum Beispiel ist das Referenzzählsignal CNTVL festgelegt auf einen Wert von „3” und kann jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktiviert werden, wenn das Auslösezählsignal TRCNT den Wert von „3” besitzt.
Bezugnehmend auf 11D kann der Zeitcontroller 250 jede von den Aktivierungsanzahlen (z. B. Zählen einer Anzahl von Aktivierungen) des Startauslösefreigabesignals STREN und des Endauslösefreigabesignals ETREN zählen, nachdem die Systemzeit SYSTM mit jeder von der Referenzstartzeit STM und der Referenzendzeit ETM übereinstimmt, und kann jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktivieren, basierend auf jeder der Aktivierungsanzahlen. Zum Beispiel ist das Referenzzählsignal CNTVL festgelegt auf einen Wert von „3” und kann jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktiviert werden, wenn das Auslösezählsignal TRCNT den Wert von „3” besitzt.
Bezugnehmend auf 11E kann der Zeitcontroller 250 die interne Zeit ELATM an einem Zeitpunkt t1 zwischenspeichern (oder latchen), nachdem das Startsteuersignal STRCON aktiviert wurde, wenn das Startauslösefreigabesignal STREN aktiviert wird. Zusätzlich kann der Zeitcontroller 250 die interne Zeit ELATM zu einem Zeitpunkt (auch als t1 dargestellt) zwischenspeichern, nachdem das Endsteuersignal ETRCON aktiviert wurde, wenn das Endauslösefreigabesignal ETREN aktiviert ist. Der Zeitcontroller 250 kann jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktivieren, basierend auf einer Differenz DIFFTM zwischen der zwischengespeicherten Zeit LTM und der internen Zeit ELATM. Zum Beispiel ist jede von der Referenzstartzeit STM und der Referenzendzeit ETM festgelegt auf einen Wert von „5” und kann jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktiviert werden, wenn die Zeitdifferenz DIFFTM den Wert von „5” annimmt.
Bezugnehmend auf 11F kann der Zeitcontroller 250 die interne zeit ELATM zu einem Zeitpunkt t1 zwischenspeichern, nachdem das Startsteuersignal STRCON aktiviert wurde, wenn das Auslösefreigabesignal STREN aktiviert wird. Zusätzlich kann der Zeitcontroller 250 die interne Zeit ELATM zu einem Zeitpunkt (auch als t1 dargestellt) zwischenspeichern, nachdem das Endsteuersignal ETRCON aktiviert wurde, wenn das Endauslösefreigabesignal ETREN aktiviert wird. Der Zeitcontroller 250 kann jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktivieren, basierend auf einer Differenz DIFFTM zwischen der zwischengespeicherten Zeit LTM und der internen Zeit ELATM. Zum Beispiel wird jede von der Referenzstartzeit STM und der Referenzendzeit ETM auf einen Wert von „5” festgelegt und kann jedes von dem Schreibstartsignal WSTT und dem Schreibendsignal WEND aktiviert werden, wenn jedes von dem Startauslösefreigabesignal STREN und dem Endauslösefreigabesignal ETREN aktiviert ist, nachdem die Zeitdifferenz DIFFTM den Wert von „5” annimmt.
12 ist ein Diagramm, das einen Steuersignalselektor zum Variieren eines Auslösesteuersignals gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt, und 13 ist ein Diagramm, das eine Operation des Steuersignalselektors aus 12 gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Bezugnehmend auf 12 und 13 kann ein Steuersignalselektor 218 einen ersten Multiplexer 218a und einen zweiten Multiplexer 218b enthalten. Der erste Multiplexer 218a kann eines von Eingabestartauslösesteuersignalen iSTROP0–iSTROP7 auswählen und ausgeben als Antwort auf ein Auslösezählsignal TRCNT. Der zweite Multiplexer 218b kann eines von dem festgelegten Eingangsstartauslösesteuersignals iSTROP0 und dem Ausgang des ersten Multiplexers 218a auswählen und ausgeben als Antwort auf ein Auswahlsignal CNTOPT. Wie in 13 dargestellt, kann der Wert des Auslösezählsignals TRCNT schrittweise erhöht werden, wenn das Startauslösefreigabesignal STREN aktiviert wird und somit kann der Wert des Startauslösesteuersignals STROP schrittweise verändert werden.
12 und 13 stellen eine Veränderung des Startauslösesteuersignals STROP dar und das Endauslösesteuersignal ETROP kann mit dem gleichen Verfahren variiert werden. Von daher kann jede von der ersten Operationseinheit 210 und der zweiten Operationseinheit 220 in 7 jedes von dem Startauslösesteuersignal STROP und dem Endauslösesteuersignal ETROP variieren, basierend auf jedem von Aktivierungsanzahlen des Startauslösefreigabesignals STREN und des Endauslösefreigabesignals ETREN.
14 ist ein Blockdiagramm, das einen Packer darstellt, der in dem eingebetteten Logikanalysator aus 2 enthalten ist, gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte und 15 ist ein Diagramm, das kombinierte Datensignale darstellt, welche durch den Packer aus 14 erzeugt sind, gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte.
Bezugnehmend auf 14 kann ein Packer 301, der auch als ein Packer-Schaltkreis 301 bezeichnet werden kann, einen Datenextrahierer DEXT 311, einen Zeitinformationsextrahierer TIEXT 312, einen Systhesierer (oder Zusammenfasser) SYN 313 und einen Multiplexer MUX 314. Der Datenextrahierer DEXT 311, der Zeinformationsextrahierer TIEXT 312 und der Synthetisierer SYN 313 können alle durch Schaltungen oder einen Schaltkreis ausgebildet sein. Der Datenextrahierer DEXT 311, der Zeiinformationsextrahierer TIEXT 312 und der Synthetisierer SYN 313 können auch als eine Datenextrahierschaltung, eine Zeitinformationsschaltung und eine Sythetisiererschaltung bezeichnet werden. Obwohl nicht in 14 dargestellt, kann der Packer 301 das Datenfreigabesignal DTEN, welches die Datenerfassungszeit wie oben beschrieben wiedergibt, empfangen. Der Packer 301 kann das Packer-Datensignal PCKDT synchron mit dem Datenfreigabesignal DTEN erzeugen.
Der Datenextrahierer 311 kann Datenbitsignale DB1–DB4 von verschiedenen Bitanzahlen (z. B. 32 Bits, 40 Bits, 48 Bits, 56 Bits usw.) basierend auf dem Erfassungsdatensignal CPDT erzeugen. Der Zeitinformationsextrahierer 312 kann Zeitinformationsbitsignale TIB1–TIB4 von verschiedenen Bitanzahlen (z. B. 32 Bits, 24 Bits, 16 Bits, 18 Bits usw.) erzeugen, basierend auf dem Zeitinformationssignal TMINF. Die beispielhafte Bitanzahl der Signale wird in den Klammern dargestellt. Der Synthetisierer 313 kann die Datenbitsignale DB1–DB4 und die Zeitinformationsbitsignale TIB1–TIB4 kombinieren zum Erzeugen von kombinierten Datensignalen SYND1–SYND4 der gleichen gesamten Bitanzahl (z. B. kombinierter Datensignale mit 32 + 32 = 40 + 24 = 48 + 16 = 56 + 8 = 64 Bits), so dass die kombinierten Datensignale SYND1–SYND4 die Erfassungszeitinformation von verschiedenen Bitanzahlen enthalten.
15 stellt ein Beispiel von den kombinierten Datensignalen SYND1–SYND4 dar. In 15 gibt „D” die erfassten Daten und gibt „T” die Zeitinformation der erfassten Daten wieder. Das erste kombinierte Datensignal SYND1 enthält die Zeitinformation von 8 Bits und die erfassten Daten von 56 Bits, das zweite kombinierte Datensignal SYND2 enthält die Zeitinformation von 16 Bits und die erfassten Daten von 48 Bits, das dritte kombinierte Datensignal SYND3 enthält die Zeitinformation von 24 Bits und die erfassten Daten von 40 Bits und das vierte kombinierte Datensignal SYND4 enthält die Zeitinformation von 32 Bits und die erfassten Daten von 32 Bits.
Der Multiplexer 314 kann eines von den kombinierten Datensignalen SYND1–SYND4 auswählen, basierend auf einem Zeitgrößensignal TMSZ von dem Hauptcontroller 400 in 2 zum Ausgeben des ausgewählten einen als das Packer-Datensignal PCKDT.
Von daher kann die Bitanzahl der in dem Packer-Datensignal PCKDT enthaltenen Zeitinformation effizient gesteuert werden durch Ändern des Wertes des Zeitgrößensignals TMSZ.
16 ist ein Blockdiagramm, das einen Packer darstellt, der in dem eingebetteten Logikanalysator aus 2 enthalten ist, gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte.
Bezugnehmend auf 16 kann ein Packer 302, der auch als eine Packer-Schaltung 302 bezeichnet werden kann, einen Datenextrahierer DEXT 321, einen Zeitinformationsextrahierer TIEXT 322 und einen Multiplexer MUX 323 enthalten. Der Datenextrahierer DEXT 321 und der Zeitinformationsextrahierer TIEXT 322 können jede durch Schaltungen oder einen Schaltkreis ausgebildet sein. Obwohl nicht in 16 dargestellt, kann der Packer 302 das Datenfreigabesignal DTEN empfangen, das die Datenerfassungszeit wiedergibt, wie oben beschrieben. Der Packer 302 kann das Packer-Datensignal PCKDT synchron mit dem Datenfreigabesignal DTEN erzeugen.
Der Datenextrahierer 321 kann ein Datenbitsignal DB einer festen Bitanzahl (z. B. einer festgelegten Anzahl von Bits) erzeugen, basierend auf dem Erfassungsdatensignal CPDT. Der Zeitinformationsextrahierer 322 kann ein Zeitinformationsbitsignal TIB der festgelegten Bitanzahl erzeugen, basierend auf dem Zeitinformationssignal TMINF. Die beispielhaften Bitanzahlen der Signale sind in den Klammern dargestellt (z. B. 64 Bits). Die Bitanzahl des Datenbitsignals DB kann gleich der Bitanzahl des Zeitinformationsbitsignals TIB sein.
Der Multiplexer 323 kann eines von dem Datenbitsignal DB und dem Zeitinformationsbitsignal TIB auswählen, basierend auf einem Zeitraumsignal TMPD von dem Hauptcontroller 400 aus 2 zum Ausgeben des ausgewählten einen als das Packer-Datensignal PCKDT.
17A, 17B und 17C sind Diagramme, die Beispiele von Packer-Datensignalen darstellen, welche durch den Packer aus 16 erzeugt sind.
Bezugnehmend auf 17A können die Erfassungsdaten D0 von 64 Bits als das Packer-Datensignal PCKDT ausgegeben werden zu der Zeit t1, können die Erfassungsdaten D1 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t2 und kann dann die Zeitinformation T0 und T1 ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t3. In der gleichen Art und Weise können die Erfassungsdaten D2 und D3 ausgegeben werden als das Packer-Datensignal zu Zeiten t4 und t5 und kann dann die Zeitinformation T2 und T3 ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t6. Als Ergebnis kann die Zeitinformation von 32 Bits den Erfassungsdaten von 64 Bits zugeordnet werden.
Bezugnehmend auf 17B können die Erfassungsdaten D0 von 64 Bits als das Packer-Datensignal PCKDT ausgegeben werden zu der Zeit t1, können die Erfassungsdaten D1 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t2, können die Erfassungsdaten D2 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t3, können die Erfassungsdaten D3 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t4 und können dann die Zeitinformationen T0, T1, T2 und T3 ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t5. In der gleichen Art und Weise können die Erfassungsdaten D4, D5, D6 und D7 ausgegeben werden als das Packer-Datensignal zu Zeiten t6, t7, t8 und t9 und können dann die Zeitinformationen T4, T5, T6 und T7 ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t10. Als ein Ergebnis kann die Zeitinformation von 16 Bits den Erfassungsdaten von 64 Bits zugeordnet werden.
Bezugnehmend auf 17C können die Erfassungsdaten D0 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t1, können die Erfassungsdaten D1 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t2, können die Erfassungsdaten D2 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t3, können die Erfassungsdaten D3 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t4, können die Erfassungsdaten D4 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t5, können die Erfassungsdaten D5 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t6, können die Erfassungsdaten D6 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t7, können die Erfassungsdaten D7 von 64 Bits ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t8 und können dann die Zeitinformationen T0, T1, T2, T3, T4, T5, T6 und T7 ausgegeben werden als das Packer-Datensignal PCKDT zu der Zeit t9. Als ein Ergebnis kann die Zeitinformation von 8 Bits den Erfassungsdaten von 64 Bits zugeordnet werden.
Von daher kann die Bitanzahl der Zeitinformation, welche in dem Packer-Datensignal PCKDT enthalten ist, effizient gesteuert werden, wie in 17A, 17B und 17C dargestellt ist, durch Verändern des Wertes des Zeitraumsignals TMPD.
18 ist ein Diagramm, welches einen in dem Packer aus 16 enthaltenen Datenextrahierer gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt, und 19 ist ein Diagramm, welches durch den Datenextrahierer aus 18 erzeugte Datensignale gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Bezugnehmend auf 18 kann ein Datenextrahierer 340 eine Mehrzahl von Flip-Flop-Vorrichtungen 341–348 und einem Multiplexer 349 enthalten. 18 stellt ein Beispiel zur Verarbeitung des Erfassungsdatensignals CPDT von 64 Bits dar. Jedoch sind zumindest einige Ausführungsformen der erfinderischen Konzepte nicht auf das in 18 dargestellte Beispiel beschränkt, und die Konfiguration des Datenextrahierers 340 kann auf vielfältige Art und Weise geändert werden, z. B. in Abhängigkeit von der Bitanzahl des Erfassungsdatensignals CPDT. In 18 stellen „FF” acht Flip-Flops dar, welche Ein-Byte-Daten entsprechen.
Die Erfassungsdaten in dem Erfassungsdatensignal CPDT können anfänglich in der ersten Flip-Flop-Vorrichtung 341 gespeichert werden. Wenn die neuen Erfassungsdaten durch das Erfassungsdatensignal CPDT eingegeben werden, wird ein Abschnitt der in der ersten Flip-Flop-Vorrichtung 341 gespeicherten Daten verschoben und gespeichert in der zweiten Flip-Flop-Vorrichtung 342 und die neuen Erfassungsdaten werden in der ersten Flip-Flop-Vorrichtung 341 gespeichert. Auf diese Art und Weise werden die ältesten Erfassungsdaten in der achten Flip-Flop-Vorrichtung 348 gespeichert und werden die jüngsten Erfassungsdaten in der ersten Flip-Flop-Vorrichtung 341 gespeichert. Die Schiebeoperation zwischen den Flip-Flop-Vorrichtungen 341–348 kann synchron mit dem Datenfreigabesignal DTEN durchgeführt werden, welches die Datenerfassungszeit wiedergibt.
Die 64 Bits D00–D07 von der ersten Flip-Flop-Vorrichtung 341 können ein erstes Datenbitsignal DBa bilden, die 64 Bits D00–D03 und D10–D13 von der ersten und der zweiten Flip-Flop-Vorrichtung 341 und 342 können ein zweites Datenbitsignal DBb bilden, die 64 Bits D00, D01, D10, D11, D20, D21, D30 und D31 von der ersten bis vierten Flip-Flop-Vorrichtung 341–344 können ein drittes Datenbitsignal DBc bilden und die 64 Bits D00, D10, D20, D30, D40, D50, D60 und D70 von der ersten bis achten Flip-Flop-Vorrichtung 341–348 können ein viertes Datenbitsignal DBd bilden. Die so gebildeten ersten bis achten Datenbitsignale DBa, DBb, DBc und DBd sind in 19 dargestellt.
Der Multiplexer 349 kann eines von den ersten bis vierten Datenbitsignalen DBa, DBb, DBc und DBd als Antwort auf ein Bitbreitensignal BTWD von dem Hauptcontroller 400 in 2 auswählen und das eine ausgewählte als das Datenbitsignal DB ausgeben.
Von daher kann der Packer 340 eine Bitanzahl einstellen, die bei den Erfassungsdaten erfasst wird von einer Gesamtbitanzahl des Erfassungsdatensignals CPDT, als Antwort auf das Bitbreitensignal BTWD. Zum Beispiel kann, wie in 18 und 19 dargestellt, die Gesamtbitanzahl des Erfassungsdatensignals CPDT 64 sein. Die gesamten 64 Bits können erfasst werden, wenn das erste Datenbitsignal DBa ausgewählt wird, die 32 Bits von den gesamten 64 Bits können erfasst werden, wenn das zweite Datenbitsignal DBb ausgewählt wird, die 16 Bits von den gesamten 64 Bits können erfasst werden, wenn das dritte Datenbitsignal DBc ausgewählt wird und die 8 Bits von den gesamten 64 Bits können erfasst werden, wenn das vierte Datenbitsignal DBd ausgewählt wird.
Wenn ein Teil der gesamten Bits des Erfassungsdatensignals CPDT bedeutsam ist und für eine Fehlerbeseitigung benötigt wird, kann nur der Teil der gesamten Bits tatsächlich erfasst werden. Somit kann das Datenaufkommen in der integrierten Schaltung verringert werden und kann die beschränkte Speicherkapazität effizient genutzt werden.
Von daher können der eingebettete Logikanalysator und die integrierte Schaltung mit dem eingebetteten Logikanalysator gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte effizient eine Sammlung von für eine Fehlerbeseitigung benötigten Daten steuern, und somit kann eine Fehlerbeseitigung der integrierten Schaltung effizient durchgeführt werden durch Überwinden von Beschränkungen interner Ressourcen der integrierten Schaltung, wie z. B. ein Datenaufkommen eines Hauptbusses, eine interne Speicherkapazität usw.
20 ist ein Blockdiagramm, das einen eingebetteten Logikanalysator gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Bezugnehmend auf 20 kann ein eingebetteter Logikanalysator 51 den Vergleichsblock 100, den Operationsblock 200, den Packer 300, den Hauptcontroller 400 und einen Eingabeselektor 500 enthalten.
Der Eingabeselektor 500 kann eines von logischen Signalen INLOG1–INLOGn von den in der integrierten Schaltung 10 aus 1 enthaltenen Funktionsblöcken auswählen zum Bereitstellen des einen ausgewählten als das Eingangsdatensignal INDT. Der Eingangsselektor 500 kann durch einen Multiplexer MUX impelementiert sein, der eine Auswahloperation als Antwort auf ein Auswahlsteuersignal MXCON von dem Hauptcontroller 400 durchführt.
Der Vergleichsblock 100 kann ein Erfassungsdatensignal CPDT und eine Mehrzahl von Vergleichsfreigabesignalen CMPEN basierend auf einem Eingangsdatensignal INDT erzeugen. Die Vergleichsfreigabesignale CMPEN können jeweils bei unterschiedlichen Vergleichsbedingungen aktiviert werden. Das Eingangsdatensignal INDT kann von dem einen Funktionsblock, der direkt mit dem eingebetteten Logikanalysator 50 verbunden ist, wie in 1 dargestellt, bereitgestellt werden. Das Eingangsdatensignal INDT kann ein Parallelsignal mit mehreren Bits sein. Der Hauptcontroller 400 kann Vergleichssteuersignale CMPCON erzeugen, welche die Vergleichsbedingungen wiedergeben, zum Steuern des Vergleichsblocks 100. Die Vergleichssteuersignale CMPCON können die Schiebesteuersignale SFT, die Referenzdatensignale CMPVL und die Auswahlsignale CMPMX wie oben mit Bezug auf 3 bis 6 beschrieben, enthalten.
Der Operationsblock 200 kann die Vergleichsfreigabesignale CMPEN empfangen und eine Logikoperation an den Vergleichsfreigabesignalen CMPEN durchführen zum Erzeugen eines Datenfreigabesignals DTEN, welches die Datenerfassungszeit anzeigt. Der Hauptcontroller 400 kann Operationssteuersignale OPTCON erzeugen, welche die Logikoperation wiedergeben, zum Steuern des Operationsblocks 200. Die Operationssteuersignale OPTCON können das Startauslösesignal STROP, das Endauslösesteuersignal ETROP, das Schreibfreigabesteuersignal WENOP, das Zeitsteuersignal TMCON und das Auswahlsignal CNTOPT wie mit Bezug auf 7 bis 13 beschrieben, enthalten.
Der Packer 300 kann das Erfassungsdatensignal CPDT von dem Vergleichsblock 100 und das Datenfreigabesignal DTEN von dem Operationsblock 200 empfangen. Der Packer 300 kann ein Packer-Datensignal PCKDT mit Erfassungsdaten und Erfassungszeitinformation basierend auf dem Erfassungsdatensignal CTDT, dem Datenfreigabesignal DTEN und einem Zeitinformationssignal TMINF erzeugen. Der Hauptcontroller 400 kann Packer-Steuersignale PCKCON erzeugen zum Steuern der Operation des Packers 300. Die Packer-Steuersignale PCKCON können das Zeitgrößensignal TMSZ, das Zeitraumsignal TMPD und das Bitbreitensignal BTWD wie oben beschrieben mit Bezug auf 14 bis 19 enthalten.
Der Hauptcontroller 400 kann ein Register REG 450 enthalten, welches Steuerwerte speichert, sowie die Signale CMPCON, OPTCON und PCKCON basierend auf den in dem Register 450 gespeicherten Werten erzeugen. Wenn ein Problem in der integrierten Schaltung 10 auftritt, können die Steuerwerte derart festgelegt werden, dass sie für eine benötigte Fehlerbeseitigung geeignet sind. Durch das Festlegen der Steuerwerte können der Start- und Endzeitpunkt der Datenerfassungsdauer, die Datenerfassungszeit, eine Auswahl der Erfassungsdaten, eine Kombination der Erfassungszeitinformation usw. effizient gesteuert werden. Der Einfachheit der Beschreibung halber wird 2 erklärt mit Bezug auf ein Beispiel, bei dem der Hauptcontroller 400 in dem eingebetteten Logikanalysator 50 enthalten ist. Jedoch sind einige beispielhafte Ausführungsformen der erfinderischen Konzepte nicht auf die in 2 dargestellten Beispiele beschränkt und der Hauptcontroller 400 kann in anderen Funktionsblöcken einschließlich z. B. einen Prozessor enthalten sein.
Von daher können der eingebettete Logikanalysator 51 und die integrierte Schaltung mit dem eingebetteten Logikanalysator 51 gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte eine Sammlung von für eine Fehlerbeseitigung benötigte Daten effizient steuern und somit kann eine Fehlerbeseitigung der integrierten Schaltung effizient durchgeführt werden durch Überwinden von Beschränkungen der internen Ressourcen der integrierten Schaltung, wie z. B. ein Datenaufkommen eines Hauptbusses einer internen Speicherkapazität usw.
21A und 21B sind Diagramme, welche eine Bereitstellung von Logiksignalen gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellen.
Bei zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte kann, wie in 21A dargestellt ist, ein Eingangsselektor 501 Logiksignale INLOG1 und INLOG2 von dem gleichen Funktionsblock FB empfangen und eines von den Logiksignalen INLOG1 und INLOG2 als das Eingangsdatensignal INDT bereitstellen. Bei zumindest einigen weiteren beispielhaften Ausführungsformen der erfinderischen Konzepte kann, wie in 21B dargestellt ist, ein Eingangsselektor 502 Logiksignale INLOG1 und INLOG2 von verschiedenen Funktionsblöcken FB1 und FB2 empfangen und eines von den Logiksignalen INLOG1 und INLOG2 als das Eingangsdatensignal INDT bereitstellen. Von daher kann die Datensammlung selektiv für eines von einer Mehrzahl von Logiksignalen durchgeführt werden unter Verwendung des gemeinsamen eingebetteten Logikanalysators, und somit können die Datensammlung und eine Fehlerbeseitigung noch effizienter durchgeführt werden. Die in 21A und 21B dargestellten Funktionsblöcke FB können alle ausgebildet sein durch Schaltungen oder einen Schaltkreis.
22 ist ein Blockdiagramm, welches eine integrierte Schaltung gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Bezugnehmend auf 22 kann eine integrierte Schaltung IC 60 eine Verbindungsvorrichtung 20, eine Mehrzahl von Funktionsblöcken FB 61, 62 und 63, welche mit der Verbindungsvorrichtung 20 verbunden sind, und einen eingebetteten Logikanalysator ELA 52, der direkt mit zumindest einem der Funktionsblöcke 61, 62 und 63 verbunden ist, enthalten. Die Verbindungsvorrichtung 20, eine Mehrzahl von Funktionsblöcken FB 61, 62 und 63 und der eingebettete Logikanalysator ELA 52 können alle ausgebildet sein durch Schaltungen oder einen Schaltkreis. Außerdem kann der Logikanalysator 52 verbunden sein mit der Verbindungsvorrichtung 20. Der eingebettete Logikanalysator 52 kann zusammen mit den Funktionsblöcken 61, 62 und 63 sowie der Verbindungsvorrichtung 20 in dem gleichen Halbleiterchip integriert sein. Wie in 22 dargestellt, können die Funktionsblöcke 61, 62 und 63 einen Prozessor 62 und einen eingebetteten Speicher MEM1 63 enthalten.
Der eingebettete Logikanalysator 52 kann einen Vergleichsblock CBK, einen Operationsblock OBK, einen Packer PKR, einen Puffer FIFO und einen Direktspeicherzugriffs-Controller DMA enthalten, die jeweils durch Schaltungen oder einen Schaltkreis ausgebildet sein können. Im Vergleich zu der Konfiguration aus 2 kann der eingebettete Logikanalysator 52 weiter den Puffer FIFO und den Direktspeicherzugriffs-Controller DMA enthalten. Dementsprechend kann der eingebettete Logikanalysator 52 den gleichen Aufbau wie der eingebettete Logikanalysator 50 besitzen mit der Ausnahme, dass der eingebettete Logikanalysator 52 zusätzlich den Puffer FIFO und den Direktspeicherzugriffs-Controller DMA enthält. Der Puffer FIFO kann Daten des Packer-Datensignals von dem Packer PKR speichern. Der Direktspeicherzugriffs-Controller DMA kann die in dem Puffer gespeicherten Daten zu dem in der integrierten Schaltung 60 enthaltenen eingebetteten Speicher 63 übertragen. Zusätzlich kann der Direktspeicherzugriffs-Controller DMA die in dem Puffer FIFO gespeicherten Daten an einen externen Speicher MEM2 70 außerhalb der integrierten Schaltung 60 übertragen. Weiter kann der Direktspeicherzugriffs-Controller DMA die in dem Puffer FIFO gespeicherten Daten an eine externe Vorrichtung, wie z. B. einen Personal Computer PC 80, durch eine externe Hochgeschwindigkeitsschnittstelle I/F 65, wie z. B. einen Universal Serial Bus (USB), einen PCI-Express usw., übertragen. Der Direktspeicherzugriffs-Controller DMA kann mit dem eingebetteten Speicher 63, einem Speichercontroller 64 und/oder der externen Hochgeschwindigkeitsschnittstelle 65 durch die Verbindungsvorrichtung 20 verbunden sein. Wie in 22 dargestellt, kann der Speichercontroller 64 in dem Prozessor 62 enthalten sein.
23 ist ein Blockdiagramm, das ein Computersystem mit einem Videoencoder gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.
Bezugnehmend auf 23 kann ein Rechensystem 1000 einen Prozessor 1010, eine Speichervorrichtung 1020, eine Speichervorrichtung 1030, eine Eingabe-/Ausgabe-Vorrichtung 1040, eine Leistungsversorgung 1050 und einen Bildsensor 900 enthalten. Obwohl es nicht in 23 dargestellt ist, kann das Rechensystem 1000 weiter Anschlüsse enthalten, die mit einer Videokarte, einer Soundkarte, einer Speicherkarte, einer Universal-Serial-Bus(USB)-Vorrichtung und/oder anderen elektronischen Vorrichtungen kommunizieren.
Der Prozessor 1010 kann verschiedene Berechnungen oder Aufgaben durchführen. Der Prozessor 1010 kann einen eingebetteten Logikanalysator ELA 1011 enthalten. Der eingebettete Logikanalysator 1011 kann eine Konfiguration für effizientes Steuern der Sammlung von für eine Fehlerbeseitigung benötigten Daten besitzen wie mit Bezug auf 1 bis 22 beschrieben wurde. Zum Beispiel kann der ELA 1011 den gleichen Aufbau und die gleiche Funktion besitzen wie oben mit Bezug auf den ELA 50, den ELA 51 oder den ELA 52 beschrieben wurde. Gemäß einigen Ausführungsformen kann der Prozessor 1010 zum Beispiel ein Mikroprozessor oder eine zentrale Verarbeitungseinheit (CPU) sein. Der Prozessor 1010 kann mit der Speichervorrichtung 1020, der Speichervorrichtung 1030 und der Eingabe-/Ausgabe-Vorrichtung 1040 über einen Adressbus, einen Steuerbus und/oder einen Datenbus kommunizieren. Bei zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte kann der Prozessor 1010 mit einem erweiterten Bus, wie z. B. einem Peripheral Component Interconnection(PCI)-Bus gekoppelt sein. Die Speichervorrichtung 1020 kann Daten für den Betrieb des Rechensystems 1000 speichern. Zum Beispiel kann die Speichervorrichtung 1020 realisiert sein unter Verwendung einer dynamischen Direktzugriffspeicher(DRAM)-Vorrichtung, einer mobilen DRAM-Vorrichtung, einer statischen Direktzugriffsspeicher(SRAM)-Vorrichtung, einer Phasenänderungs-Direktzugriffsspeicher(PRAM)-Vorrichtung, einer ferroelektrischen Direktzugriffsspeicher(FRAM)-Vorrichtung, einer resistiven Direktzugriffsspeicher(RRAM)-Vorrichtung und/oder einer magnetischen Direktzugriffsspeicher(MRAM)-Vorrichtung. Die Speichervorrichtung kann ein Festkörperlaufwerk (SSD), ein Festplattenlaufwerk (HDD), einen Compact-Disc-Nur-Lese-Speicher (CD-ROM) usw. enthalten. Die Eingabe-/Ausgabe-Vorrichtung 1040 kann eine Eingabevorrichtung (z. B. eine Tastatur, ein Tastenfeld, eine Mouse usw.) und eine Ausgabe-Vorrichtung (z. B. einen Drucker, eine Anzeigevorrichtung usw.) enthalten. Die Leistungsversorgung 1050 liefert Betriebsspannungen für das Rechensystem 1000.
Der Bildsensor 900 kann mit dem Prozessor 1010 über die Busse oder andere Kommunikationsverbindungen kommunizieren. Der Bildsensor 900 kann mit dem Prozessor 1010 in einem Chip integriert sein oder der Bildsensor 900 und der Prozessor 1010 können als separate Chips realisiert sein.
Das Rechensystem 1000 kann gemäß irgendeiner oder mehrerer einer großen Auswahl an Gehäusetechnologien gehäust sein, wie z. B. einem Package-on-Package (PoP), Ball-Grid-Arrays (BGAs), Chip-Scale-Packages (CSPs), Plastic-Leaded Chip-Carrier (PLCC), Plastic-Dual-In-Line-Package (PDIP), Die-In-Waffle-Pack, Die-In-Wafer-Form, Chip-On-Board (COB), Ceramic-Dual-In-Line-Package (CERDIP), Plastic-Metric-Quad-Flat-Pack (MQFP), Thin-Quad-Flat-Pack (TQFP), Small-Outline-Integrated-Circuit (SOIC), Shrink-Small-Outline-Package (SSOP), Thin-Small-Outline-Package (TSOP), System-In-Package (SIP), Multi-Chip-Package (MCP), Wafer-Level-Fabricated-Package (WFP) oder Wafer-Level-Processed-Stack-Package (WSP).
Das Rechensystem 1000 kann irgendein Computersystem von einer Vielzahl von verschiedenen Rechensystemen sein und einen eingebetteten Logikanalysator gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte enthalten. Zum Beispiel kann das Rechensystem 1000 eine Digitalkamera, ein Mobiltelefon, ein Smartphone, einen tragbaren Multimedia-Player (PMP), einen persönlichen digitalen Assistenten (PDA) usw. enthalten.
24 ist ein Blockdiagramm, welches eine Schnittstelle darstellt, die in dem Rechensystem aus 23 gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte verwendet werden kann.
Bezugnehmend auf 24 kann ein Rechensystem 1100 realisiert sein durch eine Datenverarbeitungsvorrichtung, die eine Mobile-Industry-Processor-Interface(MIPI^®)-Schnittstelle verwendet. Das Rechensystem 1100 kann einen Anwendungsprozessor 1110, einen Bildsensor 1140, eine Anzeigevorrichtung 1150 usw. enthalten. Ein CSI-Host 1112 des Anwendungsprozessors 1110 kann eine serielle Kommunikation mit einer CSI-Vorrichtung 1141 des Bildsensors 1140 über eine Camera-Serial-Interface(CSI)-Schnittstelle durchführen. Bei zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte kann der CSI-Host 1112 einen Deserialisierer (DES) enthalten und die CSI-Vorrichtung 1141 kann einen Serialisierer (SER) enthalten. Ein DSI-Host 1111 des Anwendungsprozessors 1110 kann serielle Kommunikation mit einer DSI-Vorrichtung 1151 der Anzeigevorrichtung 1150 über eine Display-Serial-Interface(DSI)-Schnittstelle durchführen.
Bei zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte kann der DSI-Host 1111 einen Serialisierer (SER) enthalten und kann die DSI-Vorrichtung 1151 einen Deserialisierer (DES) enthalten. Das Rechensystem 1100 kann weiter einen Radiofrequenz(RF)-Chip 1160 enthalten, welcher eine Kommunikation mit dem Anwendungsprozessor 1110 durchführt. Eine physikalische Schicht (PHY) 1113 des Rechensystems 1100 und eine physikalische Schicht (PHY) 1161 des RF-Chips 1160 kann Datenkommunikation durchführen, basierend auf einem MIPI®-DigRFSM-Standard. Der Anwendungsprozessor 1110 kann weiter einen DigRFSM-MASTER 1114 enthalten, welcher die Datenkommunikation des PHY 1161 steuert.
Der Prozessor 1010 kann einen eingebetteten Logikanalysator ELA 1115 enthalten. Der eingebettete Logikanalysator 1115 kann eine Konfiguration für effizientes Steuern der Sammlung von für eine Fehlerbeseitigung benötigten Daten wie oben beschrieben mit 1 bis 22 aufweisen. Zum Beispiel kann der ELA 1115 den gleichen Aufbau und die gleiche Funktion wie oben beschrieben mit Bezug auf den ELA 50, den ELA 51 oder dem ELA 52 besitzen.
Das Rechensystem 1100 kann weiter ein globales Positionsbestimmungssystem (GPS) 1120, einen Speicher 1170, ein MIC 1180, eine DRAM-Vorrichtung 1185 und einen Lautsprecher 1190 enthalten. Zusätzlich kann das Rechensystem 1100 Kommunikation unter Verwendung eines Ultrabreitbandes (UWB) 1210, eines drahtlosen lokalen Netzwerkes (WLAN) 1220, von Worldwide Interoperability-For-Microwave-Access (WIMAX) 1230 usw. durchführen. Jedoch sind der Aufbau und die Schnittstelle des Rechensystems 1100 nicht darauf beschränkt.
Wie von Fachleuten erkannt werden wird, können beispielhafte Ausführungsformen der erfinderischen Konzepte als ein System, ein Verfahren, ein Computerprogrammprodukt und/oder ein Computerprogrammprodukt sein, das ausgebildet ist in einem oder mehreren computerlesbaren Medien mit einem darauf ausgebildeten computerlesbaren Programmcode. Der computerlesbare Programmcode kann einem Prozessor eines Mehrzweck-Computers, eines Spezialcomputers oder einer anderen programmierbaren Datenverarbeitungsvorrichtung bereitgestellt werden. Das computerlesbare Medium kann ein computerlesbares Signalmedium oder ein computerlesbares Speichermedium sein. Das computerlesbare Speichermedium kann irgendein körperliches Medium sein, das ein Programm enthalten oder speichern kann zum Zwecke des Benutzens von oder in Verbindung mit einem Anweisungsausführungssystem, -gerät oder -vorrichtung.
Die vorliegende Offenbarung kann angewendet werden auf beliebige Vorrichtungen und Systeme mit einem eingebetteten Logikanalysator für eine Fehlerbeseitigung beliebiger integrierter Schaltungen. Zum Beispiel kann die vorliegende Offenbarung angewendet werden auf Systeme, wie z. B. ein Mobiltelefon, ein Smartphone, einen persönlichen digitalen Assistenten (PDA), einen tragbaren Multimediaplayer (PMP), eine Digitalkamera, einen Kamerarekorder, einen Personal Computer (PC), einen Server-Computer, eine Workstation, einen Laptop-Computer, einen digitalen Fernseher, eine Set-Top-Box, eine tragbare Spielekonsole, ein Navigationssystem usw.
Da somit beispielhafte Ausführungsformen der erfinderischen Konzepte beschrieben wurden, wird es offensichtlich sein, dass dieselben in vielerlei Art und Weise variiert werden können. Solche Abwandlungen werden nicht als von dem beabsichtigten Grundgedanken und Umfang der beispielhaften Ausführungsformen der erfinderischen Konzepte abweichend angesehen und alle solche Abwandlungen, die für einen Fachmann offensichtlich wären, sollen innerhalb des Umfangs der folgenden Ansprüche enthalten sein.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

KR 10-2015-0114422 [0001]

Claims

Eingebetteter Logikanalysator (50) einer integrierten Schaltung (10) mit: einem Vergleichsblock (100), der konfiguriert ist zum Erzeugen eines Erfassungsdatensignals (CPDT) und einer Mehrzahl von Vergleichsfreigabesignalen (CMPEN), basierend auf einem Eingangsdatensignal (INDT) von einem der Funktionsblöcke (11–17), die in der integrierten Schaltung (10) enthalten sind, so dass die Vergleichsfreigabesignale (CMPEN) jeweils basierend auf verschiedenen Vergleichsbedingungen aktiviert werden; einem Operationsblock (200), der konfiguriert ist zum Durchführen einer Logikoperation an den Vergleichsfreigabesignalen (CMPEN) zum Erzeugen eines Datenfreigabesignals (DTEN), welches eine Datenerfassungszeit anzeigt; und eine Packer-Schaltung (300), die konfiguriert ist zum Erzeugen eines Packer-Datensignals (PCKDT) mit Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal (CPDT), dem Datenfreigabesignal (DTEN) und einem Zeitinformationssignal (TMINF).
Eingebetteter Logikanalysator (50) nach Anspruch 1, weiter mit: einem Haupt-Controller (400), der konfiguriert ist zum Erzeugen von Vergleichssteuersignalen (CMPCON), welche die Vergleichsbedingungen anzeigen, Operationssteuersignalen (OPTCON), welche die Logikoperation des Operationsblockes (200) steuern und Packer-Steuersignalen (PCKCON), welche eine Operation der Packer-Schaltung (300) steuern.
Eingebetteter Logikanalysator (50) nach Anspruch 1, wobei der Vergleichsblock (100) enthält: eine Mehrzahl von Vergleichsschaltungen (COMP1–COMP8), wobei jede Vergleichsschaltung (COMP1–COMP8) konfiguriert ist zum Erzeugen eines Freigabesignals (CMPEN1–CMPEN8) von den Vergleichsfreigabesignalen (CMPEN) basierend auf dem Eingabedatensignal (INDT) und einem Steuersignal von den Vergleichssteuersignalen (CMPCON), welche die Vergleichsbedingungen angeben.
Eingebetteter Logikanalysator (50) nach Anspruch 3, wobei zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen (COMP1–COMP8) konfiguriert ist zum Schieben des Eingangsdatensignals (INDT) zum Erzeugen eines verschobenen Datensignals (CMPDT1–CMPDT8) und konfiguriert ist zum Vergleichen des verschobenen Datensignals (CMPDT1–CMPDT8) mit einem Referenzdatensignal (CMPVL) zum Erzeugen des durch die erste Vergleichsschaltung erzeugten Freigabesignals (CMPEN1–CMPEN8).
Eingebettete Logikanalysator nach Anspruch 3, wobei zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen (COMP1–COMP8) konfiguriert ist zum: Schieben eines von dem Eingangsdatensignal (INDT) und einem ersten verschobenen Datensignal von einer zweiten Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen (COMP1–COMP8) zum Erzeugen eines zweiten verschobenen Datensignals und Vergleichen des zweiten verschobenen Datensignals mit einem von einem Referenzdatensignal und einem dritten verschobenen Datensignal von einer dritten Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen zum Erzeugen des durch die erste Vergleichsschaltung erzeugten Freigabesignals.
Eingebetteter Logikanalysator nach Anspruch 3, wobei zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen enthält: ein erstes Schieberegister (LSR), das konfiguriert ist zum Schieben des Eingangsdatensignals nach links als Antwort auf erste Bits eines Schiebesteuersignals (SFT), wobei die ersten Bits eine Schiebeanzahl nach links wiedergeben; ein zweites Schieberegister (RSR), das konfiguriert ist zum Schieben eines Ausgangssignals (SFDT) des ersten Schieberegisters (LSR) nach rechts als Antwort auf zweite Bits des Schiebesteuersignals (SFT), wobei die zweiten Bits eine Schiebeanzahl nach rechts wiedergeben; und einen Vergleicher (CMP), der konfiguriert ist zum Vergleichen eines Ausgangssignals (CMPDT) des zweiten Schieberegisters (RSR) mit einem Referenzdatensignal (CMPVL) als Antwort auf dritte Bits des Schiebesteuersignals (SFT) zum Erzeugen des durch die erste Vergleichsschaltung erzeugten Freigabesignals (CMPEN), wobei die dritten Bits eine Vergleichsbitanzahl wiedergeben.
Eingebetteter Logikanalysator nach Anspruch 3, wobei der Vergleichsblock weiter enthält: einen Multiplexer (MX2), der konfiguriert ist zum Auswählen eines Signals von dem Eingangsdatensignal (INDT) und von Schiebedatensignalen (CMPDT1), welche durch die Mehrzahl von Vergleichsschaltungen (COMP1–COMP8) erzeugt wurden und zum Ausgeben des ausgewählten Signals als das Erfassungsdatensignal (CPDT).
Eingebetteter Logikanalysator nach Anspruch 1, wobei der Operationsblock (200) enthält: eine erste Operationsschaltung (210), die konfiguriert ist zum Erzeugen eines Startauslösefreigabesignals (STREN), basierend auf den Vergleichsfreigabesignalen (CMPEN) und einem Startauslösesteuersignal (STROP); eine zweite Operationsschaltung (220), die konfiguriert ist zum Erzeugen eines Endauslösefreigabesignals (ETREN), basierend auf den Vergleichsfreigabesignalen (CMPEN) und einem Endauslösesteuersignal (ETROP); und eine dritte Operationsschaltung (230), die konfiguriert ist zum Erzeugen eines Schreibfreigabesignals (WREN), basierend auf den Vergleichsfreigabesignalen (CMPEN) und einem Vergleichsfreigabesteuersignal (WENOP).
Eingebetteter Logikanalysator nach Anspruch 8, wobei jede von der ersten Operationsschaltung (210), der zweiten Operationsschaltung (220) und der dritten Operationsschaltung (230) enthält: eine Mehrzahl von Multiplexer (211–215), die konfiguriert sind zum Ausgeben von ersten ausgewählten Signalen (SCMPEN1–SCMPEN4), welche von den Vergleichsfreigabesignalen (CMPEN1–CMPEN8) ausgewählt wurden, so dass die ersten ausgewählten Signale (SCMPEN1–SCMPEN5) einem Teil der Vergleichsfreigabesignale entsprechen als Antwort auf jedes von dem Startauslösesteuersignal (STROP), dem Endauslösesteuersignal (ETROP) und dem Schreibfreigabesteuersignal (WNOP); und eine Operatorschaltung (216), die konfiguriert ist zum Durchführen einer Logikoperation an den ersten ausgewählten Signalen (SCMPEN1–SCMPEN6) als Antwort auf jedes von dem Startauslösesteuersignal (STROP), dem Endauslösesteuersignal (ETROP) und dem Schreibfreigabesteuersignal (WNOP) zum Erzeugen jedes von dem Startauslösefreigabesignal (STREN), dem Endauslösefreigabesignal (ETREN) und dem Schreibfreigabesignal (WREN).
Eingebetteter Logikanalysator nach Anspruch 8, wobei der Operationsblock (200) weiter enthält: einen Zeitcontroller (250), der konfiguriert ist zum Erzeugen des Schreibeinschaltsignals (WRON), welches Start- und Endzeitpunkte der Datenerfassungsdauer anzeigt, als Antwort auf das Startauslösefreigabesignal (STREN), das Endauslösefreigabesignal (ETREN) und ein Zeitsteuersignal (TMCON); und ein Logikgatter (260), das konfiguriert ist zum Erzeugen des Datenfreigabesignals (DTEN), basierend auf dem Schreibeinschaltsignal (WRON) und dem Schreibfreigabesignal (WREN).
Eingebetteter Logikanalysator nach Anspruch 10, wobei der Zeitcontroller (250) enthält: eine erste Logikschaltung (251), die konfiguriert ist zum Erzeugen eines Schreibstartsignals (WSTT), das den Startzeitpunkt der Datenerfassungsdauer anzeigt; eine zweite Logikschaltung (252), die konfiguriert ist zum Erzeugen eines Schreibendsignals (WEND), welches den Endzeitpunkt der Datenerfassungsdauer anzeigt; einen internen Zeitmesser (253), der konfiguriert ist zum Bereitstellen einer relativen Zeit der Datenerfassung; und einen Zähler (254), der konfiguriert ist zum Zählen von Aktivierungsanzahlen des Startauslösefreigabesignals (STREN) und des Endauslösefreigabesignals (ETREN).
Eingebetteter Logikanalysator nach Anspruch 8, wobei die erste Operationsschaltung (210) konfiguriert ist zum Variieren des Startauslösesteuersignals (STROP), basierend auf einer Anzahl von Aktivierungen des Startauslösefreigabesignals (STREN) und die zweite Operationsschaltung konfiguriert ist zum Variieren des Endauslösesteuersignals (ETROP), basierend auf einer Anzahl von Aktivierungen des Endauslösefreigabesignals (ETREN).
Eingebetteter Logikanalysator nach Anspruch 1, wobei die Packer-Schaltung (300) enthält: eine Datenextrahierschaltung (311), die konfiguriert ist zum Erzeugen von Datenbitsignalen (DB1–DB4), basierend auf dem Erfassungsdatensignal (CPDT), wobei die Datenbitsignale (DB1–DB4) alle verschiedene Anzahlen von Bits aufweisen; eine Zeitinformationsextrahierschaltung (312), die konfiguriert ist zum Erzeugen von Zeitinformationsbitsignalen (TIB1–TIB4), basierend auf dem Zeitinformationssignal (TMINF), wobei die Zeitinformationsbitsignale (TIB1–TIB4) alle verschiedene Anzahlen von Bits aufweisen; eine Synthetisierschaltung (313), die konfiguriert ist zum Kombinieren der Datenbitsignale (DB1–DB4) und der Zeitinformationsbitsignale (TIB1–TIB4) zum Erzeugen von kombinierten Datensignalen (SYND1–SYND4), die alle eine gleiche Anzahl von Bits aufweisen; und einen Multiplexer (314), der konfiguriert ist zum selektiven Ausgeben eines von den kombinierten Datensignalen (SYND1–SYND4) als das Packer-Datensignal (PCKDT), basierend auf einem Zeitgrößensignal (TMSZ).
Eingebetteter Logikanalysator nach Anspruch 1, wobei die Packer-Schaltung (302) enthält: eine Datenextrahierschaltung (321), die konfiguriert ist zum Erzeugen eines Datenbitsignals (DB) einer festen Bitanzahl, basierend auf dem Erfassungsdatensignal (CPDT); eine Zeitinformationsextrahierschaltung (322), die konfiguriert ist zum Erzeugen eines Zeitinformationsbitsignals (TIB) der festen Bitanzahl, basierend auf dem Zeitinformationssignal (TMINF); und einen Multiplexer (323), der konfiguriert ist zum selektiven Ausgeben eines von dem Datenbitsignal (DB) und dem Zeitinformationsbitsignal (TIB) als das Packer-Datensignal (PCKDT), basierend auf einem Zeitspannensignal (TMPD).
Eingebetteter Logikanalysator nach Anspruch 1, wobei die Packer-Schaltung (300; 301; 302) konfiguriert ist zum Einstellen einer Anzahl von Bits, die erfasst wurden für die Erfassungsdaten von einer Gesamtheit von Bits des Erfassungsdatensignals (CPDT) als Antwort auf ein Bitbreitensignal (BTWD).
Eingebetteter Logikanalysator (50) nach Anspruch 1, weiter mit: einer Eingabeauswahlschaltung, die konfiguriert ist zum Auswählen eines der Logiksignale von den Funktionsblöcken (11–17) als das Eingangsdatensignal (INDT).
Integrierte Schaltung (10) mit: dem eingebetteten Logikanalysator (50) nach Anspruch 1; einer Verbindungsschaltung (20); und den Funktionsblöcken (11–17), wobei die Funktionsblöcke (11–17) mit der Verbindungsschaltung (20) verbunden sind und wobei der eingebettete Logikanalysator (50) direkt mit zumindest einem von den Funktionsblöcken (11–17) verbunden ist.
Eingebetteter Logikanalysator (50) mit einer integrierten Schaltung (10), aufweisend: eine Eingangsauswahlschaltung (500), die konfiguriert ist zum Auswählen eines der Logiksignale (INLOG1–INLOGn) von in der integrierten Schaltung (10) enthaltenen Funktionsblöcken (11–17) als ein Eingangsdatensignal (INDT) und zum Bereitstellen des Eingangsdatensignals (INDT); einen Vergleichsblock (100), der konfiguriert ist zum Erzeugen eines Erfassungsdatensignals (CPDT) und einer Mehrzahl von Vergleichsfreigabesignalen (CMPEN), basierend auf dem Eingangsdatensignal (INDT), so dass die Vergleichsfreigabesignale (CMPEN) jeweils aktiviert werden, basierend auf verschiedenen Vergleichsbedingungen; einen Operationsblock (200), der konfiguriert ist zum Durchführen einer Logikoperation an den Vergleichsfreigabesignalen (CMPEN) zum Erzeugen eines Datenfreigabesignals (DTEN), welches eine Datenerfassungszeit anzeigt; eine Packer-Schaltung (300), die konfiguriert ist zum Erzeugen eines Packer-Datensignals (PCKDT) mit Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal (CPDT), dem Datenfreigabesignal (DTEN) und einem Zeitinformationssignal (TMINF); und einen Haupt-Controller (400), der konfiguriert ist zum Steuern von Operationen der Eingangsauswahlschaltung (500), des Vergleichsblocks (100), des Operationsblocks (200) und der Packer-Schaltung (300).
Eingebetteter Logikanalysator mit: einer ersten Schaltung, die konfiguriert ist zum: Empfangen von Eingangsdaten, welche von zumindest einem Funktionsblock einer integrierten Schaltung erzeugt wurden, und Erzeugen von Erfassungsdaten, basierend auf Referenzdatensignalen und den Eingangsdaten; und einer zweiten Schaltung, die konfiguriert ist zum Erzeugen eines Packer-Datensignals mit Fehlerbeseitigungsinformation der integrierten Schaltung durch Kombinieren von Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal.
Eingebetteter Logikanalysator nach Anspruch 19, weiter mit: einem Operationsblock, wobei die erste Schaltung weiter konfiguriert ist zum Erzeugen von ersten Freigabesignalen, wobei der Operationsblock konfiguriert ist zum Durchführen einer Logikoperation, basierend auf den ersten Freigabesignalen zum Erzeugen eines Datenfreigabesignals, welches eine Datenerfassungszeit anzeigt, und wobei die zweite Schaltung konfiguriert ist zum Erzeugen des Packer-Datensignals, basierend auf dem Datenfreigabesignal, dem Erfassungsdatensignal und einem Zeitinformationssignal.