DE102013114512B4

DE102013114512B4 - Globales Einfangschema mit niedriger Leistung für Kerne

Info

Publication number: DE102013114512B4
Application number: DE102013114512.4A
Authority: DE
Inventors: Satya Puvvada; Milind Sonawane; Amit SANGHANI; Anubhav Sinha; Vishal Agarwal
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2012-12-28
Filing date: 2013-12-19
Publication date: 2019-05-09
Anticipated expiration: 2033-12-20
Also published as: TWI510797B; US20140189454A1; DE102013114512A1; TW201443462A; US9222981B2; CN103913696A

Abstract

Ein Verfahren zur Prüfung einer integrierten Schaltung, wobei das Verfahren umfasst:
Programmieren einer jeweiligen Dauer eines ersten Zeitfensters für jeden von mehreren Kernen und einen Cache-Speicher in der integrierten Schaltung;
Zählen einer Anzahl von Pulsen eines ersten Taktsignals während des ersten Zeitfensters für jeden der mehreren Kerne und den Cache-Speicher; und
Versetzen von Einfangpulsen zu den mehreren Kernen und dem Cache-Speicher durch Erzeugung von Pulsen eines zweiten Taktsignals für jeden der mehreren Kerne und den Cache-Speicher während eines jeweiligen zweiten Zeitfensters, wobei eine Anzahl an erzeugten Pulsen auf einer jeweiligen Anzahl an ersten Taktsignalpulsen basiert, die für jeden der mehreren Kerne und den Cache-Speicher gezählt wurden.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung ist verwandt mit dem Patent der Vereinigten Staaten mit der Nummer 7305598, das am 25. März 2005 eingereicht wurde mit dem Titel „TESTTAKTSIGNALERZEUGUNG FÜR PRÜFUNG MIT HÖHERER GESCHWINDIGKEIT EINES HALBLEITERBAUELEMENTS“, wobei Amit Sanghani und Philip Manela als Erfinder genannt sind.
Die vorliegende Anmeldung ist auch mit den folgenden mit anhängigen US-Patentanmeldungen verwandt: US-Patentanmeldung mit der Nummer 13730551, die am 28 Dezember 2012 eingereicht wurde mit dem Titel „SYSTEM ZUR REDUZIERUNG EINER LEISTUNGSSPITZE WÄHREND DER ABTASTVERSCHIEBUNG AUF DER LOKALEN EBENE FÜR ABTASTBASIERTE PRÜFUNGEN“, wobei Milind Sonawane, Satya Puvvada und Amit Sanghani als Erfinder genannt sind, und die das Anwaltsaktenzeichen NVID-PSC-11-0240-US1 hat, und die Patentanmeldung der vereinigten Staaten mit der Nummer 13730628, die am 28. Dezember 2012 eingereicht wurde mit dem Titel „SYSTEM ZUR REDUZIERUNG EINER LEISTUNGSSPITZE WÄHREND EINER ABTASTVERSCHIEBUNG AUF DER GLOBALEN EBENE FÜR ABTASTBASIERTE PRÜFUNGEN“, wobei Milind Sonawane, Satya Puvvada und Amit Sanghani als Erfinder genannt sind, mit dem Anwaltsaktenzeichen NVID-PSC-11-0240-US2.
GEBIET DER ERFINDUNG
Ausführungsformen gemäß der vorliegenden Erfindung betreffen allgemein die Prüfung integrierter Schaltungen und insbesondere die Ausführung von abtastbasierten Prüfungen an integrierten Schaltungen.
HINTERGRUND DER ERFINDUNG
Eine integrierte Schaltung oder eine Schaltungsanordnung enthält generell ein oder mehrere Taktsignale, die intern erzeugt oder extern gesteuert sind. Jedes Taktsignal wird auf eine Gruppe von Speicherzellen über ein Netzwerk mit minimalem Versatz verteilt, das einen Taktpuls allen Speicherzellen nahezu zu der gleichen Zeit zuleitet. Ein derartiger Taktpuls, seine zugehörigen Speicherzellen und die gesamten kombinatorischen Logikblöcke, die durch die Speicherzellen begrenzt sind, bilden einen Taktbereich.
Die Abtastprüfung bzw. der Abtasttest von Schaltungen ist gut bekannt und ist die üblichste Design-für-Test- (DST) Technik, die zur Prüfung integrierter Schaltungen eingesetzt wird. Sie ersetzt alle oder einen Teil der ursprünglichen Speicherzellen mit Abtastzellen, die verbunden sind, um eine oder mehrere Abtastketten zu bilden. Eine abtastbasierte integrierte Schaltung oder Schaltungsanordnung kann geprüft werden, indem ein Schiebezyklus mit anschließendem Einfangzyklus wiederholt wird. In einem Schiebezyklus werden pseudo-zufällige oder vorbestimmte Prüf-Stimuli in alle Abtastketten geschoben, wodurch ihre Ausgänge so steuerbar sind wie ihre primären Eingänge. In einem Einfangzyklus werden Prüfantworten in einigen oder allen Abtastketten zwischengespeichert, so dass ihre Eingänge als beobachtbare primäre Ausgänge in Erscheinung treten, da die in den Abtastketten gespeicherten Werte im nächsten Schiebezyklus herausgeschoben werden können.
Abtastbasierte Prüfungen sind teuer aufgrund der hohen Investitionen für Prüfanlagen und da sie eine beträchtliche Zeit für die Abarbeitung benötigen. Die Prüfungszeiten für abtastbasierte Prüfungen hängen davon ab, wie schnell die Prüfung abgearbeitet wird und von dem Volumen der Prüfung, beispielsweise der Größe des Testmusters. Aufgrund der hohen Anforderungen zur Verringerung der Kosten für die Prüfung für abtastbasierte Prüfungen und der Optimierung der Durchlaufzeit für integrierte Schaltungen, müssen Abtastschiebeoperationen unter zunehmend höheren Taktgeschwindigkeiten abgearbeitet werden.
Die Ausführung von Abtastschiebeoperationen bei höheren Taktgeschwindigkeiten hilft dabei, die gesamte Prüfzeit zu reduzieren. Jedoch kann dies Leistungsprobleme hervorrufen, die dazu führen, dass Flipflops und Gatter sich unkorrekt bei nicht adäquaten Leistungsversorgungsspannungen verhalten. Dies könnte falsche Fehlerangaben aufgrund der elektrischen und thermischen Belastung des getesteten Siliziums hervorrufen, was zu einem signifikanten Ausbeuteverlust führen könnte. Daher haben Anwender des Testsystems keine andere Alternative, als die Taktgeschwindigkeiten abzusenken, um die leistungsbezogenen Probleme zu minimieren, was zu längeren Prüfzeiten führt.
Ferner ist die dynamische Leistungsaufnahme während einer Abtastprüfung mit und ohne Test-Komprimierung stets höher als im Betriebsmodus aufgrund von sehr hohen Umschaltraten und hoher Logikaktivität während der Abtastschiebeoperationen und der Einfangvorgänge und kann zu einer exzessiven Wärmeabgabe während der Prüfung führen, was das Gehäuse schädigen kann. Diese erhöhte dynamische Leistungsaufnahme kann Zuverlässigkeitsprobleme in Chips hervorrufen, was dazu führen kann, dass der Chip nachfolgend während des Einsatzes defekt wird. Dies liegt daran, dass während des Abtasttestmodus der Leistungsverbrauch die Spitzenleistung übersteigt, für die der Chip und das Gehäuse ausgelegt sind.
Gewisse konventionelle Systeme haben versucht, die Leistungsverringerung während des Abtasteinfangzyklus einzuführen, aber diese sind aufwändig im Hinblick auf die Verarbeitungszeit oder erfordern signifikante Anstrengungen bei der Implementierung und Verifizierung. Beispielsweise wurden gewisse Techniken entwickelt in der Industrie, um eine ATPG-Mustererzeugung mit geringer Leistung auszuführen, wobei auf der Grundlage einer vorbestimmten Schaltabschätzung die Mustererzeugungswerkzeuge Takt-Gatezellen für gewisse Gebiete der integrierten Schaltung aktivieren, während andere deaktiviert werden. Jedoch erfordert diese Technik beträchtliche Speicher-und CPU-Ressourcen.
Ferner wurden Einfang-X-Füllverfahren in ATPG ebenfalls entwickelt, um die Anzahl an Übergängen am Ausgang der Abtastflipflops im Einfangmodus zu reduzieren. Jedoch sind diese Verfahren ebenfalls problematisch, da sie zu einer geringeren Defektabdeckung als bei der zufälligen Auffüllung führen können.
Ferner realisieren andere konventionelle Systeme eine Einfanglogik mit geringer Leistung derart, dass auf der Grundlage eines gegebenen Zieles eine ATPG-Werkzeug aktiviert werden kann, um die Taktaktivität in ausgewählten Gebieten der integrierten Schaltung zu erkennen. Eine anschauliche Technik ist in den Patentanmeldungen der vereinigten Staaten mit der Nummer 13/444780 und in 13/444782 beide mit dem Titel „Leistungsreduzierung durch Takt-Ausblendung für Abtast-Prüfung bei hoher Geschwindigkeit“, wobei Amit Sanghani und Bo Yang als Erfinder genannt sind. Diese Technik ist effizient, da sie die ATPG-Werkzeuge davon abhält, zu viele Berechnungen auszuführen, und sie ist auch schneller im Hinblick auf die Ausführungszeit, jedoch sind beträchtliche Anstrengungen für die Implementierung und die Verifizierung erforderlich, um diese Technik zu realisieren, und es gibt einen beträchtlichen Zusatzaufwand für die Logik.
Die US 2011/0258505 A1 beschreibt eine integrierte Schaltung mit mehreren funktionalen Kacheln. Die Schaltung ist zum Testen von Wechselspannung geeignet.
Die US 2011/0296265 A1 beschreibt ein System zum Testen von verschiedenen Taktbereichen einer integrierten Schaltung.
US 8205125 B2 offenbart eine Steuervorrichtung zum Testen von integrierten Schaltungen mit dem unterschiedlichen Testketten und deren Testdauer überprüft werden kann.
Die US 2012/0331362 A1 beschreibt eine integrierte Schaltung zum Testen wobei mehrere Testketten vorgesehen sind.
KURZER ÜBERBLICK ÜBER DIE ERFINDUNG
Folglich besteht ein Bedarf nach einem, System, das es ermöglicht, dass Abtasteinfangoperationen mit hohen Taktgeschwindigkeiten ablaufen, während die Spitzenleistung während der hohen Geschwindigkeit (beispielsweise bei der Anwendungsgeschwindigkeit) für die Einfangzyklen reduziert wird, ohne dass eine Einbuße bei der Abdeckung und eine Einbuße bei der minimalen Prüfzeit hervorgerufen wird. Es ist ferner notwendig, dass der Abtasttestmodus leistungsbewusst wird, um die Belastung des Leistungsverteilungsnetzwerks im Prüfmodus während des Produktionstests zu vermeiden. Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren und ein System zur Reduzierung der Spitzenleistungsproblematik während des Abtasteinfangmodus bereit, die rechentechnisch effizient sind und eine hohe Defektabdeckung bieten.
Gemäß einer Ausführungsform der vorliegenden Erfindung wird die Versetzung des Einfangtaktsignals für CPU-Kerne und den Cache-Speicher, beispielsweise einen L2C-Cache-Speicher, angewendet, um Größen der Leistungsspitzen, die über dem akzeptablen Niveau liegen, während der Abtasteinfangzyklen zu reduzieren, wodurch es möglich ist, eine Prüfung bei hoher Geschwindigkeit während des Abtasteinfangs auszuführen, wodurch die gesamte Prüfzeit während des Produktionstests reduziert wird.
In einer Ausführungsform wird ein Verfahren zum Prüfen einer integrierten Schaltung angegeben. Das Verfahren umfasst Programmieren einer jeweiligen Dauer eines ersten Zeitfensters für jeden von mehreren Kernen und einen Cache-Speicher in der integrierten Schaltung. Es umfasst ferner das Zählen der Anzahl an Pulsen eines ersten Taktsignals während des ersten Zeitfensters für jeden der mehreren Kerne und den Cache-Speicher. Nachfolgend umfasst das Verfahren die Versetzung der Einfangpulse zu den mehreren Kernen und den Cache-Speicher durch Erzeugung von Pulsen eines zweiten Taktsignals für jeden der mehreren Kerne und den Cache-Speicher während eines jeweiligen zweiten Zeitfensters, wobei die Anzahl an erzeugten Pulsen auf der jeweiligen Anzahl der ersten Taktsignalpulse, die für jeden der mehreren Kerne und den Cache-Speicher gezählt werden, basiert.
In einer weiteren Ausführungsform wird ein Verfahren zum Prüfen einer integrierten Schaltung bereitgestellt. Das Verfahren umfasst Programmieren einer jeweiligen Dauer eines ersten Zeitfensters für jedes von mehreren Modulen in der integrierten Schaltung, wobei die Module Kerne und einen Cache-Speicher umfassen. Ferner umfasst das Verfahren das Zählen einer Anzahl von Pulsen eines ersten Taktsignals während des ersten Zeitfensters für jedes der mehreren Module. Schließlich umfasst das Verfahren das dynamische Versetzen von Einfangpulsen zu einer ersten Teilgruppe an Modulen durch Erzeugen von Pulsen eines zweiten Taktsignals für jeden der mehreren Kerne und den Cache-Speicher während eines jeweiligen zweiten Zeitfensters, wobei eine Anzahl an Pulsen, die erzeugt wird, auf der jeweiligen Anzahl an ersten Taktsignalpulsen, die für jedes der mehreren Module gezählt werden, basiert.
In einer anderen Ausführungsform wird ein System zum Prüfen einer integrierten Schaltung bereitgestellt. Das System umfasst ein Computersystem, aufweisend einen Prüfprozessor, wobei der Prüfprozessor kommunizierend mit einer integrierten Schaltung verbunden ist. Ferner umfasst die integrierte Schaltung Kerne und einen Cache-Speicher, einen I/O-Port, der ausgebildet ist, eine entsprechende Dauer eines ersten Zeitfensters für jede der mehreren Kerne und den Cache-Speicher in der integrierten Schaltung zu programmieren, und mehrere schnelle Takterzeugungsmodule. Die schnellen Takterzeugungsmodule sind ausgebildet, die Anzahl an Pulsen eines ersten Taktsignals während des ersten Zeitfensters für jeden der mehreren Kerne und den Cache-Speicher zu zählen. Die schnellen Taktmodule sind ferner ausgebildet, Einfangpulse zu den mehreren Kernen und den Cache-Speicher zu versetzen, indem Pulse eines zweiten Taktsignals für jeden der mehreren Kerne und den Cache-Speicher während eines jeweiligen zweiten Zeitfensters erzeugt werden, wobei die Anzahl an erzeugten Pulsen auf der jeweiligen Anzahl an ersten Taktsignalpulsen, die für jeden der mehreren Kerne und den Cache-Speicher gezählt werden, basiert.
Die folgende detaillierte Beschreibung in Verbindung mit den begleitenden Zeichnungen liefert ein besseres Verständnis der Natur und der Vorteile der vorliegenden Erfindung.
Figurenliste
Ausführungsformen der vorliegenden Erfindung werden beispielhaft und nicht beschränkend in den Figuren der begleitenden Zeichnungen dargestellt, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen.

1 ist ein Zeitdiagramm eines anschaulichen Abtastschiebe-und Abtasteinfang-Zyklus einer konventionellen abtastbasierten Prüfung.
2 ist ein Zeitdiagramm der Leistungsaktivität während eines anschaulichen Abtastschiebe-und Abtasteinfang-Zyklus einer konventionellen abtastbasierten Prüfung.
3A ist eine Blockansicht eines Beispiels eines Rechensystems, das zur Realisierung von Ausführungsformen der vorliegenden Erfindung geeignet ist.
3B ist eine schematische Blockansicht einer automatisierten Testanlagen, in der Ausführungsformen der vorliegenden Erfindung gemäß einer Ausführungsform der vorliegenden Erfindung realisiert werden können.
4 ist eine schematische Blockansicht, die eine anschauliche Schaltung für das Multiplexing eines Testtaktsignals und eines Funktionstaktsignals in einem Prüf-Verarbeitungssystem gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt ist.
5 zeigt ein Zeitdiagramm für die dynamische schnelle Testmodus-(FTM) Einheit gemäß einer Ausführungsform der vorliegenden Erfindung.
6A zeigt ein Zeitdiagramm für einen Versetzungsmodus 1 gemäß einer Ausführungsform der vorliegenden Erfindung.
6B zeigt ein Zeitdiagramm für einen Versetzungsmodus 2 gemäß einer Ausführungsform der vorliegenden Erfindung.
6C zeigt ein Zeitdiagramm für einen Versetzungsmodus 3 gemäß einer Ausführungsform der vorliegenden Erfindung.
6D zeigt ein Zeitdiagramm für Versetzungsmodus 0 gemäß einer Ausführungsform der vorliegenden Erfindung.
7 zeigt eine anschauliche Schaltung zur Realisierung einer Einfangversetzung unter Anwendung dynamischer FTM-Einheiten gemäß einer Ausführungsform der vorliegenden Erfindung.
8 zeigt eine anschauliche Schaltung zur Realisierung einer dynamischen Versetzung von Einfangtaktsignalen unter Anwendung dynamischer FTM-Einheiten gemäß einer Ausführungsform der vorliegenden Erfindung.
9 zeigt ein Flussdiagramm eines anschaulichen Prozesses zur Verringerung der Problematik der Leistungsspitze während des Abtasteinfangzyklus auf der globalen Ebene für eine abtastbasierte Prüfung gemäß einer Ausführungsform der vorliegenden Erfindung.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Es wird nun detailliert auf diverse Ausführungsformen der vorliegenden Offenbarung Bezug genommen, wovon Beispiele in den begleitenden Zeichnungen dargestellt sind. Obwohl sie in Verbindung mit diesen Ausführungsformen beschrieben sind, ist zu beachten, dass sie nicht beabsichtigen, die Offenbarung auf diese Ausführungsformen einzuschränken. Vielmehr beabsichtigt die Offenbarung, Alternativen, Modifizierungen und Äquivalente abzudecken, die in dem Grundgedanken und dem Schutzbereich der Offenbarung, wie sie durch die angefügten Patentansprüche definiert ist, enthalten sind. Ferner sind in der folgenden detaillierten Beschreibung der vorliegenden Offenbarung zahlreiche spezielle Details angegeben, um ein gründlicheres Verständnis der vorliegenden Offenbarung zu ermöglichen. Es ist jedoch zu beachten, dass die vorliegende Offenbarung auch ohne diese speziellen Details praktiziert werden kann. In anderen Fällen sind gut bekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht detailliert beschrieben, um Aspekte der vorliegenden Offenbarung nicht unnötig zu verdunkeln.
Einige Teile der detaillierten Beschreibungen, die folgen, sind in Begriffen von Prozeduren, Logikblöcken, Verarbeitung und anderen symbolischen Darstellungen von Operationen an Datenbits innerhalb eines Computerspeichers angegeben. Diese Beschreibungen und Darstellungen sind die Mittel, die der Fachmann in der Datenverarbeitung verwendet, um in höchst effizienter Weise den Inhalt seiner Arbeit einem anderen Fachmann zu vermitteln. In der vorliegenden Anmeldung wird eine Prozedur, ein Logikblock, ein Prozess oder dergleichen als eine selbstkonsistente Sequenz aus Schritten oder Befehlen verstanden, die zu einem gewünschten Ergebnis führt. Die Schritte sind solche, die physikalische Manipulationen von physikalischen Größen verwenden. Für gewöhnlich, obwohl dies nicht notwendig ist, nehmen diese Größen die Form elektrischer oder magnetischer Signale an, die in einem Computersystem gespeichert, übertragen, kombiniert, verglichen oder anderweitig bearbeitet werden können. Es hat sich zu Zeiten als bequem erwiesen, insbesondere aus Gründen der üblichen Verwendung, diese Signale als Transaktionen, Bits, Werte, Elemente, Symbole, Zeichen, Abtastwerte, Pixel oder dergleichen zu bezeichnen.
Es sollte ferner beachtet werden, dass alle diese und ähnliche Begriffe mit geeigneten physikalischen Größen zu verknüpfen sind und lediglich bequeme Namen sind, die diesen Größen zugeordnet sind. Sofern dies nicht anderweitig angegeben ist oder aus der folgenden Erläuterung hervorgeht, ist zu beachten, dass durchwegs in der vorliegenden Offenbarung Erläuterungen unter Verwendung von Begriffen, etwa „Weiterleitung“, „Erzeugung“, „Verschiebung“, „Serialisierung“, „Entserialisierung“, „Zuweisung“, „Verknüpfung“, „Bewegung“, „Zugriff“, „Löschung“, „Ermittlung“, „Erkennung“, „Zwischenspeicherung“, „Beibehaltung“, „Erhöhung“ oder dergleichen Aktionen und Prozesse (beispielsweise Flussdiagramm 900 aus 9) eines Computersystems oder einer ähnlichen elektronischen Recheneinrichtung oder eines Prozessors (beispielsweise System 110 aus 3A) bezeichnen. Das Computersystem oder eine ähnliche elektronischen Recheneinheit manipuliert und transformiert Daten, die als physikalische (elektronische) Größen in den Speichern, Registern oder anderen derartigen Informationsspeichern des Computersystems, einer Übertragung oder Anzeigegeräten enthalten sind.
Die hierin beschriebenen Ausführungsformen können im allgemeinen Zusammenhang mit Computer ausführbaren Befehlen erläutert sein, die in einer gewissen Form eines computerlesbaren Speichermediums, etwa in Programmmodulen, enthalten sind, die von einem oder mehreren Computern oder anderen Geräten ausgeführt werden. Beispielsweise, ohne Einschränkung, können computerlesbare Speichermedien nicht-flüchtige computerlesbare Speichermedien und Kommunikationsmedien umfassen; nicht-flüchtige computerlesbare Medien umfassen alle computerlesbaren Medien mit Ausnahme eines flüchtigen, sich ausbreitenden Signals. Generell umfassen Programmmodule Routinen, Programme, Objekte, Komponenten, Datenstrukturen usw., die spezielle Aufgaben ausführen oder spezielle abstrakte Datentypen realisieren. Die Funktion der Programmmodule kann kombiniert oder verteilt werden, wie dies in diversen Ausführungsformen gewünscht ist.
Computerspeichermedien umfassen flüchtige und nicht flüchtige, entfernbare und stationäre Medien, die ein beliebiges Verfahren oder eine Technik zur Speicherung von Information realisieren, etwa computerlesbare Befehle, Datenstrukturen, Programmmodule oder andere Daten. Zu Computerspeichermedien gehören, ohne Einschränkung, Speicher mit wahlfreiem Zugriff (RAM), Nur-Lese-Speicher (ROM), elektrisch löschbare programmierbare ROM (EEPROM), Flash-Speicher oder andere Speichertechniken, Kompaktdisketten (CD-), digitale Vielseitigkeitsdisketten (DVD) oder andere optische Speicher, magnetische Kassetten, Magnetbänder, magnetische Diskettenspeicher oder andere magnetische Speichereinrichtungen, oder ein anderes Medium, das verwendet werden kann, um die gewünschte Information zu speichern, und auf das zugegriffen werden kann, um diese Information abzurufen.
Kommunikationsmedien können computerausführbare Befehle, Datenstrukturen und Programmmodule verkörpern und können beliebige Informationsauslieferungsmedien umfassen. Beispielsweise, ohne Einschränkung, umfassen Kommunikationsmedien verdrahtete Medien, etwa ein verdrahtetes Netzwerk oder eine direkt verdrahtete Verbindung, und drahtlose Medien, etwa akustische, Hochfrequenz-(HF), Infrarot- und andere drahtlose Medien. Kombinationen beliebiger der vorhergehenden Komponenten sind ebenfalls im Bereich der computerlesbare Medien.
3A ist eine Blockansicht eines Beispiels eines Prüf-Rechensystems 110, das zur Realisierung von Ausführungsformen der vorliegenden Offenbarung geeignet ist. Das Rechensystem 110 repräsentiert in breiter Weise eine Recheneinrichtung mit einem einzigen Prozessor oder Multiprozessor oder ein System, das in der Lage ist, computerlesbare Befehle auszuführen. Zu Beispielen des Rechensystems 110 gehören, ohne Einschränkung, Arbeitsplatzrechner, mobile Rechner, Endgeräte auf der Klientenseite, Dienstleister-Rechner, verteilte Rechensysteme, Handgeräte oder ein anderes Rechensystem oder ein Gerät. In der grundlegendsten Konfiguration kann das Rechensystem 110 zumindest einen Prozessor 114 und einen Systemspeicher 116 umfassen.
Der Prüfprozessor 114 repräsentiert generell eine beliebige Art oder Form einer Verarbeitungseinheit, die in der Lage ist, eine Datenverarbeitung auszuführen oder Befehle zu interpretieren und auszuführen. In gewissen Ausführungsformen kann der Prozessor 114 Befehle aus einer SoftwareAnwendung oder einem Modul empfangen. Diese Befehle können den Prozessor 114 veranlassen, die Funktionen eines oder mehrerer der anschaulichen Ausführungsformen, die hierin beschrieben und/oder dargestellt sind, auszuführen.
Der Systemspeicher 116 repräsentiert allgemein eine beliebige Art oder Form eines flüchtigen oder nicht flüchtigen Speichergeräts oder Mediums, das in der Lage ist, Daten und/oder andere computerlesbare Befehle zu speichern. Zu Beispielen des Systemspeichers 116 gehören, ohne Einschränkung, RAM, ROM, Flash-Speicher oder eine andere geeignete Speichereinrichtung. Obwohl nicht erforderlich, kann in gewissen Ausführungsformen das Rechensystem 110 sowohl eine flüchtige Speichereinheit (beispielsweise den Systemspeicher 116) als auch eine nicht-flüchtige Speichereinrichtung (beispielsweise eine primäre Speichereinrichtung 132) aufweisen.
Das Rechensystem 110 kann ferner eine oder mehrere Komponenten oder Elemente zusätzlich zu dem Prozessor 114 und den Systemspeicher 116 aufweisen. Beispielsweise umfasst in der Ausführungsform aus 3A das Rechensystem 110 eine Speichersteuerung 118, eine Eingabe/Ausgabe-(I/O-) Steuerung 120 und eine Kommunikationsschnittstelle 122, wobei jede dieser Komponenten mit den anderen über eine Kommunikationsinfrastruktur 112 verbunden sein kann. Die Kommunikationsinfrastruktur 112 repräsentiert generell eine beliebige Art oder Form einer Infrastruktur, die in der Lage ist, eine Kommunikation zwischen einer oder mehreren Komponenten einer Recheneinrichtung zu ermöglichen. Zu Beispielen der Kommunikationsinfrastruktur 112 gehören, ohne Einschränkung, ein Kommunikationsbus (etwa eine Industrie Standard Architektur (ISA), eine periphere Komponenten-Verbindung (PCI), PCI-Express (PCIe) oder ein ähnlicher Bus) und ein Netzwerk.
Die Speichersteuerung 118 repräsentiert generell eine beliebige Art oder Form einer Einrichtung, die in der Lage ist, einen Speicher oder Daten zu handhaben oder die Kommunikation zwischen einer oder mehreren Komponenten des Rechensystems 110 zu steuern. Beispielsweise kann die Speichersteuerung 118 die Kommunikation zwischen dem Prozessor 114, dem Systemspeicher 116 und der I/O-Steuerung 120 über die Kommunikationsinfrastruktur 112 steuern.
Die I/O-Steuerung 120 repräsentiert generell eine beliebige Art oder Form eines Moduls, das in der Lage ist, die Eingabe-und Ausgabefunktionen einer Recheneinrichtung zu koordinieren und/oder zu steuern. Beispielsweise kann die I/O-Steuerung 120 den Transfer von Daten zwischen einem oder mehreren Elementen des Rechensystems 110, etwa zwischen dem Prozessor 114, dem Systemspeicher 116, der Kommunikationsschnittstelle 122, einem Anzeigeadapter 126, einer Eingabeschnittstelle 130 und einer Speicherschnittstelle 134 koordinieren und/oder steuern.
Die Kommunikationsschnittstelle 123 repräsentiert ganz allgemein eine beliebige Art oder Form einer Kommunikationseinrichtung oder eines Adapters, die bzw. der in der Lage ist, eine Kommunikation zwischen dem anschaulichen Rechensystem 110 und einem oder mehreren weiteren Geräten zu ermöglichen. Beispielsweise kann die Kommunikationsschnittstelle 122 eine Kommunikation zwischen dem Rechensystem 110 und einem privaten oder öffentlichen Netzwerk ermöglichen, das weitere Rechensysteme enthalten kann. Zu Beispielen der Kommunikationsschnittstelle 122 gehören, ohne Einschränkung: eine verdrahtete Netzwerkschnittstelle (etwa eine Netzwerkschnittstellenkarte), eine drahtlose Netzwerkschnittstelle (etwa eine drahtlose Netzwerkschnittstellenkarte), ein Modem und jede andere geeignete Schnittstelle. In einer Ausführungsform stellt die Kommunikationsschnittstelle 122 eine direkte Verbindung zu einem entfernten Dienstleister über eine direkte Verbindung zu dem Netzwerk, etwa dem Internet, her. Die Kommunikationsschnittstelle 122 kann ferner indirekt eine derartige Verbindung über eine andere geeignete Verbindung herstellen.
Die Kommunikationsschnittstelle 122 kann auch einen übergeordneten Adapter repräsentieren, der ausgebildet ist, eine Kommunikation zwischen dem Rechensystem 110 und einem oder mehreren weiteren Netzwerk-oder Speichereinrichtungen über einen externen Bus oder einen Kommunikationskanal zu ermöglichen. Zu Beispielen von übergeordneten Adaptern bzw. Hauptadaptern gehören, ohne Einschränkung, Klein-Computer-System-Schnittstelle (SCSI-) Hauptadapter, universelle serielle Bus-(USB-) Hauptadapter, IEEE-(Institut für Elektroingenieure und Elektrotechnikingenieure) 1394-Hauptadapter, serielle Erweiterte Zusatztechnik- (SATA) und externe SATA-(eSATA) Hauptadapter, Erweiterte Zusatztechnik (ATA) und parallele ATA (PATA) Hauptadapter, Schnittstellenadapter für Glasfaserkanäle, Ethernet-Adapter und dergleichen. Die Kommunikationsschnittstelle 122 kann ferner ermöglichen, dass das Rechensystem 110 in eine verteilte oder entfernte Berechnung mit eingebunden wird. Beispielsweise kann die Kommunikationsschnittstelle 122 Befehle aus einem entfernten Gerät empfangen oder Befehle an ein entferntes Gerät zur Ausführung senden.
Wie in 3A gezeigt ist, kann das Rechensystem 110 ferner mindestens eine Anzeigeeinrichtung 124 aufweisen, die mit der Kommunikationsinfrastruktur 112 über einen Anzeigeadapter 126 verbunden ist. Die Anzeigeeinrichtungen 124 repräsentiert generell eine beliebige Art oder Form einer Einrichtung, die in der Lage ist, Information, die von dem Anzeigeadapter 126 zugeleitet ist, visuell anzuzeigen. In ähnlicher Weise repräsentiert der Anzeigeadapter 126 generell eine beliebige Art oder Form einer Einrichtung, die ausgebildet ist, Grafik, Text oder andere Daten für die Anzeige auf der Anzeigeeinrichtung 124 weiterzuleiten.
Wie in 3A gezeigt ist, kann das Rechensystem 110 ferner mindestens ein Eingabegerät 128 aufweisen, das mit der Kommunikationsinfrastruktur 112 über eine Eingabeschnittstelle 130 verbunden ist. Das Eingabegerät 128 repräsentiert generell eine beliebige Art oder Form einer Eingabeeinrichtung, die in der Lage ist, eine Eingabe, Computer-erzeugt oder Menschen-erzeugt, für das Rechensystem 110 bereitzustellen. Zu Beispielen des Eingabegeräts 128 gehören, ohne Einschränkung, eine Tastatur, ein Zeigergerät, eine Spracherkennungseinrichtung oder eine andere Eingabeeinrichtung.
Wie in 3A gezeigt ist, kann das Rechensystem 110 ferner eine primäre Speichereinrichtung 132 und eine Sicherungsspeichereinrichtung 133, die über eine Speicherschnittstelle 134 mit der Kommunikationsinfrastruktur 112 verbunden sind, umfassen. Die Speichereinrichtungen 132 und 133 der präsentierten generell eine beliebige Art oder Form einer Speichereinrichtungen oder eines Mediums, die bzw. das in der Lage ist, Daten und/oder andere computerlesbare Befehle zu speichern. Beispielsweise können die Speichereinrichtungen 132 und 133 ein Laufwerk mit magnetischer Diskette (beispielsweise eine so genannte Festplatte), ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Laufwerk für eine optische Diskette, ein Flash-Laufwerk oder dergleichen sein. Die Speicherschnittstelle 134 repräsentiert generell eine beliebige Art oder Form einer Schnittstelle oder einer Einrichtung, um Daten zwischen den Speichereinrichtungen 132 und 133 und anderen Komponenten des Rechensystems 110 zu übertragen.
In einem Beispiel können Datenbanken 140 in der primären Speichereinrichtung 132 gespeichert sein. Die Datenbanken 140 können Teile einer einzigen Datenbank oder einer Recheneinrichtung repräsentieren oder sie können mehrere Datenbanken oder Recheneinrichtungen repräsentieren. Beispielsweise können die Datenbanken 140 einen Teil des Rechensystems 110 repräsentieren (oder darin gespeichert sein) und/oder Teile einer anschaulichen Netzwerkarchitektur 200 in 2 (unten) repräsentieren. Alternativ können die Datenbanken 140 ein oder mehrere physikalische separate Einrichtungen repräsentieren (darauf gespeichert sein), die in der Lage sind, von einer Recheneinrichtung angesprochen zu werden, etwa dem Rechensystem 110 und/oder Bereichen der Netzwerkarchitektur 200.
Es sei weiterhin auf 3A verwiesen; die Speichereinrichtungen 132 und 133 können ausgebildet sein, eine entfernbare Speichereinheit zu lesen und/oder diese zu beschreiben, die ausgebildet ist, Computersoftware, Daten oder andere computerlesbare Information zu speichern. Zu Beispielen geeigneter entfernbarer Speichereinheiten gehören, ohne Einschränkung, eine Diskette, ein Magnetband, eine optische Diskette, eine Flash-Speichereinrichtung oder dergleichen. Die Speichereinrichtungen 132 und 133 können ferner ähnliche Strukturen oder Einrichtungen umfassen, die es ermöglichen, dass Computersoftware, Daten oder andere computerlesbare Befehle in das Rechensystem 110 geladen werden. Beispielsweise können die Speichereinrichtungen 132 und 133 ausgebildet sein, Software, Daten oder andere computerlesbare Befehle zu lesen und zu schreiben. Die Speichereinrichtungen 132 und 133 können auch Teil des Rechensystems 110 sein oder können separate Einrichtungen sein, auf die über andere Schnittstellensysteme zugegriffen werden kann.
Es können viele andere Geräte oder Subsysteme mit dem Rechensystem 110 verbunden sein. Ferner müssen nicht alle Komponenten und Einrichtungen, die in 3A gezeigt sind, vorhanden sein, um die hierin beschriebenen Ausführungsformen zu praktizieren. Die Einrichtungen und Subsysteme, die zuvor genannt sind, können in anderer Weise miteinander verbunden sein, wie dies in 3A gezeigt ist. Das Rechensystem 110 kann eine beliebige Anzahl an Software-, Firmware-und/oder Hardware-Konfigurationen einsetzen. Beispielsweise können die anschaulichen Ausführungsformen, die hierin offenbart sind, als ein Computerprogramm (auch als eine Computersoftware, Softwareanwendung, computerlesbare Befehle oder Computer-Steuerlogik bezeichnet) auf einem computerlesbaren Medium kodiert sein.
Das computerlesbare Medium, das das Computerprogramm enthält, kann in das Rechensystem 110 geladen werden. Das gesamte Computerprogramm oder ein Teil davon, das auf dem computerlesbare Medien gespeichert ist, kann dann in dem Systemspeicher 116 und/oder in diversen Bereichen der Speichereinrichtungen 132 und 133 gespeichert werden. Bei Ausführung durch den Prozessor 114 kann ein in das Rechensystem 110 eingeladene Computerprogramm den Prozessor 114 veranlassen, die Funktionen der anschaulichen hierin beschriebenen und/oder dargestellten Ausführungsformen auszuführen und/oder Mittel für deren Ausführung bereitzustellen. Zusätzlich oder alternativ können die anschaulichen hierin beschriebenen und/oder dargestellten Ausführungsformen in Firmware und/oder Hardware realisiert werden.
Beispielsweise kann ein Computerprogramm zur Ausführung von abtastbasierten Prüfungen gemäß Ausführungsformen der vorliegenden Erfindung auf dem computerlesbaren Medien gespeichert sein und kann dann in dem Systemspeicher 116 und/oder diversen Bereichen der Speichereinrichtungen 132 und 133 gespeichert werden. Bei Ausführung durch den Prozessor 114 kann das Computerprogramm den Prozessor 114 veranlassen, die Funktionen auszuführen und/oder Mittel für die Ausführung bereitzustellen, die für die Ausführung der abtastbasierten Prüfprozesse der vorliegenden Erfindung erforderlich sind.
3B ist eine schematische Blockansicht einer automatisierten Testanlagen-(ATE) Vorrichtung, in der Ausführungsformen des vorliegenden abtastbasierten Prüfsystems gemäß einer Ausführungsform der vorliegenden Erfindung realisiert werden können. In einer Ausführungsform führt das Prüf-Rechensystem 110 die gleiche Funktion aus wie das Rechensystem, das mit Bezug zu 3A erläutert ist, und umfasst einen oder mehrere verbundene Computer. In anderen Ausführungsformen umfasst die Systemsteuerung häufig einen einzigen Computer. Das Prüf-Rechensystem 110 ist die gesamte Systemsteuereinheit, die den Prüfprozessor 114 umfasst, der die Software für die ATE abarbeitet, die für die Ausführung der Prüfungen an den angeschlossenen Bauelementen im Test, beispielsweise Halbleiterchips, die einer Abtastprüfung unterzogen werden, verantwortlich ist.
Der Kommunikator-Bus 191 stellt einen elektronischen Hochgeschwindigkeitskommunikationskanal zwischen dem Prüf-Rechensystem und der Prüf-Hardware bereit. Der Kommunikator-Bus kann auch als eine Basisplattform, eine Modulverbindungseinheit, oder ein Systembus bezeichnet werden. Physikalisch ist der Kommunikator-Bus 191 ein schneller Duplex-Verbindungsbus mit hoher Bandbreite, der elektrisch, optisch usw. sein kann.
Die Prüf-Hardware 188 umfasst die komplexe Gruppe an elektronischen und elektrischen Teilen und Verbindungen, die notwendig sind, um den Prüf-Stimulus an die Bauelemente im Test (DUT) 189 und 190 zu übertragen und die Antwort der DUT auf den Stimulus zu messen, und dies im Vergleich zu der erwarteten Antwort zu bewerten. In der vorliegenden Erfindung können die DUT mehrere integrierte Schaltungen sein, die einer Abtastprüfung unterzogen werden.
GLOBALES EINFANGSCHEMA MIT GERINGER LEISTUNG FÜR KERNE
Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren und ein System zur Reduzierung der Problematik der Leistungsspitze während eines Abtasteinfangmodus auf der globalen Ebene bereit. Gemäß einer Ausführungsform der vorliegenden Erfindung kann die Leistungsspitze auf der globalen Ebene während des Abtasteinfangs verringert werden, indem Einfangtaktsignale für die Kerne und den Cache-Speicher, beispielsweise einen L2C-Cache-Speicher, unter der Verwendung von schnellen Testmodus-(FTM) Einheiten versetzt werden. Dies ermöglicht einen Einfang bei hoher Geschwindigkeit ohne Einfluss auf die Abdeckung und mit minimalen Einfluss auf die Prüfzeit.
1 ist ein Zeitdiagramm eines anschaulichen Abtastschiebe-und Abtasteinfang- Zyklus in einer konventionellen abtastbasierten Prüfung. Die abtastbasierte Technik ist eine kosteneffiziente Lösung, um die Funktion integrierter Schaltungen zu prüfen, die funktionale Logikelemente und Registerelemente, etwa Flipflop-Schaltungen oder Signalspeicher aufweisen, wobei funktionale Zwischenverbindungen zwischen den unterschiedlichen Elementen vorhanden sind. Die Gestaltung der integrierten Schaltung umfasst spezielle Vorkehrungen für eine Neukonfigurierung der Zwischenverbindungen der Elemente der integrierten Schaltung, so dass Testdatensignale seriell an einen oder mehreren Eingangsanschlüssen entlang einer Abtastkette, die sich von dem normalen funktionalen Systempfad unterscheidet, von einem Registerelemente zu einem weiteren geschoben („abgetastet“) werden können, um die Signale des Testvektors an die gewünschten Positionen zu bringen. Dies findet während einer Zeitdauer T1 in 1 statt, die der Abtastschiebezyklus ist. Das ScanEnable-Signal 101 wird aktiviert und auf hohen Pegel gesetzt während dieser Zeit, während die Eingänge, die durch den ScanIn-Signalvektor 103 präsentierten Eingaben eingeschoben werden durch die aktiven Bereich des Taktsignals 102.
Die integrierte Schaltung kehrt dann temporär zu ihrer normalen funktionalen Systemkonfiguration für einen oder mehrere Taktpulse zurück, um Testausgangssignale zu erzeugen, die dem Ergebnis einer speziellen Logikfunktion aus den normalen Logikfunktionen in der integrierten Schaltung entsprechen gemäß den Werten des Testvektors entspricht. Diese Ausgangssignale werden während des Abtasteinfangzyklus T2 eingefangen bzw. gespeichert. Während des Abtasteinfang Modus fangen die Abtast-Flops die Antwort der kombinatorischen Logik bei der Vorbereitung zur Verschiebung dieser Einfangantwort unter Anwendung der Ausladung der Abtastung ein. Zwei Pulse, Start 105 und Einfang 106, werden geschaltet, um die Prüfungsergebnisse der speziellen Logikfunktion an dem Ausgang der Flipflops und Signalspeicher in der integrierten Schaltung zu erzeugen.
Die integrierte Schaltung kehrt dann zu der Abtastschiebe-Konfiguration während T3 zurück und schiebt die Prüfungsergebnisse, wie dies durch den Signalvektor ScanOut 104 in 1 gezeigt ist, entlang der Abtastkette zu einem oder mehreren Ausgabeanschlüssen heraus, wo die Ergebnisse abgerufen und mit den erwarteten Ergebnissen zur Fehleranalyse verglichen werden können.
Das Ausführen von Abtastschiebeoperationen bei höheren Taktgeschwindigkeiten hilft dabei, die gesamte Prüfzeit zu verringern. Jedoch kann, wie zuvor erläutert ist, dies Leistungsprobleme als Folge davon hervorrufen, dass alle Flipflops und Signalspeicher in der integrierten Schaltung zur gleichen Zeit schalten. Für abtastbasierte Prüfungen wird die Testleistung hauptsächlich auf die verschiedene Leistung der Abtastketten und auf die Leistung beim Abtasteinfang aufgeteilt. Während des Abtastschiebemodus werden Schiebetaktsignale angewendet, um Abtastdaten zu laden und um Abtastdaten über Abtastketten auszuladen. Die mittlere Schiebeleistung dominiert die Wärmeabfuhr während der Abtastverschiebung aufgrund der hohen Umschaltraten und der Logikaktivität im Vergleich zum Funktionsmodus. Ferner kann eine exzessive Leistungsspitze Fehler in der Abtastkette aufgrund des Spannungsabfalls in Bezug auf die Versorgungsleitungen hervorrufen und kann zu einem Ausbeuteverlust führen, wie dies zuvor erwähnt ist.
2 ist ein Zeitdiagramm der Leistungsaktivität während eines anschaulichen Abtasteinfang-Zyklus einer konventionellen abtastbasierten Prüfung. Die Spitzenleistung während der Abtastverschiebung hängt von der Anzahl an Flipflops ab, die gleichzeitig an der aktiven Flanke des Abtasttaktsignals 255 getaktet werden. Wie aus der Darstellung des Leistungsprofils 250 in 2 erkennbar ist, führt die Umschaltung aller Flipflops zusammen während des Abtastschiebe-Zyklus in der Zeitdauer 201 und 203 zu extremen Bedingungen mit einer Leistungsspitze. Dies führt zu einem höheren Spannungsabfall als gewünscht in den Versorgungsleitungen, wodurch die Bauteilgeschwindigkeit reduziert und falsche Defekte hervorgerufen werden. Danach führt dies zu einer hohen mittleren Leistung aufgrund der vielen exzessiven Leistungsspitzen pro Schiebetaktsignal. Die Verringerung der Anzahl an Flipflops, die pro aktiver Flanke des Schiebetaktsignals 255 geschaltet werden, kann wirksam die Spitzenleistung verringern.
Gewisse verwandte mitanhängige Anmeldungen offenbaren Techniken, die die Problematik der Spitzenleistung während der Abtastverschiebung auf lokaler und globaler Ebene für abtastbasierte Prüfungen ansprechen. Die Patentanmeldung der vereinigten Staaten mit der Nummer US 2014/0189455 A1 , eingereicht am 28. Dezember 2012 (veröffentlicht am 3. Juli 2014), mit dem Titel „SYSTEM ZUR REDUZIERUNG EINER SPITZENLEISTUNG WÄHREND EINER ABTASTVERSCHIEBUNG AUF DER LOKALEN EBENE FÜR ABTASTBASIERTE PRÜFUNGEN“, in der Milind Sonawane, Satya Puvvada und Amit Sanghani als Erfinder genannt sind, und die das Anwaltsaktenzeichen NVID-PSC-11-0240-US1 hat, offenbart ein System zur Reduzierung der Spitzenleistung während der Abtastverschiebung auf der lokalen Ebene. Ferner offenbart die Patentanmeldung der vereinigten Staaten mit der Nummer US 2014/0189452 A1 , eingereicht am 28. Dezember 2012 (veröffentlicht am 3. Juli 2014), mit dem Titel „SYSTEM ZUR REDUZIERUNG DER SPITZENLEISTUNG WÄHREND EINER ABTASTVERSCHIEBUNG AUF DER GLOBALEN EBENE FÜR ABTASTBASIERTE PRÜFUNGEN“, die Milind Sonawane, Satya Puvvada und Amit Sanghani als Erfinder nennen, und das Anwaltsaktenzeichen NVID-PSC-11-0240-US2 hat, Techniken zur Reduzierung der Problematik der Spitzenleistung auf der globalen Ebene.
Die zwei mitanhängigen Anmeldungen, die zuvor genannt sind, sprechen jedoch nicht die Problematik der Verringerung der Probleme mit der Spitzenleistung während des Abtasteinfang-Zyklus an. Wie man aus dem Leistungsprofils 250 während der Einfangperiode 202 in 2 erkennen kann, sind die Probleme der Leistungsspitzen während des Abtasteinfangs in gleicher Weise problematisch wie während der Abtastschiebe-Phase.
In einer Ausführungsform richtet sich die vorliegende Erfindung an die Verringerung der Leistungsprobleme beim Einfang bzw. bei der Speicherung mit Anwendungsgeschwindigkeit (oder „bei hoher Geschwindigkeit“). Um einen Zeitfehler bei hoher Geschwindigkeit unter Anwendung einer Prüfung mit automatischer Testmustererzeugung (ATPG) zu erkennen, müssen die Einfangtaktsignale mit der Geschwindigkeit der Funktionstaktsignale betrieben werden.
Die hohe Geschwindigkeit der Funktionstaktsignale ist jedoch ein Problem während der Einfangzyklen aufgrund der hohen Schaltraten, die mit dem Einfang von Antworten aus der kombinatorischen Logik in den Taktbereichen und mit dem Einschieben der Antworten in die Abtastketten einhergehen, wie aus den Spitzenwerten in dem Leistungsprofil 250 in 2 während der Einfangphase 202 erkannt werden kann. Die hohe Anzahl an Übergängen für eine gegebene Taktsignalflanke während der Einfangzyklen kann wesentlich höher sein als im Betriebsmodus bzw. Funktionsmodus, wodurch hohe momentane Ströme während der Abtastung aufgenommen werden. Der höhere Strom bewirkt wiederum größere Spannungsabfälle (oder IR-Abfälle), wodurch größere Leistungseinbußen in dem Leistungsversorgungsnetz hervorgerufen werden. Diese Leistungseinbuße in dem Netz, die höher als normal sind, bewirken, dass die Zellenverzögerung ansteigt, was dazu führen kann, dass Funktionselemente versagen, wenn die Taktperiode oder die Spannung nicht entsprechend erhöht werden, so dass sich ein Ausbeuteverluste geben kann. Dieser Ausfallmechanismus ist während der Prüfung bei hoher Geschwindigkeit ausgeprägter, da er empfindlich ist auf Tatverzögerungen im Vergleich zum regulären festgehaltenen Prüfen.
Ferner kann der IR-Abfall zu einem Phänomen führen, das als Taktdehnung (Verbreiterung der Taktperiode) bekannt ist, was wiederum zu einer falschen positiven Ausgabe in der automatisierten Testanlage (ATE) führen kann und Fehler hervorrufen kann. Ferner kann der exzessive IR-Abfall in den Logikgattern und sequenziellen Zellen ein nicht korrektes Verhalten bei den adäquaten Leistungs-(oder VDD) Bedingungen führen, was zu falschen Fehlerangaben führen kann, die zu Ausbeuteverlust führen.
Daher richtet sich die vorliegende Erfindung an die Leistungsprobleme beim Abtasteinfang, indem Abtasttaktsignale für die Kerne, beispielsweise CPU- oder GPU-Kerne, und den Cache-Speicher in der integrierten Schaltung, beispielsweise ein L2C-Cache-Speicher, versetzt werden. Vor der vorliegenden Erfindung wurden alle CPU-Kerne und der Cache-Speicher in der integrierten Schaltung im Test während des Abtasteinfangs gleichzeitig gepulst, wodurch Probleme mit Leistungsspitzen hervorgerufen wurden. Um die Versetzung in einer Ausführungsform zu bewerkstelligen, nutzt die vorliegende Erfindung vorteilhaft die dynamische schnelle Testmodus-(STM) Einheit, die in der Patentanmeldung der vereinigten Staaten mit der Nummer 7305598, die am 20. März 2005 eingereicht wurde mit dem Titel „TESTTAKTSIGNALERZEUGUNG FÜR PRÜFUNG BEI HÖHERER GESCHWINDIGKEIT EINES HALBLEITERBAUELEMENTS“ aus.
Ein Halbleiterchip im Test ist typischerweise in separate Kerne geistigen Eigentums (IP) (oder kundenspezifische Schaltungen, die eine funktionell vollständige Einheit bilden) unterteilt. Die vorliegende Erfindung kann in einer Ausführungsform verwendet werden, um Taktsignale beispielsweise für alle IP in einem Chip zu versetzen, die eine gemeinsame Versorgungsleitung besitzen. Ferner kann die vorliegende Erfindung für unterschiedliche Arten integrierter Schaltungen eingesetzt werden, beispielsweise zentrale Recheneinheiten (PPUs), grafische Verarbeitungseinheiten (GPUs) usw.
4 zeigt eine schematische Blockansicht, die eine anschauliche Schaltung für ein Multiplexing eines Testtaktsignals mit einem Funktionstaktsignal in einem Verarbeitungssystem, beispielsweise einem CPU- oder GPU-Chip zeigt, der gerade unter Anwendung einer Abtastprüfmethode gemäß einer Ausführungsform der vorliegenden Erfindung getestet wird. Wie in 4 gezeigt ist, kann ein Test Abtastsignal 410 mit einem Funktionstaktsignal 405 am Ursprung des Taktsignalbaums für eine einfachere Zeitsteuerung durch Multiplexing gekoppelt werden, und auch um Signalführungsressourcen einzusparen. Sowohl das Testtaktsignal 410 als auch das Funktionstaktsignal 405 können extern von der ATE über I/O-Anschlüsse, die mit dem Prüfprozessor 114 in dem System 110 verbunden sind, angesteuert werden. Das Signal Test_mode 415 wird verwendet, um zwischen dem Funktionstaktsignal und dem Testtaktsignal auszuwählen. Das ausgewählte Taktsignal wird dann zu den anschaulichen Kernen Kern 1 420 und Kern 2 430 und zu einem Cache-Speicher in dem System L2C 425 geleitet. Ein separates Testtaktsignal und ein Funktionstaktsignal sind für abtastbasierte Prüfsysteme erforderlich, da typischerweise Abtastschiebezyklen mit der gleichen hohen Frequenz wie die Funktionszyklen arbeiten können.
In einer Ausführungsform verwendet die vorliegende Erfindung das dynamische FTM-Modul zur Erzeugung von Taktsignalen für eine Prüfung bei hoher Geschwindigkeit. Wie zuvor erläutert ist, hat das Testtaktsignal 410, das durch Multiplexing den diversen IP in dem System während des ATPG zugeleitet wird, eine geringere Frequenz aufgrund des Abtastschiebezyklus, der nicht bei Anwendungsgeschwindigkeiten als Folge der Problematik der Spitzenleistung laufen kann. Der Einfangzyklus kann jedoch bei der höheren Geschwindigkeit des Funktionstaktsignals für die kombinatorische Logik in den Taktbereichen abgearbeitet werden, um akkurate Ergebnisse zu erzeugen. Daher wird die dynamische FTM-Einheit verwendet, um dynamisch mehrere Pulse mit hoher Geschwindigkeit auszugeben, um schnelle sequenzielle und andere Prüfungen bei der hohen Geschwindigkeit, etwa den logischen eingebauten Selbsttest (LBIST) zu ermöglichen.
Während weniger komplexe konventionelle Systeme typischerweise nur einen Start-und einen Einfang-Puls während des Einfangzyklus benötigen, wie in den 1 und 2 gezeigt ist, erfordern komplexe Systeme für gewöhnlich mehrere Pulse während des Einfangzyklus, um eine höhere Testabdeckung zu erhalten. Da die Anzahl an Einfangpulsen, die während des Einfangzyklus für komplexere Systeme benötigt wird, unterschiedlich sein kann für die vollständigen Gruppen an Testmustern, kann die Anzahl an Pulsen für hohe Geschwindigkeit, die von dem Prüfsystem ausgesendet werden müssen, um die volle Abdeckung zu halten, nicht doch Hardware kodiert werden. Stattdessen muss sie variabel und vorzugsweise programmierbar sein.
In einer Ausführungsform wird die Anzahl an Testtaktsignal-410 Pulsen während eines Zeitfensters, Twindow 510, des Einfangzyklus von der FTM-Einheit gezählt, und die gleiche Anzahl an Pulsen bei hoher Geschwindigkeit wird während des Zeitfensters Temit 530 ausgegeben, wie in 5 gezeigt ist. Die Dauer des Zeitfensters zum Zählen der Testtaktsignalpulse kann jedoch beispielsweise in einem JTAG-Register von einem Anwender programmiert werden. Eine Änderung der Dauer von Twindow wird andererseits die Anzahl an Einfangzyklen ändern, die von der FTM-Einheit ausgegeben wird. Alternativ kann in einer Ausführungsform die optimale Größe für das Fenster zum Zählen der Testtaktsignalpulse dynamisch von dem Prüfprozessor 114 ermittelt werden.
5 zeigt ein Zeitdiagramm für die dynamische schnelle Testmodus-(FTM-) Einheit gemäß einer Ausführungsform der vorliegenden Erfindung. Während des Abtastschiebezyklus wird ScanEnable 101 (wie in 1 gezeigt ist) gesetzt, und das Testtaktsignal 102 wird geschaltet, um den Anfangszustand für die Abtastprüfung vorzugeben. Wie in 5 gezeigt ist, wird das ScanEnable-Signal zurückgesetzt, sobald die Schiebung abgeschlossen ist, und das Signal FAST_STEP_EN 501 wird gesetzt. Das Signal FAST_STEP_EN 501 steuert die Steuerlogik in der FTM-Einheit an, so dass das schnelle Taktsignal FAST Clock clk_in 503 anstelle von TEST CLK 410 für die Erzeugung der Einfangpulse ausgewählt wird, um den Abtastketten in dem System zugeleitet zu werden. Die FTM-Einheit empfängt das schnelle Taktsignal als Eingang aus einer Phasenregelschleife (PLL).
In einer Ausführungsform gibt es zwei Zähler in der FTM-Einheit. Ein Zähler verfolgt die Anzahl von Pulsen des Signals FAST Clock clk_in 503, um die Dauer von Twindow 510 zu bestimmen, die programmierbar sein kann. Ein weiterer Zähler verfolgt die Anzahl der Testtaktsignalpulse während Twindow 510. Während des Zeitfensters 530 Temit gibt die FTM-Einheit die gleiche Anzahl an schnellen Taktsignalpulsen für den Abtasteinfang wie die Anzahl an Testtaktsignalpulsen während des Fensters Twindow aus. Beispielsweise gibt in 5 die FTM-Einheit drei schnelle Taktzyklen als das clk_out-Signal 502 aus, nachdem drei Pulse des Signals TEST CLK 410 während Twindow gezählt wurden. Nach Temit 530 beginnt der Abtastschiebezyklus und ScanEnable 101 wird gesetzt, um die Ergebnisse des Einfangzyklus auszugeben.
Es sollte ferner beachtet werden, dass der Zeitpunkt, an welchem die Einfangpulse ausgegeben werden, steuerbar ist, indem die Größe von Twindow gesteuert, das über ein JTAG-Register programmierbar ist, da die schnellen Impulse für den Einfangzyklus während Temit ausgegeben werden, das am Ende von Twindow beginnt.
7 zeigt eine anschauliche Schaltung zur Implementierung der Einfangversetzung unter Anwendung dynamischer FTM-Einheiten 705 gemäß einer Ausführungsform der vorliegenden Erfindung. Die anschauliche Schaltung führt eine Versetzung im Einfangzyklus an einem System mit zwei Kernen und einen L2C aus. Jedoch ist die vorliegende Erfindung nicht darauf eingeschränkt. In einer anderen Ausführungsform kann die Schaltung modifiziert werden, um auf eine integrierte Schaltung (IC) mit mehreren Kernen und mit mehreren Kernen und Cache-Speichern einzuwirken. Die 6A, 6B, 6C und 6B zeigen anschauliche Zeitdiagramme für einen Versetzungsmodus 1, einen Versetzungsmodus 2, einen Versetzungsmodus 3 und einen Versetzungsmodus 0, wie sie durch die anschauliche Schaltung aus 7 gemäß einer Ausführungsform der vorliegenden Erfindung realisiert sind.
In einer Ausführungsform wird die Taktsignalversetzung der vorliegenden Erfindung erreicht, indem unterschiedliche Twindow-und Temit-Gebiete für jeden Kern und den Cache-Speicher in der integrierten Schaltung erzeugt werden. Dies kann bewerkstelligt werden durch die Programmierung von 3 der Register in 7 auf unterschiedliche Werte, d.h. fast_step_cnt L2C 710, fast_step_cnt_core2 711 und fast_step_cnt_core1 712. Jedoch besteht die Herausforderung bei der Versetzung des Taktsignals zwischen den IP-Kernen und dem Cache- Speicher in einer integrierten Schaltung während eines Einfangzyklus darin, dass das System jegliche Pfade zwischen den Kernen und dem Cache-Speicher berücksichtigen muss. Beispielsweise benutzen in 4 sowohl der Kern 1 420 als auch der Kern 2 430 einen gemeinsamen Pfad mit L2C 425. Wenn die Taktsignale für alle drei Module versetzt würden, dann würde die Abdeckung für die Pfade zwischen dem Kern 1 und L2C und dem Kern 2 und L2C verloren gehen. Daher muss der Pfad zwischen dem Kern 1 und L2C in einem Zyklus bewertet werden, in welchem der Kern 1 und L2C gemeinsam gepulst werden. In ähnlicher Weise muss der Pfad zwischen dem Kern 2 und L2C einem Zyklus bewertet werden, in welchem sowohl der Kern 2 als auch der L2C zusammen gepulst werden.
In einem typischen System sind gegebenenfalls keine Pfade zwischen den IP-Kernen auf einem Halbleiterchip vorhanden, aber es kann Pfade zwischen den Kernen und dem Cache- Speicher auf dem Chip geben. Jedoch sind die Prinzipien der vorliegenden Erfindung in ähnlicher Weise auf Ausführungsformen anwendbar, in denen kombinatorische Pfade zwischen den diversen Kernen ebenfalls vorhanden sind.
Wenn alle drei fast_step_cnt -Register, das heißt fast_step_cnt L2C 710, fast_step_cnt_core2 711 und fast_step_cnt_core1 712, mit unterschiedlichen Werten programmiert sind, werden die folgenden drei unterschiedlichen ATPG-Durchläufe benötigt, um den Verlust an Abdeckung aufgrund einer Taktsignalversetzung zu minimieren.
1. Wie im Versetzungsmodus 3 in 6C gezeigt ist, sind die Einfangpulstaktsignale für den Kern 1, Kern 2 und L2C, die als die Signalformen 601, 602 und 603 gezeigt sind, relativ zueinander versetzt. Wie ferner in 6C gezeigt ist, ist die Twindow-Zeitdauer für jeden der Kerne und den L2C unterschiedlich aufgrund der unterschiedlichen Werte, die in den fast_step_cnt-Registern programmiert sind. Twindow_corel 604 ist kürzer als Twindow_core2 605, was wiederum kürzer ist als Twindow_L2C 606. Folglich starten die Twindow-Gebiete für jedes der Kern- und der L2C-Module zu unterschiedlichen Zeitpunkten, wodurch die Einfangpulse für alle drei Module in Bezug zueinander versetzt werden können. Da alle Kerne und der L2C individuell gepulst werden, müssen jegliche Pfade zwischen den Kernen und dem L2C maskiert und in einem nachfolgenden ATPG-Durchlauf gewertet werden.
2. Wie gezeigt durch den Versetzungsmodus 1 in 6A erhalten die Pfade zwischen dem Kern 1 und L2C eine Abdeckung, wenn der Kern 1 und L2C zusammen gepulst werden, während der Kern 2 dazu versetzt ist. Die Pfade zwischen dem Kern 2 und L2C werden während dieses Durchlaufs maskiert. Die Einfangpulse werden von dem Kern 1 und L2C gleichzeitig empfangen, wie dies durch die Signalform 610 angegeben ist. Einfangpulse, die von dem Kern 2 empfangen und in der Signalform 611 gezeigt werden, sind mit Bezug zu dem Signal 610 versetzt.
3. Um schließlich eine Abdeckung für die Pfade zwischen dem Kern 2 und L2C zu erhalten, müssen der Kern 2 und L2C miteinander gepulst werden, wie dies durch die Signalform 618 des Versetzungsmodus 2 in 6B gezeigt ist. Unterdessen wird das Taktsignal des Kern 1 versetzt, wie dies durch die Signalform 617 gezeigt ist, und folglich sind die Pfade zwischen dem Kern 1 und L2C in diesem Durchlauf maskiert.
6D zeigt in einfacher Weise einen Ersatzmodus der Betriebsweise, wenn es keine Versetzung zwischen den Taktsignalen gibt. Der Kern 1, der Kern 2 und L2C erhalten jeweils Einfangpulse zur selben Zeit, wie dies durch die Signalform 621 angegeben ist. Dieser Modus wird eingesetzt, wenn die Taktsignalversetzung nicht implementiert werden kann oder in einer speziellen Testkonfiguration nicht implementiert werden braucht.
Der statische Versetzungsmechanismus für das Einfangtaktsignal, der in den 6 und 7 gezeigt ist, ermöglicht die Versetzung der Einfangtaktsignale für die unterschiedlichen Kerne und L2C der integrierten Schaltung und vermindert die Problematik der Einfangleistung. Wie jedoch mit Bezug zu dem Beispiel aus den 6 und 7 angegeben ist, sind zur Erzeugung der ATPG-Muster für diese unterschiedlichen Kombinationen separate ATPG-Durchläufe erforderlich, um Pfade zwischen versetzten Gebieten zu maskieren. Dies ist nicht effizient im Hinblick auf die Erzeugung und/oder Verifizierung von Mustern in mehreren Modi.
Daher stellen Ausführungsformen der vorliegenden Erfindung ferner eine dynamische Technik zur Versetzung der Einfangtaktsignale für CPU-Kerne unter Anwendung dynamischer FTM-Einheiten bereit, wodurch es möglich ist, Einfangtaktsignale dynamisch zu versetzen und einzelne ATPG-Muster zu erzeugen. 8 zeigt eine anschauliche Schaltung zur Implementierung der dynamischen Versetzung der Einfangtaktsignale unter Anwendung dynamischer FTM-Einheiten für viele Kerne und einen L2C gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in 8 gezeigt ist, ist jedes der Module 805, 806, 807, 808 und 809 eine individuelle dynamische FTM-Einheit, die zu einem jeweiligen Kern oder dem L2C gehört.
Die Versetzung für jeden der Kerne oder den L2C wird durch den Wert des jeweiligen Registers tmc2clk_fast_step_cnt_core (Register 815 bis 819) gesteuert, das verwendet wird, um es mit der Dauer des jeweiligen Twindow für jedes der Module zu programmieren. In dem nicht-dynamischen Versetzungsmodus für die Einfangtaktsignale bestimmen die fast_step_cnt-Registerwerte, die in dem jeweiligen FTM-Modul programmiert sein, die Versetzung zwischen verschiedenen Kernen und dem L2C. Wenn alle FTM-Module mit dem gleichen fast_step_cnt-Wert programmiert sind, wie in 6B, dann bleiben alle Gebiete unversetzt, und das Einfangtaktsignal ist für alle zur gleichen Zeit aktiv. Wenn jedoch im nicht-dynamischen Modus die fast_step_cnt-Registerwerte unterschiedlich sind, dann werden die Einfangtaktsignale versetzt, aber dann müssen die ATPG-Muster als separate Durchläufe erzeugt werden, um eine vollständige Abdeckung aller Pfade zu garantieren.
Dynamisches Einfangtaktversetzungsmodul NV_CLK_FTM_dynstagger_mode_ctrl 890 umfasst die Steuerlogik, die den meisten optimale Kombinationen und die Sequenz zur Versetzung bestimmt, so dass ATPG-Muster einzeln erzeugt werden können und die Abdeckung für alle Pfade in der effizientesten möglichen Weise erreicht wird. Beispielsweise wäre das Modul 890 in der Lage zu bewerten, ob gewisse Kerne keinen Pfad gemeinsam mit dem L2C benutzen. In einem derartigen Fall würde keine Maskierung zwischen diesen Kernen und dem L2C erforderlich sein. Auf diese Weise verhindert das Modul 890 für das System oder den Anwender, dass separate ATPG-Muster-Durchläufe auszuführen sind, um die Abdeckung für alle Pfade sicherzustellen. Oder beispielsweise wäre das Werkzeug in der Lage zu bestimmen, ob es vorteilhafter ist, den Kern 1 mit dem L2C anstatt den Kern 2 mit dem L2C zu pulsen, wobei dies auf der Grundlage des jeweiligen ATPG-Musters erfolgt, oder weil der Kern 2 eine Versorgungsleitung mit dem L2C gemeinsam benutzt und das gemeinsame Pulsen würde zu Problemen der Leistungsspitze führen.
Auf der Grundlage des ATPG-Vektors ermittelt der dynamische Versetzungsmodus für Einfangtaktsignale automatisch die Kombination und Sequenz für Taktsignalversetzungsvorgänge zwischen den diversen Modulen in einer integrierten Schaltung und ordnet diese um. Daher ermöglicht es die dynamische Versetzung für die Einfangtaktsignale, dass eine vollständige Testabdeckung mit der gleichen Ausführung oder Umsetzung des ATPG erreicht wird.
Wenn der in 8 gezeigte dynamische Versetzungsmodus für Einfangtaktsignale aktiviert ist, ist die Kombination der Anzahl an Kernen, die in Bezug auf die verbleibenden Kerne nicht versetzt werden sollten, durch das tmc2car_staggered_unit_cnt -Register 850 definiert. Der Wert wird unter Verwendung eines JTAG-Registers programmiert, um eine spezielle Kombination auf der Grundlage von Leistungsabschätzungsergebnissen im Voraus festzulegen. Sobald die spezifizierte Anzahl an Einheiten unter Verwendung eines tmc2car_staggered_unit_cnt -Registerwertes aktiviert ist, können dann auf der Grundlage des Inhalts des tmc2car_stagger_mode_scanflops 851 am Ende der Abtastverschiebung unterschiedliche Kombinationen und Frequenzen für die Versetzung während der Einfang Phase durch das Modul 890 ausgewählt werden.
9 zeigt ein Flussdiagramm eines anschaulichen Prozesses zur Verminderung der Problematik der Leistungsspitzen während des Abtasteinfangzyklus auf globaler Ebene für eine abtastbasierte Prüfung gemäß einer Ausführungsform der vorliegenden Erfindung. Die Erfindung ist jedoch nicht auf die Beschreibung, die in dem Flussdiagramm 900 angegeben ist, beschränkt. Vielmehr erkennt der Fachmann auf einem oder mehreren Gebieten aus den hierin bereitgestellte Lehren, dass andere funktionale Abläufe innerhalb des Grundgedankens und des Schutzbereichs der vorliegenden Erfindung liegen. Das Flussdiagramm 900 wird weiter mit Bezug zu zuvor beschriebenen anschaulichen Ausführungsformen beschrieben, obwohl das Verfahren nicht auf diese Ausführungsformen beschränkt ist.
Im Schritt 902 wird die Dauer der Twindow-Periode für jeden CPU-Kern, beispielsweise die Module 420 und 430, und für den Cache-Speicher, beispielsweise das Modul 425, der IC im Test programmiert. In der Ausführungsform aus 7 können beispielsweise die 3 Register fast_step_cnt L2C 710, fast_step_cnt_core2 711 und fast_step_cnt_core1 712 JTAG-Bits aufweisen, die von einem Anwender programmierbar sind, oder diese können dynamisch von dem System auf der Grundlage gewisser Kriterien ausgewählt werden, beispielsweise fordert der LBIST bis zu 16 Pulse für den Einfang, so dass die Twindow-Periode von dem Prüfprozessor 114 in dem ATE-System so ausgewählt werden könnte, dass dieser Faktor berücksichtigt ist. In einer Ausführungsform kann jedes der drei Register mit einem anderen Wert programmiert werden, so dass die Einfangtaktsignalpulse für jeden Kern und jedes Cache- Modul versetzt sind.
Im Schritt 904 zählt jedes der FTM-Module 705 für jeden der Kerne und den L2C die Anzahl an Testtaktsignalpulsen innerhalb des Twindow-Gebiets 510 für den jeweiligen Kern und den L2C.
Im Schritt 906 geben die FTM-Einheiten die gleiche Anzahl an schnellen Taktsignalpulsen für den Abtasteinfang entsprechend der Anzahl an Testtaktsignalpulsen während des Twindow-Fensters aus. Beispielsweise gibt in 5 die FTM-Einheit drei schnelle Taktsignalzyklen als das clk_out-Signal 502 aus, nachdem drei Pulse des Signals TEST CLK 410 während Twindow gezählt wurden. Die Taktsignalversetzung wird somit bewerkstelligt, da die variable Länge des Twindow-Gebiets für jeden der Kerne und den Cache-Speicher und die unterschiedlichen jeweiligen Startpunkte des Temit -Gebiets wirksam sind.
Im Schritt 908 wird die volle Abdeckung für alle kombinatorischen Pfade erreicht, indem der Cache-Speicher mit jedem der Kerne gepulst wird, die mit ihm gemeinsam Pfade separat benutzen, während die verbleibenden Kerne versetzt werden. In einem nicht-dynamischen System müssen unterschiedliche ATPG-Durchläufe disponiert werden, um die Abdeckungsverluste aufgrund der Taktsignalversetzung zu minimieren. Beispielsweise muss in der Ausführungsform, in der alle Kerne und der Cache-Speicher separat gepulst werden, jeweils ein unterschiedlicher Durchlauf disponiert werden, um die Pfade zwischen jedem der Kerne und dem L2C-Cache-Speicher in separaten Zyklen abzudecken. Eine dynamisches System ist andererseits in der Lage, einen einzigen ATPG-Vektor zu verwenden, um dynamisch die Kombinationen und die Sequenz von Pulsen zwischen den diversen Kernen und dem Cache-Speicher mit der IC zu konfigurieren, um die vollständige Testabdeckung zu erhalten.
Obwohl die vorhergehende Offenbarung diverse Ausführungsformen unter Anwendung spezieller Blockdiagramme, Flussdiagramme und Beispiele angibt, kann jede Komponente einer Blockansicht, eines Schritts eines Flussdiagramms, eine Operation und/oder einer Komponente, die hierin beschrieben und/oder dargestellt ist, individuell und/oder Kollektiv realisiert werden unter Anwendung einer großen Fülle von Hardware, Software oder Firmware (oder einer Kombination davon). Ferner sollte die Offenbarung von Komponenten, die in anderen Komponenten enthalten sind, als Beispiele betrachtet werden, da viele andere Architekturen realisiert werden können, um die gleiche Funktion zu erreichen.
Die Prozessparameter und die Reihenfolge von Schritten, die beschrieben und/oder hierin dargestellt sind, sind nur als Beispiel angegeben. Während die dargestellten und/oder hierin beschriebenen Schritte beispielsweise in einer speziellen Reihenfolge gezeigt oder erläutert sind, müssen diese Schritte nicht notwendigerweise in der dargestellten oder erläuterten Reihenfolge ausgeführt werden. Die diversen beispielhaften Verfahren, die hierin beschrieben und/oder dargestellt sind, können auch einen oder mehrere der Schritte, die hierin beschrieben oder dargestellt sind, weglassen, oder können weitere Schritte zusätzlich zu den offenbarten Schritten enthalten.
Obwohl diverse Ausführungsformen hierin beschrieben und/oder dargestellt sind im Zusammenhang mit vollständig funktionsfähigen Rechensystemen, können eine oder mehrere dieser beispielhaften Ausführungsformen als ein Programmprodukt in einer Vielzahl von Formen verteilt werden, unabhängig von der speziellen Art des computerlesbaren Mediums, das zur tatsächlichen Ausführung der Verteilung eingesetzt wird. Die hierin offenbarten Ausführungsformen können ferner unter Anwendung von Softwaremodulen, die gewisse Aufgaben ausführen, realisiert werden. Diese Softwaremodule können Skripte, Stapel oder andere ausführbare Dateien enthalten, die auf einem computerlesbaren Speichermedium oder in einem Rechensystem gespeichert werden können. Diese Softwaremodule können ein Rechensystem konfigurieren, um eine oder mehrere der anschaulichen hierin offenbarten Ausführungsformen auszuführen. Eines oder mehrere der Softwaremodule, die hierin offenbart sind, können in einer Wolken-Rechenumgebung realisiert werden. Wolken-Rechenumgebungen liefern diverse Dienstleistungen und Anwendungen über das Internet. Diese wolkengestütztem Dienstleistungen (beispielsweise Software als Dienstleistung, Plattform als Dienstleistung, Infrastruktur als Dienstleistung, usw.) können über eine Netz-Suchanwendung oder über eine andere entfernte Schnittstelle angesprochen werden. Diverse Funktionen, die hierin beschrieben sind, können über eine Fern-Tischrechner-Umgebung oder jede andere wolkengestützte Rechnerumgebung bereitgestellt werden.
Die vorhergehende Beschreibung wurde zum Zwecke der Erläuterung mit Bezug zu speziellen Ausführungsformen angegeben. Jedoch sind die anschaulichen Erläuterungen zuvor nicht als umfassend oder als Einschränkung der Erfindung auf die genauen offenbarten Formen beabsichtigt. Es sind viele Modifizierungen und Variationen im Lichte der obigen Lehren möglich. Die Ausführungsformen wurden ausgewählt und beschrieben, um am besten die Prinzipien der Erfindung und ihrer praktischen Anwendungen zu erläutern, um damit einen anderen Fachmann in die Lage zu versetzen, die Erfindung und die diversen Ausführungsformen mit diversen Modifizierungen einzusetzen, wie sie für die spezielle betrachtete Anwendung als geeignet erscheinen.
Es sind somit Ausführungsformen gemäß der Erfindung beschrieben. Obwohl die vorliegende Offenbarung in speziellen Ausführungsformen beschrieben worden ist, sollte beachtet werden, dass die Erfindung nicht als eingeschränkt betrachtet werden sollte durch derartige Ausführungsformen, sondern sie ist durch den nachfolgenden Patentansprüche festgelegt.

Claims

Ein Verfahren zur Prüfung einer integrierten Schaltung, wobei das Verfahren umfasst: Programmieren einer jeweiligen Dauer eines ersten Zeitfensters für jeden von mehreren Kernen und einen Cache-Speicher in der integrierten Schaltung; Zählen einer Anzahl von Pulsen eines ersten Taktsignals während des ersten Zeitfensters für jeden der mehreren Kerne und den Cache-Speicher; und Versetzen von Einfangpulsen zu den mehreren Kernen und dem Cache-Speicher durch Erzeugung von Pulsen eines zweiten Taktsignals für jeden der mehreren Kerne und den Cache-Speicher während eines jeweiligen zweiten Zeitfensters, wobei eine Anzahl an erzeugten Pulsen auf einer jeweiligen Anzahl an ersten Taktsignalpulsen basiert, die für jeden der mehreren Kerne und den Cache-Speicher gezählt wurden.
Das Verfahren nach Anspruch 1, das ferner umfasst: Pulsen jedes der mehreren Kerne mit dem Cache-Speicher, während verbleibende Kerne versetzt werden, in separaten ATPG-Durchläufen, um eine Abdeckung für kombinatorische Pfade zwischen einem jeweiligen Kern und dem Cache- Speicher zu erhalten.
Das Verfahren nach Anspruch 2, das ferner umfasst: Maskieren von Pfaden zwischen dem Cache-Speicher und den verbleibenden Kernen.
Das Verfahren nach Anspruch 1, das ferner umfasst: dynamisches Erhalten einer Abdeckung für im wesentlichen alle kombinatorischen Pfade in der integrierten Schaltung während eines einzigen ATPG-Durchlaufs durch Pulsen einer ersten Teilgruppe der mehreren Kerne und des Cache-Speichers zusammen, während verbleibende Kerne versetzt werden.
Das Verfahren nach Anspruch 4, wobei Module, die in die erste Teilgruppe aufzunehmen sind, dynamisch ermittelt werden, und wobei die Module aus Kernen und dem Cache-Speicher gebildet sein können.
Das Verfahren nach Anspruch 5, wobei kombinatorische Pfade zwischen den Modulen in der ersten Teilgruppe und den verbleibenden Kernen maskiert wird, wenn die Kerne und der Cache- Speicher der ersten Teilgruppe zusammen gepulst werden.
Ein Verfahren zur Prüfung einer integrierten Schaltung, wobei das Verfahren umfasst: Programmieren einer jeweiligen Dauer eines ersten Zeitfensters für jedes von mehreren Modulen in der integrierten Schaltung, wobei die Module Kerne und einen Cache- Speicher umfassen; Zählen einer Anzahl an Pulsen eines ersten Taktsignals während des ersten Zeitfensters für jedes der mehreren Module; und dynamisches Versetzen von Einfangpulsen zu einer ersten Teilgruppe an Modulen durch Erzeugung von Pulsen eines zweiten Taktsignals für jeden der mehreren Kerne und den Cache-Speicher während eines jeweiligen zweiten Zeitfensters, wobei eine Anzahl an erzeugten Pulsen auf der jeweiligen Anzahl erster Taktsignalpulse basiert, die für jedes der mehreren Module gezählt wurden.
Das Verfahren nach Anspruch 7, wobei eine zweite Teilgruppe an Modulen die Pulse des zweiten Taktsignals gleichzeitig empfängt, wobei die zweite Teilgruppe an Modulen Module umfasst, die nicht in der ersten Teilgruppe enthalten sind.
Ein System zur Prüfung einer integrierten Schaltung, wobei das System umfasst: ein Computersystem, aufweisend einen Prüfprozessor, wobei der Prüfprozessor kommunizierend mit einer integrierten Schaltung verbunden ist, wobei die integrierte Schaltung umfasst: mehrere Kerne und einen Cache-Speicher; einen I/O-Port, der ausgebildet ist, eine jeweilige Dauer eines ersten Zeitfensters für jeden der mehreren Kerne und den Cache- Speicher in der integrierten Schaltung zu programmieren; und mehrere schnelle Takterzeugungsmodule, die ausgebildet sind, um: eine Anzahl an Pulsen eines ersten Taktsignals während des ersten Zeitfensters für jeden der mehreren Kerne und den Cache-Speicher zu zählen; und Einfangpulse zu den mehreren Kernen und dem Cache-Speicher zu versetzen durch Erzeugung von Pulsen eines zweiten Taktsignals für jeden der mehreren Kerne und den Cache-Speicher während eines jeweiligen zweiten Zeitfensters, wobei eine Anzahl an erzeugten Pulsen auf einer jeweiligen Anzahl erster Taktsignalpulse basiert, die für jeden der mehreren Kerne und den Cache-Speicher gezählt wurde.
Das System nach Anspruch 9, wobei die mehreren schnellen Takterzeugungsmodule ferner ausgebildet sind, jeden der mehreren Kerne mit dem Cache-Speicher zu pulsen, während verbleibende Kerne versetzt werden, während separater ATPG-Durchläufe, um eine Abdeckung für kombinatorische Pfade zwischen einem jeweiligen Kern und dem Cache-Speicher zu erhalten.
Das System nach Anspruch 10, wobei die mehreren schnellen Takterzeugungsmodule ferner ausgebildet sind, Pfade zwischen dem Cache-Speicher und den verbleibenden Kernen zu maskieren.
Das System nach Anspruch 9, das ferner ein dynamisches Einfangtaktversetzungsmodul umfasst, das ausgebildet ist, eine Abdeckung für im wesentlichen alle kombinatorischen Pfade in der integrierten Schaltung während eines einzigen ATPG-Durchlaufs dynamisch zu erhalten, indem eine erste Teilgruppe der mehreren Kerne und des Cache-Speichers miteinander gepulst wird, während verbleibende Kerne versetzt werden.
Das System nach Anspruch 12, wobei ein Cache-Speicher und Kerne, die in die erste Teilgruppe aufzunehmen sind, dynamisch durch das dynamische Einfangtaktversetzungsmodul ermittelt sind.
Das System nach Anspruch 9, wobei der I/O-Port ein JTAG-Port ist, der betriebsfähig ist, durch einen Anwender programmiert zu werden.
Das System nach Anspruch 9, wobei eine Anzahl an erzeugten Einfangpulsen geändert werden kann, indem die jeweilige Dauer des ersten Zeitfensters für jeden der mehreren Kerne und den Cache-Speicher geändert wird.