KR100414943B1 - 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭분배 장치 및 방법 - Google Patents

콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭분배 장치 및 방법 Download PDF

Info

Publication number
KR100414943B1
KR100414943B1 KR10-2001-0086993A KR20010086993A KR100414943B1 KR 100414943 B1 KR100414943 B1 KR 100414943B1 KR 20010086993 A KR20010086993 A KR 20010086993A KR 100414943 B1 KR100414943 B1 KR 100414943B1
Authority
KR
South Korea
Prior art keywords
clock
slot
board
delay line
output
Prior art date
Application number
KR10-2001-0086993A
Other languages
English (en)
Other versions
KR20030056710A (ko
Inventor
정상익
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR10-2001-0086993A priority Critical patent/KR100414943B1/ko
Priority to US10/329,695 priority patent/US7100066B2/en
Publication of KR20030056710A publication Critical patent/KR20030056710A/ko
Application granted granted Critical
Publication of KR100414943B1 publication Critical patent/KR100414943B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1502—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs programmable
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 콤팩트 PCI 시스템에 기반한 다중 처리 시스템에서의 클럭 분배 장치 및 방법에 관한 것이다.
종래의 콤팩트 PCI 시스템에서는 시스템 보드로부터 다른 보드에게 공급하는 클럭에 대한 최대 스큐가 일정 시간을 초과하지 않게 하기 위하여 클럭 전달을 위한 지연라인이 고정되어 있음에 기인하여 시스템 보드를 시스템 슬롯1 이외에는 다른 슬롯에 실장할 수 없기 때문에 시스템 구성을 유연하게 할 수 없다는 문제점이 있다.
본 발명은 다수개의 슬롯에 여러가지 회로보드를 실장하여 신호를 처리하는 콤팩트 PCI에 기반한 다중 처리 시스템에서 시스템 보드가 실장될 수 있는 시스템 슬롯의 위치를 가변하더라도 다른 각 슬롯에 전달되는 클럭의 스큐(skew)를 최소화시킴으로써 시스템 보드를 가변하여 실장할 수 있어서 시스템 구성을 보다 유연하게 할 수 있다는 장점이 있고, 시스템 슬롯에 실장된 보드의 고장에 대해 능동적으로 신속하게 대응할 수 있어서 시스템 유지 보수에도 매우 효율적이라는 장점이 있다.

Description

콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 장치 및 방법{Apparatus and Method for Distribution Clock in Multiple Processing System based on Compact Peripheral Component Interconnect}
본 발명은 콤팩트 PCI(Compact Peripheral Component Interconnect) 시스템에서의 클럭 분배에 관한 것으로, 특히 다수개의 슬롯에 여러가지 회로보드를 실장하여 신호를 처리하는 콤팩트 PCI에 시스템에서 시스템 보드가 실장될 수 있는 슬롯의 위치가 가변적인 경우에 다른 각 슬롯에 전달되는 클럭의 스큐(skew)를 최소화시키도록 하는 콤팩트 PCI 시스템에 기반한 다중 처리 시스템에서의 클럭 분배 장치 및 방법에 관한 것이다.
일반적으로 콤팩트 PCI에 기반한 다중 처리 시스템에서는 다수개의 슬롯에 여러가지 회로보드를 실장하여 신호를 다중 처리하는데, 시스템 슬롯에 실장되는 시스템 보드가 각 슬롯에 실장되는 다른 보드에게 클럭을 분배하여, 모든 보드들이 해당 클럭에 동기되어 동작 수행하도록 구성된다.
종래에는 콤팩트 PCI 스펙에 따라 8개의 슬롯으로 하나의 시스템을 형성하되, 이 중에서 슬롯1 에만 시스템 보드를 실장할 수 있으며, 나머지 각 슬롯은 I/O 보드들을 실장하는 주변 슬롯(peripheral slot)으로 동작한다.
이와 같은 종래의 콤팩트 PCI 시스템은 도1에 도시된 바와 같이 구성된다. 즉, 시스템 보드가 실장되는 시스템 슬롯1(SL1)은 각 주변 슬롯(SL2∼SL8)에 클럭을 공급하여 주는데, 시스템 슬롯(SL1)은 총 7개의 클럭을 공급할 수 있다. 이를 살펴보면, 슬롯1(SL1)으로부터 출력되는 클럭(CLK0)은 슬롯2(SL2)의 클럭입력단자(CLK0)에 연결되고, 슬롯1(SL1)으로부터 출력되는 클럭(CLK1)은 슬롯3(SL3)의 클럭 입력단자(CLK0)에 연결되고, 슬롯1(SL1)으로부터 출력되는 클럭(CLK2)은 슬롯4(SL4)의 클럭 입력단자(CLK0)에 연결되고, 슬롯1(SL1)으로부터 출력되는 클럭(CLK3)은 슬롯5(SL5)의 클럭 입력단자(CLK0)에 연결되고, 슬롯1(SL1)으로부터 출력되는 클럭(CLK4)은 슬롯6(SL6)의 클럭 입력단자(CLK0)에 연결되고, 슬롯1(SL1)으로부터 출력되는 클럭(CLK5)은 슬롯7(SL7)의 클럭 입력단자(CLK0)에 연결되고, 슬롯1(SL1)으로부터 출력되는 클럭(CLK6)은 슬롯8(SL8)의 클럭 입력단자(CLK0)에 연결된다. 각 슬롯(SL2∼SL8)에 실장된 보드들은 슬롯1(SL1)로부터 공급되는 클럭을 보드 내부에서 사용하여 해당 클럭에 동기되어 주워진 동작을 수행한다.
이상과 같은 종래의 콤팩트 PCI 시스템이 정상적으로 동작하기 위해서는 시스템 슬롯인 슬롯1(SL1)로부터 공급되는 각 클럭이 일정한 오차 범위 내의 스큐(skew)를 가져야 한다. 이를 달성하기 위하여 콤팩트 PCI 스펙에서는 클럭 레이트(rate)에 따라 슬롯의 수를 제한하고(예를들어, 8개 슬롯인 경우에는 33MHz 클럭, 5개 슬롯인 경우에는 66MHz 클럭을 사용함), 인접한 두 슬롯 사이의 간격을 일정한 범위로 제한하고 있다(예를들어, 20.32mm). 이와같이, 클럭 레이트에 따라 슬롯의 수를 제한하고 슬롯간의 간격을 제한함으로써, 슬롯이 실장되는 보드의 백 플레인(back plane)에서의 라우팅 길이를 135mm 에서 185mm 사이로 유지하며, 이에따라 백 플레인에서의 클럭에 대한 최대 스큐가 일정 시간을 초과하지 않게 하는데 예를들어 33MHz 클럭인 경우에는 스큐가 1.2ns로 되고, 66MHz 클럭인 경우에는 스큐가 0.2ns로 된다. 그러나, 각 클럭(CLK0∼CLK6)을 콤팩트 PCI 스팩에서 요구하는 범위 이내로 라우팅하기 위해서는 시스템 슬롯1(SL1)으로부터 공급되는 클럭이 각 슬롯(SL2∼SL8)에 전달됨에 있어서 소요되는 지연값을 모두 동일하게 유지해야 하므로, 도1에 도시된 바와같이 시스템 슬롯(SL1)에 가까운 주변 슬롯일수록 더 많은 지연라인을 가져야하는데, 슬롯2(SL2)에 대해서는 "6d" 만큼의 추가적인 지연라인을 사용하고, 슬롯3(SL3)에 대하서는 "5d" 만큼의 추가적인 지연라인을 사용하고, 슬롯4(SL4)에 대하서는 "4d" 만큼의 추가적인 지연라인을 사용하고, 슬롯5(SL5)에 대하서는 "3d" 만큼의 추가적인 지연라인을 사용하고, 슬롯6(SL6)에 대하서는 "2d" 만큼의 추가적인 지연라인을 사용하고, 슬롯7(SL7)에 대하서는 "d" 만큼의 추가적인 지연라인을 사용한다.
이상과 같은 종래의 콤팩트 PCI 시스템에서는 시스템 보드로부터 다른 보드에게 공급하는 클럭에 대한 최대 스큐가 일정 시간을 초과하지 않게 하기 위하여 클럭 전달을 위한 지연라인이 고정되어 있음에 기인하여 시스템 보드를 시스템 슬롯1(SL1) 이외에는 다른 슬롯에 실장할 수 없기 때문에 시스템 구성을 유연하게 할 수 없다는 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 다수개의 슬롯에 여러가지 회로보드를 실장하여 신호를 처리하는 콤팩트 PCI에 시스템에서 시스템 보드가 실장될 수 있는 슬롯의 위치를 가변하더라도 다른각 슬롯에 전달되는 클럭의 스큐(skew)를 최소화시킴으로써 시스템 보드를 가변하여 실장하도록 하는 콤팩트 PCI에 기반한 다중 처리 시스템에서의 클럭 분배 장치 및 방법을 제공하는데 있다.
도1은 종래의 콤팩트 PCI 시스템에서의 클럭 분배 방식을 도시한 도.
도2는 본 발명에 따른 콤팩트 PCI에 기반한 다중 처리 시스템에서의 클럭 분배 방식을 도시한 도.
도3은 본 발명에 의한 백플레인에서의 클럭 분배를 도시한 도.
도4는 본 발명에 의한 클럭 드라이버의 구성도.
도5는 시스템 슬롯에 실장된 경우의 클럭 드라이버 동작 흐름도.
도6은 주변 슬롯에 실장된 경우의 클럭 드라이버 동작 흐름도.
* 도면의 주요 부분에 대한 부호의 설명 *
SL1∼SL8 : 슬롯 11 : 클럭 발생부
12 : 클럭 분배부 13a∼13h : 가변 지연 라인
14a∼14g, 15 : 버퍼 16 : 멀티플렉서
17 : 클럭 드라이버 구성 로직
이상과 같은 목적을 달성하기 위한 본 발명의 특징은, 콤팩트 피씨아이(PCI)에 기반한 다중 처리 시스템에 있어서, 다수개의 슬롯 상호간에 클럭을 주고 받을 수 있도록 접속하되 상위에 위치한 슬롯으로부터 출력되는 클럭을 하위에 위치한 슬롯에게 전달 가능하게 백 플레인에 형성된 클럭 전달 수단과; 다수개의 슬롯 중에서 하나의 슬롯에 보드 실장되는 경우에 해당 보드 실장된 슬롯이 시스템 슬롯에 해당되는지를 확인하여 시스템 슬롯에 해당되면 자체 생성한 클럭을 다른 슬롯에게 공급함과 아울러 자체 생성한 클럭을 내부 사용 클럭으로 출력하고, 해당 보드 실장된 슬롯이 주변 슬롯에 해당되면 자체 생성한 클럭을 다른 슬롯에 공급하지 않고 시스템 슬롯으로부터 공급된 클럭을 내부 사용 클럭으로 출력하는 클럭 드라이버를 구비하는데 있다.
그리고, 상기 클럭 드라이버는, 클럭을 발생하는 클럭 발생부와, 상기 클럭 발생부로부터 인가되는 클럭을 다수개로 분배하여 출력하는 클럭 분배부와, 상기 클럭 분배부로부터 인가되는 다수개의 클럭을 지연시켜서 전달하되 지연 라인을 가변하는 다수개의 가변 지연 라인과, 상기 가변 지연 라인을 통해 인가되는 클럭에 대한 다른 슬롯으로의 출력을 절환하는 다수개의 제1 버퍼와, 상기 가변 지연 라인중에서 내부 사용 클럭을 위한 가변 지연 라인으로부터 인가되는 클럭을 완충하여 출력하는 제2 버퍼와, 상기 제2 버퍼로부터 인가되는 클럭과 외부의 다른 슬롯로부터 인가되는 클럭 중에서 하나를 선택하여 해당 보드 내부에서 사용하기 위한 클럭으로서 출력하는 멀티플렉서와, 상위의 슬롯으로 부터 인가되는 어드레스신호와 슬롯 계수신호에 의거하여 소속 보드의 시스템 슬롯 실장여부를 확인해서 상기 가변 지연 라인, 제1 버퍼 및 멀티플렉서의 동작을 제어하는 클럭 드라이버 구성 로직을 포함하는 것을 특징으로 한다.
또한, 상기 클럭 드라이버 구성 로직은, 상위의 슬롯에 보드가 실장되어 있는 경우에는 소속 보드가 시스템 슬롯에 실장되지 않았음을 인지하고, 상기 제1 버퍼를 제어하여 다른 슬롯측으로의 클럭 출력을 차단함과 아울러 상기 멀티플렉서를 제어하여 외부의 다른 시스템 슬롯으로부터 인가되는 클럭을 선택하여 보드 내부에서 사용하기 위한 클럭으로 출력케 하는 것을 특징으로 한다.
그리고, 상기 클럭 드라이버 구성 로직은, 상위의 슬롯에 보드가 실장되어 있지 않은 경우에는 소속 보드가 시스템 슬롯에 실장되었음을 인지하고 상기 제1 버퍼를 제어하여 다른 슬롯측으로 클럭을 출력함과 아울러 상기 멀티플렉서를 제어하여 상기 내부 사용 클럭을 위한 가변 지연 라인으로부터 인가되는 클럭을 선택하여 내부의 보드에서 사용하기 위한 클럭으로 출력케 하는 것을 특징으로 한다.
상기 클럭 드라이버 구성 로직은, 해당 소속 보드가 시스템 슬롯에 실장되는 경우에, 상기 가변 지연 라인에게 선택신호를 출력하여 해당 시스템 슬롯에 대응되는 가변 지연 라인을 구성하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 특징은, 시스템 슬롯에 실장된 보드에서 해당 시스템 슬롯에 대응하는 지연 라인을 구성하는 과정과; 상기 시스템 슬롯에 실장된 보드에서 생성한 클럭을 상기 지연 라인을 통해 주변 슬롯에게 전송하는 과정과; 상기 주변 슬롯에 실장된 보드에서 상기 시스템 슬롯으로부터의 클럭을 수신하는 과정과; 상기 주변 슬롯에 실장된 보드에서 상기 시스템 슬롯으로부터 수신한 클럭을 내부 클럭으로서 선택하여 사용하는 과정을 포함하는데 있다.
아울러, 상기 시스템 슬롯의 상위 슬롯에는 시스템 보드가 실장되지 않는 것을 특징으로 하고, 상기 시스템 슬롯에 실장된 보드에서 생성한 클럭을 상기 지연 라인을 통해 주변 슬롯에게 전송하는 경우에 자체 보드 내부에서 사용하기 위한 클럭의 지연라인은 총 지연 크기에 해당하는 지연을 갖도록 구성되는 것을 특징으로 하며, 상기 시스템 슬롯으로부터 공급되는 클럭이 주변 슬롯에게 도달하는 경우에 시스템 슬롯의 위치에 관계없이 모두 동일한 지연 시간으로 도달하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명에 따른 콤팩트 PCI에 기반한 다중 처리 시스템에서는 8개의 슬롯으로 하나의 시스템을 구성하되, 각 슬롯에는 시스템 보드 또는 I/O 보드를 실장할 수 있고, 기본적으로 동일한 형상을 갖는 다수개의 시스템 보드와 이 시스템 보드들이 공유할 수 있는 I/O 보드들로 이루어 지는데, 시스템 보드는 슬롯1부터 실장되고 I/O 보드는 슬롯8 부터 실장되며, 그 갯수는 시스템 형상에 따라 달라질 수 있다.
이와 같은 시스템에서는 슬롯에 시스템 보드가 여러개 실장되어 있는 경우에 어떤 슬롯을 시스템 슬롯으로서 동작시키는가를 결정하는 것이 문제인데, 이를 위하여 본 발명에서는 "리플(Ripple) 방식"을 제안한다. 이 방식에서는 슬롯1에 시스템 보드가 실장되어 있을 경우 슬롯1이 시스템 슬롯이되고, 슬롯1에 보드가 실장되어 있지 않고 슬롯2에 시스템 보드가 실장되어 있을 경우 슬롯2가 시스템 슬롯이되는 식으로하여 시스템 보드를 결정하는데, 현재의 슬롯이 시스템 슬롯이 되기 위해서는 그 상위 슬롯(그 이전의 슬롯)에 보드가 실장되지 않은 경우에 한하여 시스템 형상에 따라 시스템 슬롯의 위치가 리플되는 방식으로 시스템 슬롯을 결정한다. 이와같이 하여 결정된 시스템 슬롯에 실장되는 보드에서 다른 보드들에게 클럭을 공급하는데, 도2에 도시된 바와 같이 슬롯1(SL1)은 모든 슬롯(SL2∼SL8)에 클럭을 공급하고 있고, 슬롯2(SL2)는 슬롯1(SL1)을 제외한 모든 슬롯(SL3∼SL8)에 클럭을 공급하고, 슬롯3(SL3)는 슬롯1(SL1)과 슬롯2(SL2)를 제외한 모든 슬롯(SL4∼SL8)에 클럭을 공급하고, 슬롯4(SL4)는 슬롯(SL1∼SL3)을 제외한 모든 슬롯(SL5∼SL8)에 클럭을 공급하고, 슬롯5(SL5)는 슬롯(SL1∼SL4)을 제외한 모든 슬롯(SL6∼SL8)에 클럭을 공급하고, 슬롯6(SL6)은 슬롯(SL1∼SL5)을 제외한 모든 슬롯(SL7∼SL8)에 클럭을 공급하고, 슬롯7(SL7)은 슬롯(SL1∼SL6)을 제외한 슬롯(SL8)에 클럭을 공급한다.
또한, 도2와 같이 구성된 콤팩트 PCI에 기반한 다중 처리 시스템에서는 시스템을 정상적으로 동작시키기 위해서는 시스템 슬롯으로 결정된 슬롯으로부터 그 하위 슬롯에 공급되는 클럭의 스큐를 일정 범위 내에 유지하여야 하는데, 이를 위하여 시스템 슬롯으로부터 그 하위 슬롯에 공급되는 클럭이 백 플레인 상에서 라우팅되는 길이를 클럭 전달시의 지연(delay) 크기 "8d"에 대응하는 길이로 고정하며, 이의 구현은 백 플레인과 시스템 보드에서 나누어 이루어 지도록 구성된다.
도3은 본 발명에 있어서 백 플레인 상에서 클럭을 분배하는 라우팅을 도시한 것으로, 슬롯1(SL1)의 클럭(CLK0)으로부터 슬롯2(SL2)의 클럭단자(CLK0) 까지의 라우팅에는 "6d" 만큼의 지연라인이 필요하고, 슬롯1(SL1)의 클럭(CLK1)으로부터 슬롯3(SL3)의 클럭단자(CLK0) 까지의 라우팅에는 "5d" 만큼의 지연라인이 필요하고, 슬롯1(SL1)의 클럭(CLK2)으로부터 슬롯4(SL4)의 클럭단자(CLK0) 까지의 라우팅에는 "4d" 만큼의 지연라인이 필요하고, 슬롯1(SL1)의 클럭(CLK3)으로부터 슬롯5(SL5)의 클럭단자(CLK0) 까지의 라우팅에는 "3d" 만큼의 지연라인이 필요하고, 슬롯1(SL1)의 클럭(CLK4)으로부터 슬롯6(SL6)의 클럭단자(CLK0) 까지의 라우팅에는 "2d" 만큼의 지연라인이 필요하고, 슬롯1(SL1)의 클럭(CLK5)으로부터 슬롯7(SL7)의 클럭단자(CLK0) 까지의 라우팅에는 "d" 만큼의 지연라인이 필요하다. 그리고, 위에 언급된 것 이외의 라인들에 대한 라우팅은 기본 라우팅 지연 "d"만을 가진다.
또한, 시스템 슬롯으로부터 공급되는 클럭을 다른 슬롯에 전달함에 있어서 고정된 "8d"의 지연 크기로 전달하기 위해서 백 플레인에 구현된 지연 라인 이외에 각 시스템 보드에도 지연라인을 구성하며, 본 발명에서는 이와 같이 시스템 보드에 구성된 지연라인과 백 플레인에 구현된 지연라인에 의해 클럭 전달에 걸리는 지연을 "8d"의 지연 크기로 유지되게 한다.
도4는 시스템 보드에 구성되는 클럭 드라이버를 도시한 것으로, 클럭 드라이버는 클럭 발생부(11), 클럭 분배부(12), 다수개의 가변 지연 라인(13a∼13h), 다수개의 버퍼(14a∼14g), 버퍼(15), 멀티플렉서(16) 및 클럭 드라이버 구성 로직(17)을 구비하여 이루어 진다. 클럭 발생부(11)는 클럭을 발생하여 클럭 분배부(12)측에 출력하고, 클럭 분배부(12)는 클럭 발생부(11)로부터 인가되는 클럭을 분배하여 다수개의 가변 지연 라인(13a∼13h)측에 출력한다. 그리고, 가변 지연 라인(13a∼13h)은 클럭 분배부(12)로부터 인가되는 클럭을 지연시켜서 전달하되 클럭 드라이버 구성 로직(17)으로부터 인가되는 선택신호(cfgVdl)에 따라 지연 라인을 가변한다. 버퍼(14a∼14g)는 가변 지연 라인(13a∼13g)을 통해 인가되는 클럭을 다른 보드에게 출력하는데 클럭 드라이버 구성 로직(17)으로부터 인가되는 제어신호(sysen#)에 따라 출력을 절환한다. 또한. 버퍼(15)는 가변 지연 라인(13h)으로부터 인가되는 클럭을 완충하여 멀티플렉서(16)에게 출력한다. 멀티플렉서(16)는 버퍼(15)로부터 인가되는 클럭과 외부의 다른 보드로부터 인가되는 클럭(CLK0) 중에서 하나를 클럭 드라이버 구성 로직(17)의 제어신호(sysen#)에 따라 선택하여 해당 보드 자체에서 사용하기 위한 클럭(CLK)으로서 출력한다. 한편, 클럭 드라이버 구성 로직(17)은 상위의 슬롯으로 부터 인가되는 어드레스신호(GA)와 슬롯 계수신호(Enum#)에 의거하여 소속 보드가 시스템 슬롯에 실장되어 운용되는지 여부를 판단해서 클럭 드라이버의 동작을 제어하는데, 상위의 슬롯에 보드가 실장되어 있는 경우에는 소속 보드가 시스템 슬롯에 실장되지 않음을 인지하고 버퍼(14a∼14g)를 제어하여 다른 슬롯측으로의 클럭(CLK0∼CLK6) 출력을 차단함과 아울러 멀티플렉서(16)를 제어하여 외부의 다른 시스템 슬롯으로부터 인가되는 클럭(CLK0)을 선택하여 내부의 보드에서 사용하기 위한 클럭(CLK)으로 출력케 하며, 상위의 슬롯에 보드가 실장되어 있지 않은 경우에는 소속 보드가 시스템 슬롯에 실장되어 동작함을 인지하고 버퍼(14a∼14g)를 제어하여 다른 슬롯측으로 클럭(CLK0∼CLK6)을 출력함과 아울러 멀티플렉서(16)를 제어하여 가변 지연 라인(13h)으로부터 인가되는 클럭을 선택하여 내부의 보드에서 사용하기 위한 클럭(CLK)으로 출력케 한다. 그리고, 클럭 드라이버 구성 로직(17)은 해당 소속 보드가 시스템 슬롯에 실장되는 경우에, 가변 지연 라인(13a∼13g)에게 선택신호(cfgVdl)를 출력하여 해당 시스템 슬롯에 실장되는 보드에 적합한 가변 지연 라인을 구성하는데, 슬롯1(SL1)을 시스템 슬롯으로 하여 보드 실장한 경우에는 1 탭 지연(1d)으로 구성되고, 슬롯2(SL2)를 시스템 슬롯으로 하여 보드 실장한 경우에는 2 탭 지연(2d)로 구성하고, 슬롯3(SL3)을 시스템 슬롯으로 하여 보드 실장한 경우에는 3 탭 지연(3d)으로 구성하고, 슬롯4(SL4)를 시스템 슬롯으로 하여 보드 실장한 경우에는 4 탭 지연(4d)으로 구성하고, 슬롯5(SL5)를 시스템 보드로 하여 보드 실장한 경우에는 5 탭 지연(5d)으로 구성하고, 슬롯6(SL6)을 시스템 슬롯으로 하여 보드 실장한 경우에는 6 탭 지연(6d)으로 구성하고, 슬롯7(SL7)을 시스템 슬롯으로 하여 보드 실장한 경우에는 7 탭 지연(7d)으로 구성하고, 슬롯8(SL8)을 시스템 슬롯으로 하여 보드 실장한 경우에는 8 탭 지연(8d)으로 구성한다. 그리고, 시스템 보드 내부에서 사용되는 클럭을 전달하는 가변 지연 라인(13h)은 다른 슬롯으로 라우팅되는 클럭과 같은 위상을 갖도록 지연시키기 위하여 해당 보드가 실장되는 시스템 슬롯의 위치에 관계없이 항상 8 탭 지연(8d)으로 설정한다.
이상과 같이 구성된 본 발명에 따른 콤팩트 PCI에 기반한 다중 처리 시스템에서의 클럭 분배 동작을 도5와 도6을 참조하여 설명하면 다음과 같다.
예를들어, 슬롯1(SL1)에 어떠한 보드도 실장되어 있지 않고, 슬롯2(SL2), 슬롯3(SL3) 및 슬롯4(SL4)에 시스템 보드가 실장되어 있으며 슬롯8(SL8)에 I/O 보드가 실장되어 있는 경우를 가정하는 경우의 클럭 분배 동작은 다음과 같이 이루어 진다.
먼저, 시스템 슬롯이 결정되어야 하는데 시스템 슬롯의 결정은 슬롯2(SL2)에 실장되어 있는 시스템 보드의 클럭 드라이버 구성 로직(17)에서 결정한다. 즉, 슬롯2(SL2)에 실장된 보드의 클럭 드라이버 구성 로직(17)은 자신의 어드레스(GA)가 "2" 이므로 슬롯1(SL1)의 계수 신호(Enum#) 만을 체크하는데, 이때, 클럭 드라이버 구성 로직(17)은 슬롯1(SL1)에 보드가 탈장되어 있음에 기인하여 계수 신호(Enum#)의 값이 "1" 이므로 자신의 소속 보드가 실장된 슬롯이 시스템 슬롯으로의 역할을 수행해야 함을 인지한다(스텝 S51). 이와 같이 슬롯2(SL2)에 실장된 보드의 클럭 드라이버 구성 로직(17)이 자신의 소속 보드가 시스템 슬롯에 실장됨을 인지하면, 가변 지연 라인(13a∼13g)측에 선택신호(cfgVdl)를 출력하여 가변 지연 라인(13a∼13g)에 의해 해당 슬롯2(SL2)에 적합하게 "2d"의 지연 크기를 갖도록 지연 라인을 구성하고, 가변 지연 라인(13h)측에 선택신호(cfgVdl)를 출력하여 가변 지연 라인(13h)에 의해 "8d"의 지연 크기를 가지도록 지연 라인을 구성한다(스텝 S52). 그리고, 클럭 드라이버 구성 로직(17)은 제어신호(sysen#)를 로우레벨로 출력하여 버퍼(14a∼14g)를 제어하여 가변 지연 라인(13a∼13g)를 통해 인가되는 클럭(CLK0∼CLK6)을 출력시킴으로써 다른 슬롯측에 클럭(CLK0∼CLK6)을 공급하며(스텝 S53), 멀티플렉서(16)에 의해 가변 지연 라인(13h)을 통해 인가되는 클럭을 선택하여 해당 보드 내부에서 사용하기 위한 클럭(CLK)으로 출력시킨다(스텝 S54).
한편, 슬롯3(SL3)과 슬롯4(SL4)에 실장된 시스템 보드의 클럭 드라이버 구성 로직(17)은 슬롯2(SL2)의 계수 신호(Enum#)를 체크하여 슬롯2(SL2)에 시스템 보드가 실장되어 있음을 확인하고 자신의 소속 시스템 보드가 실장된 슬롯이 주변 슬롯으로서의 역할을 수행해야 함을 인지하고(스텝 S61), 제어신호(sysen#)를 하이레벨로 출력하여 버퍼(14a∼14g)를 제어하여 가변 지연 라인(13a∼13g)를 통해 인가되는 클럭(CLK0∼CLK6)의 출력을 차단시킴으로써 다른 슬롯측에 클럭(CLK0∼CLK6)이 출력되지 못하게 하며(스텝 S62), 멀티플렉서(16)에 의해 시스템 슬롯인 슬롯2(SL2)로부터 공급되는 클럭(CLK0)을 선택하여 해당 보드 내부에서 사용하기 위한 클럭(CLK)으로 출력시킨다(스텝 S63, 스텝 S64).
그리고, 슬롯8(SL8)의 I/O 보드는 시스템 보드가 아니고 주변 슬롯으로의 기능을 수행해야 하므로 해당 보드는 시스템 슬롯인 슬롯2(SL2)의 클럭(CLK6)을 클럭(CLK0)으로 받아들여 해당 클럭(CLK0)을 내부의 클럭으로 선택하여 사용한다.
슬롯2(SL2)의 클럭 드라이버로부터 출력된 클럭이 각 슬롯에 전달되기 까지의 지연 라인의 지연 크기를 살펴보면, 슬롯2(SL2)로부터 슬롯3(SL3) 까지 클럭이 도달함에 있어서는 슬롯2(SL2)에 실장된 보드의 가변 지연 라인(13a∼13g)에 의한 지연 크기 "2d"와, 슬롯2(SL2)로부터 슬롯3(SL3) 까지의 물리적 라인에 의한 지연 크기 "1d"와, 백 플레인에 추가된 슬롯2(SL2)의 클럭(CLK1)에 대한 지연 라인에서의 지연 크기 "5d"를 모두 합쳐서 "8d" 만큼의 지연이 이루어 지며, 슬롯2(SL2)로부터 슬롯4(SL4) 까지 클럭이 도달함에 있어서는 슬롯2(SL2)에 실장된 보드의 가변 지연 라인(13a∼13g)에 의한 지연 크기 "2d"와, 슬롯2(SL2)로부터 슬롯4(SL4) 까지의 물리적 라인에 의한 지연 크기 "2d"와, 백 플레인에 추가된 슬롯2(SL2)의 클럭(CLK2)에 대한 지연 라인에서의 지연 크기 "4d"를 모두 합쳐서 "8d" 만큼의 지연이 이루어 지며, 슬롯2(SL2)로부터 슬롯8(SL8) 까지 클럭이 도달함에 있어서는 슬롯2(SL2)에 실장된 보드의 가변 지연 라인(13a∼13g)에 의한 지연 크기 "2d"와, 슬롯2(SL2)로부터 슬롯8(SL8) 까지의 물리적 라인에 의한 지연 크기 "6d"와, 백 플레인에 추가된 슬롯2(SL2)의 클럭(CLK6)에 대한 지연 라인에서의 지연 크기 "0d"를 모두 합쳐서 "8d" 만큼의 지연이 이루어 진다. 이와 같이, 시스템 슬롯으로부터 공급되는 클럭이 모두 동일한 지연 크기로 지연되어 목적지의 슬롯에 공급되므로 각 클럭간의 스큐를 최소화할 수 있어서, 콤팩트 PCI에 기반을 둔 다중 처리 시스템이 정상적으로 동작 가능케 된다.
이상 설명한 바와 같이, 본 발명은 다수개의 슬롯에 여러가지 회로보드를 실장하여 신호를 처리하는 콤팩트 PCI에 기반한 다중 처리 시스템에서 시스템 보드가 실장될 수 있는 슬롯의 위치를 가변하더라도 다른 각 슬롯에 전달되는 클럭의 스큐(skew)를 최소화시킴으로써 시스템 보드를 가변하여 실장할 수 있어서 시스템 구성을 보다 유연하게 할 수 있다는 장점이 있고, 시스템 슬롯에 실장된 보드의 고장에 대해 능동적으로 신속하게 대응할 수 있어서 시스템 유지 보수에도 매우 효율적이라는 장점이 있다.

Claims (9)

  1. 콤팩트 피씨아이(PCI)에 기반한 다중 처리 시스템에 있어서,
    다수개의 슬롯 상호간에 클럭을 주고 받을 수 있도록 접속하되 상위에 위치한 슬롯으로부터 출력되는 클럭을 하위에 위치한 슬롯에게 전달 가능하게 백 플레인에 형성된 클럭 전달 수단과;
    다수개의 슬롯 중에서 하나의 슬롯에 보드 실장되는 경우에 해당 보드 실장된 슬롯이 시스템 슬롯에 해당되는지를 확인하여 시스템 슬롯에 해당되면 자체 생성한 클럭을 다른 슬롯에게 공급함과 아울러 자체 생성한 클럭을 내부 사용 클럭으로 출력하고, 해당 보드 실장된 슬롯이 주변 슬롯에 해당되면 자체 생성한 클럭을 다른 슬롯에 공급하지 않고 시스템 슬롯으로부터 공급된 클럭을 내부 사용 클럭으로 출력하는 클럭 드라이버를 구비하는 것을 특징으로 하는 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 장치.
  2. 제1항에 있어서,
    상기 클럭 드라이버는,
    클럭을 발생하는 클럭 발생부와,
    상기 클럭 발생부로부터 인가되는 클럭을 다수개로 분배하여 출력하는 클럭 분배부와,
    상기 클럭 분배부로부터 인가되는 다수개의 클럭을 지연시켜서 전달하되 지연 라인을 가변하는 다수개의 가변 지연 라인과,
    상기 가변 지연 라인을 통해 인가되는 클럭에 대한 다른 슬롯으로의 출력을 절환하는 다수개의 제1 버퍼와,
    상기 가변 지연 라인 중에서 내부 사용 클럭을 위한 가변 지연 라인으로부터 인가되는 클럭을 완충하여 출력하는 제2 버퍼와,
    상기 제2 버퍼로부터 인가되는 클럭과 외부의 다른 슬롯로부터 인가되는 클럭 중에서 하나를 선택하여 해당 보드 내부에서 사용하기 위한 클럭으로서 출력하는 멀티플렉서와,
    상위의 슬롯으로 부터 인가되는 어드레스신호와 슬롯 계수신호에 의거하여 소속 보드의 시스템 슬롯 실장여부를 확인해서 상기 가변 지연 라인, 제1 버퍼 및 멀티플렉서의 동작을 제어하는 클럭 드라이버 구성 로직을 포함하는 것을 특징으로 하는 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 장치.
  3. 제2항에 있어서,
    상기 클럭 드라이버 구성 로직은, 상위의 슬롯에 보드가 실장되어 있는 경우에는 소속 보드가 시스템 슬롯에 실장되지 않았음을 인지하고, 상기 제1 버퍼를 제어하여 다른 슬롯측으로의 클럭 출력을 차단함과 아울러 상기 멀티플렉서를 제어하여 외부의 다른 시스템 슬롯으로부터 인가되는 클럭을 선택하여 보드 내부에서 사용하기 위한 클럭으로 출력케 하는 것을 특징으로 하는 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 장치.
  4. 제2항에 있어서,
    상기 클럭 드라이버 구성 로직은, 상위의 슬롯에 보드가 실장되어 있지 않은 경우에는 소속 보드가 시스템 슬롯에 실장되었음을 인지하고 상기 제1 버퍼를 제어하여 다른 슬롯측으로 클럭을 출력함과 아울러 상기 멀티플렉서를 제어하여 상기 내부 사용 클럭을 위한 가변 지연 라인으로부터 인가되는 클럭을 선택하여 내부의 보드에서 사용하기 위한 클럭으로 출력케 하는 것을 특징으로 하는 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 장치.
  5. 제2항에 있어서,
    상기 클럭 드라이버 구성 로직은, 해당 소속 보드가 시스템 슬롯에 실장되는 경우에, 상기 가변 지연 라인에게 선택신호를 출력하여 해당 시스템 슬롯에 대응되는 가변 지연 라인을 구성하는 것을 특징으로 하는 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 장치.
  6. 시스템 슬롯에 실장된 보드에서 해당 시스템 슬롯에 대응하는 지연 라인을 구성하는 과정과;
    상기 시스템 슬롯에 실장된 보드에서 생성한 클럭을 상기 지연 라인을 통해 주변 슬롯에게 전송하는 과정과;
    상기 주변 슬롯에 실장된 보드에서 상기 시스템 슬롯으로부터의 클럭을 수신하는 과정과;
    상기 주변 슬롯에 실장된 보드에서 상기 시스템 슬롯으로부터 수신한 클럭을 내부 클럭으로서 선택하여 사용하는 과정을 포함하는 것을 특징으로 하는 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 방법.
  7. 제6항에 있어서,
    상기 시스템 슬롯의 상위 슬롯에는 시스템 보드가 실장되지 않는 것을 특징으로 하는 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 방법.
  8. 제6항에 있어서,
    상기 시스템 슬롯에 실장된 보드에서 생성한 클럭을 상기 지연 라인을 통해 주변 슬롯에게 전송하는 경우에 자체 보드 내부에서 사용하기 위한 클럭의 지연라인은 총 지연 크기에 해당하는 지연을 갖도록 구성되는 것을 특징으로 하는 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 방법.
  9. 제6항에 있어서,
    상기 시스템 슬롯으로부터 공급되는 클럭이 주변 슬롯에게 도달하는 경우에 시스템 슬롯의 위치에 관계없이 모두 동일한 지연 시간으로 도달하는 것을 특징으로 하는 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭 분배 방법.
KR10-2001-0086993A 2001-12-28 2001-12-28 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭분배 장치 및 방법 KR100414943B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0086993A KR100414943B1 (ko) 2001-12-28 2001-12-28 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭분배 장치 및 방법
US10/329,695 US7100066B2 (en) 2001-12-28 2002-12-27 Clock distribution device and method in compact PCI based multi-processing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0086993A KR100414943B1 (ko) 2001-12-28 2001-12-28 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭분배 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20030056710A KR20030056710A (ko) 2003-07-04
KR100414943B1 true KR100414943B1 (ko) 2004-01-16

Family

ID=19717798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0086993A KR100414943B1 (ko) 2001-12-28 2001-12-28 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭분배 장치 및 방법

Country Status (2)

Country Link
US (1) US7100066B2 (ko)
KR (1) KR100414943B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6067594A (en) * 1997-09-26 2000-05-23 Rambus, Inc. High frequency bus system
US6839393B1 (en) * 1999-07-14 2005-01-04 Rambus Inc. Apparatus and method for controlling a master/slave system via master device synchronization
US6646953B1 (en) 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
US6643787B1 (en) 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US8391039B2 (en) 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US6920540B2 (en) 2001-10-22 2005-07-19 Rambus Inc. Timing calibration apparatus and method for a memory device signaling system
US7212598B2 (en) * 2003-07-15 2007-05-01 Adtran, Inc. Data buffer-controlled digital clock regenerator
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
JP5893958B2 (ja) * 2011-03-31 2016-03-23 ローム株式会社 半導体装置、及び電子機器
US8729944B2 (en) * 2011-12-21 2014-05-20 Advanced Micro Devices, Inc. Clock generator with integrated phase offset programmability
US9377510B2 (en) * 2012-12-28 2016-06-28 Nvidia Corporation System for reducing peak power during scan shift at the global level for scan based tests
US9222981B2 (en) 2012-12-28 2015-12-29 Nvidia Corporation Global low power capture scheme for cores
US9395414B2 (en) 2012-12-28 2016-07-19 Nvidia Corporation System for reducing peak power during scan shift at the local level for scan based tests

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000005712A (ko) * 1998-06-05 2000-01-25 포만 제프리 엘 다중속도버스용가변슬롯구성
US6209051B1 (en) * 1998-05-14 2001-03-27 Motorola, Inc. Method for switching between multiple system hosts
US6275950B1 (en) * 1997-10-28 2001-08-14 Twinhead International Corp. Adjustable PCI asynchronous clock device
KR100337217B1 (ko) * 1998-03-13 2002-05-17 포만 제프리 엘 컴퓨터 시스템 내의 단일 주변 장치 연결부(ｐｃｉ) 호스트 브리지에 의해 다수의 ｐｃｉ 버스를 지원하는 방법 및 컴퓨터 시스템

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4375639A (en) * 1981-01-12 1983-03-01 Harris Corporation Synchronous bus arbiter
US4977582A (en) * 1988-03-31 1990-12-11 At&T Bell Laboratories Synchronization of non-continuous digital bit streams
US5258660A (en) * 1990-01-16 1993-11-02 Cray Research, Inc. Skew-compensated clock distribution system
JP2507677B2 (ja) * 1990-06-28 1996-06-12 富士通株式会社 分散型デ―タ処理装置
US5864564A (en) * 1995-11-17 1999-01-26 Sun Microsystems, Inc. Control circuit for deterministic stopping of an integrated circuit internal clock
US5848065A (en) * 1996-01-11 1998-12-08 Nec America, Inc. Optimized universal card slot system for sonet multiplex equipment
US6292903B1 (en) * 1997-07-09 2001-09-18 International Business Machines Corporation Smart memory interface
US6351827B1 (en) * 1998-04-08 2002-02-26 Kingston Technology Co. Voltage and clock margin testing of memory-modules using an adapter board mounted to a PC motherboard
US6425027B1 (en) * 1999-03-30 2002-07-23 Cisco Systems Canada Co. Modular CompactPCI backplane
US6654898B1 (en) * 1999-07-15 2003-11-25 Apple Computer, Inc. Stable clock generation internal to a functional integrated circuit chip
US6643791B1 (en) * 2000-03-31 2003-11-04 Alcatel Clock distribution scheme in a signaling server
US6847652B1 (en) * 2000-03-31 2005-01-25 Alcatel Bus control module for a multi-stage clock distribution scheme in a signaling server
US6763016B1 (en) * 2000-03-31 2004-07-13 Alcatel Method and system for distributing a synchronization signal in a telecommunications network
US6343007B1 (en) * 2000-03-31 2002-01-29 Alcatel Usa Sourcing, L.P. System and method for providing system functions in a telecommunications network
US6501660B1 (en) * 2001-06-22 2002-12-31 Sun Microsystems, Inc. Reliable card detection in a CPCI system
US20030065861A1 (en) * 2001-09-28 2003-04-03 Clark Clyde S. Dual system masters
EP1302775A1 (en) * 2001-10-16 2003-04-16 Italtel s.p.a. A clock generation system for a prototyping apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6275950B1 (en) * 1997-10-28 2001-08-14 Twinhead International Corp. Adjustable PCI asynchronous clock device
KR100337217B1 (ko) * 1998-03-13 2002-05-17 포만 제프리 엘 컴퓨터 시스템 내의 단일 주변 장치 연결부(ｐｃｉ) 호스트 브리지에 의해 다수의 ｐｃｉ 버스를 지원하는 방법 및 컴퓨터 시스템
US6209051B1 (en) * 1998-05-14 2001-03-27 Motorola, Inc. Method for switching between multiple system hosts
KR20000005712A (ko) * 1998-06-05 2000-01-25 포만 제프리 엘 다중속도버스용가변슬롯구성
KR100334857B1 (ko) * 1998-06-05 2002-05-02 포만 제프리 엘 슬롯 구성에 따라 디바이스 버스 속도를 변경하는 디바이스 버스 동작 방법 및 그 장치

Also Published As

Publication number Publication date
KR20030056710A (ko) 2003-07-04
US7100066B2 (en) 2006-08-29
US20030122601A1 (en) 2003-07-03

Similar Documents

Publication Publication Date Title
KR100414943B1 (ko) 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭분배 장치 및 방법
US5621774A (en) Method and apparatus for synchronizing parallel data transfer
JPH0218658A (ja) データ処理装置
US8503482B2 (en) Interconnects using self-timed time-division multiplexed bus
KR100659159B1 (ko) 메모리 모듈
GB2315347B (en) Testing integrated circuits
JPH07200452A (ja) データ転送装置
US7096375B2 (en) Data transfer circuit between different clock regions
KR100440571B1 (ko) 이중화된 스위치 보드 및 라인 접속 보드 사이의 클럭동기화를 위한 시스템
KR100380776B1 (ko) 동작 속도에 기초하여 지연량을 설정하는 신호 전송 장치
US20030128784A1 (en) Semiconductor integrated circuit
US20050110546A1 (en) Method and integrated circuit apparatus for reducing simultaneously switching output
GB2281987A (en) Clock signal distribution.
US7171445B2 (en) Fixed snoop response time for source-clocked multiprocessor busses
KR100242591B1 (ko) 스큐 보상회로를 가지는 장치 및 그 제어방법
KR100594198B1 (ko) 다중채널 램버스 시스템
JP3539494B2 (ja) クロック分配回路及び分配方法並びにクロック供給回路
US6970477B2 (en) Data transmission circuit and method
KR100222041B1 (ko) 신호 처리 장치
KR950004509B1 (ko) 장거리 인터페이스 장치의 버스 중계 회로
JP2000029561A (ja) クロック供給回路
KR0111694Y1 (ko) 다수채널 pcm데이타 제어회로
KR100202991B1 (ko) 전전자 교환기의 타임 슬롯 스위치와 디바이스간 정합 장치의 이중화 회로
JP2006031457A (ja) 電子回路
KR20030054740A (ko) 다중 시스템의 프레임 동기신호 출력 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121115

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20131115

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee