KR100334857B1

KR100334857B1 - 슬롯 구성에 따라 디바이스 버스 속도를 변경하는 디바이스 버스 동작 방법 및 그 장치

Info

Publication number: KR100334857B1
Application number: KR1019990018843A
Authority: KR
Inventors: 켈리리차드앨렌; 닐대니마빈; 니콜슨제임스오토; 써버스티븐마크
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-06-05
Filing date: 1999-05-25
Publication date: 2002-05-02
Also published as: TW518472B; EP0962867A3; KR20000005712A; US6134621A; EP0962867A2

Abstract

본 발명은 PCI 디바이스가 인스톨되는 2 개 이상의 PCI 슬롯을 동작시키도록 PCI 버스를 인에이블시키는 제어 구조가 구현되는 방법과 장치에 관한 것이다. 슬롯에 PCI 디바이스가 인스톨되었는지의 여부 및 그 슬롯이 인스톨된 PCI 디바이스의 속도를 판단하기 위해 PCI 슬롯이 검사된다. 임의의 슬롯이 자신의 내부에 인스톨된 33MHz 디바이스를 구비하면, 시스템은 2 개 이상의 슬롯을 동작시키도록 인에이블되고, 모든 PCI 디바이스는 33MHz로 동작될 것이다. 33MHz에서 동작하는 카드나 디바이스가 PCI 슬롯에 인스톨되지 않고, PCI 디바이스가 처음 두 슬롯에만 인스톨되는 경우, 시스템은 처음 두 슬롯만을 66MHz의 속도로 동작시키도록 인에이블된다. 하나의 대안 실시 형태에서, 디폴트 구성 루틴은 PCI 버스의 속도를 동작 주파수들 중 하나로 설정하고, 시스템의 구성(configuration) 주기 동안에 다른 속도가 더 적합하다고 결정되면 디폴트 값이 수정된다.

Description

슬롯 구성에 따라 디바이스 버스 속도를 변경하는 디바이스 버스 동작 방법 및 그 장치{VARIABLE SLOT CONFIGURATION FOR MULTI-SPEED BUS}

본 발명은 일반적으로 정보 처리 시스템에 관한 것으로, 특히 PCI(Peripheral Component Interface) 시스템의 슬롯 구성에 따라 버스 속도를 변경하는 시스템에 관한 것이다.

현재의 66MHz PCI 아키텍쳐 정의는 디바이스용 슬롯 수에 대한 팬아웃(fan-out)의 양 및 버스의 물리적 길이에 일부 제약이 있다. 공표된 66MHz PCI 버스 사양은 2 개의 슬롯까지 허용하는데, 이것은 PCI 브리지(bridge)를 로드(load)로 계산할 때 5 개의 로드에 해당하는 것이다. 로드는 버스에 솔더된 PCI 디바이스이지만, 슬롯은 PCI 디바이스가 선택적으로 버스에 속박되어 연결되는 메커니즘이다. PCI 사양에 따라, PCI 버스는 5 개의 로드 또는 2 개까지의 슬롯을 지원할 수 있다.

66MHz PCI 버스는 66MHz에서 동작하도록 설계되었지만, 33MHz 디바이스나 어댑터 카드가 버스에 인스톨될 경우에는 33MHz에서만 동작한다. 그러나, PCI 버스가 33MHz로 동작할 경우에도, PCI 버스 대역폭은 33MHz 디바이스 이상을 지원한다. 따라서, 버스가 33MHz에서만 동작하는 경우, 66MHz 동작이 가능한 PCI 버스 세그먼트(segment)에 대해 2 개 이상의 슬롯을 허용하는 수단이 필요하다.

본 발명에서는 임의의 슬롯에 33MHz 디바이스가 인스톨되면, PCI 시스템에서 2 개 이상의 PCI 슬롯을 동작시키도록 PCI 버스를 인에이블하는 방법과 장치가 제공된다. 임의의 슬롯에 33MHz 디바이스가 인스톨되면, PCI 버스와 그 자신에 연결된 모든 디바이스들은 33MHz로 동작하지만, 버스는 2 개 이상의 슬롯을 사용하여, 그렇지 않았더라면 사용하지 않았을 대역폭을 사용할 수 있는 장점이 있다. 33MHz에서 동작하는 카드나 디바이스가 PCI 슬롯에 인스톨되지 않고, PCI 디바이스가 처음 두 슬롯에만 인스톨되는 경우, 시스템은 처음 두 슬롯만을 66MHz의 속도로 동작시키도록 인에이블된다. 한 가지 실시 형태에서, 처음 두 슬롯만이 동작하는 경우에는 스위칭 디바이스가 PCI 버스 분할(segmentation)을 달성하도록 구현된다. PCI 버스가 33MHz로 동작할 경우, 스위칭 디바이스는 PCI 버스에 추가 슬롯을 연결하도록 추가하여 선택적으로 동작할 수 있다. 또 다른 실시 형태에서, 디폴트 구성 루틴은 PCI 버스 속도를 동작 주파수들 중 하나로 설정하고, 시스템의 구성 주기 동안에 다른 속도가 더 적합하다고 결정되면 디폴트 값이 수정된다.

도 1은 본 발명의 제1 실시 형태를 도시하는 개략적인 블록도.

도 2는 본 발명의 제2 실시 형태를 도시하는 개략적인 블록도.

도 3은 도 1의 실시 형태에 대한 동작의 흐름 순서를 나타내는 순서도.

도 4는 도 2의 실시 형태에 대한 동작의 흐름 순서를 나타내는 순서도.

도 5는 개시된 방법의 또 하나의 실시 형태에 대한 동작의 흐름 순서를 나타내는 순서도.

이하, 본 발명의 바람직한 실시 형태를 도면을 참조하여 고려하면, 본 발명을 더 잘 이해할 수 있다.

도 1을 참조하면, 본 명세서에서 논의되는 여러 가지 방법들은 통상의 컴퓨터 시스템이나 워크스테이션 내에서 구현될 수 있다. 본 발명과 병행하여 사용될 수 있는 하드웨어 구성은 호스트 버스(103)에 연결된 CPU[중앙 처리 장치; 101]를 포함한다. 또한, 버스(103)는 메모리 제어기 장치(105)에 연결되고, 이어서 시스템 메모리(107)에 연결된다. 호스트 버스(103)는 기타 다른 시스템 디바이스, 네트워크 또는 관련 회로와의 연결을 포함하도록 확장될 수 있다.

PCI 호스트 브리지 회로 또는 PHB(109)가 호스트 버스(103)에 연결되는 것이 도시되어 있다. 호스트 버스(103)는 PHB(113)와 같은 기타 다른 PHB 디바이스들을 포함하는 것이 도시되어 있다. PHB(109)는 일련의 PCI 슬롯(117, 119, 127, 129)에 삽입될 수 있는 복수의 PCI 디바이스 각각에 66MHz 또는 33MHz의 클록신호 중 어느 하나를 선택적으로 공급할 수 있는 클록 제어 회로(111)가 결합되어 있다. 도 1의 클록 라인(112)은 각각의 PCI 디바이스에 대해 분리된 클록 라인을 나타낸다. 본 명세서에서 사용되는 PCI 디바이스, PCI 어댑터, 카드 등의 용어들은 호환 가능한 의미로 사용된다. PHB(109)는 PCI 버스(115)의 제1 세그먼트 또는 제1 부분에 연결된다. 또한, 버스(115)는 제1 및 제2 PCI 슬롯(117, 119)에 직접 연결되고, 한 세트의 분리 스위치 또는 직렬 스위칭 디바이스(123)를 통하여 PCI 버스의 제2 세그먼트 또는 제2 부분(125)에 연결되는 추가 슬롯(127, 129)에 연결된다. 도 1에 도시된 인라인 스위치(123)가 본 명세서에서 단수 개만 참조되었지만, 실제로는 이하에서 설명하는 바와 같이 버스의 적합한 신호 라인을 스위칭하는데 효과적인 한 세트의 스위치를 나타낸다. 각각의 슬롯(117, 119, 127, 129)은 주파수 제어 로직 장치(121)에 M66EN 출력과 PRSNT# 출력을 제공하도록 배열된다. 분리 스위치(123)는, 예컨대 일반적으로 반도체 디바이스 제조업자 또는 공개 시장(open market)의 다른 업자에서 입수 가능한 소위 크로스 바(cross-bar) 스위치들로 구현될 수 있다.

M66EN 신호들은 PCI 규격 신호이고, 플러그-인 PCI 디바이스가 동작 가능한 주파수를 나타낸다. 예컨대, 디바이스가 슬롯 #1(117) 내로 플러그된 상태에서 1M66EN이 0 또는 로우 논리 레벨을 가지면, 디바이스는 33MHz로만 동작할 수 있다. 그러나, 1M66EN이 하이 논리 레벨을 가지면, 플러그-인 디바이스는 PCI 핀에 접지되지 않고, 상기 플러그-인 디바이스가 66MHz로 동작할 수 있음을 의미한다. 여러 슬롯에서 나온 M66EN 신호들은 각각의 슬롯(117, 119, 127, 129)으로 플러그된 디바이스들의 가능한 속도를 표시한다. 상기 실시 형태에서 슬롯이라는 용어는 플러그-인 형태의 연결을 나타내는데 사용되지만, 슬롯이라는 용어는 어댑터나 회로 디바이스와 PCI 디바이스 버스 사이의 인터페이스를 부르는 것으로, 이 연결은 하드 와이어드(hard-wired) 시스템에서 솔더 연결로 이루어질 수 있으며, 여전히 본 발명의 범위 내에 속하는 것이다.

PCI 슬롯(117, 119, 127, 129)에서 나온 PRSNT# 출력은 해당하는 PCI 슬롯에 어댑터나 디바이스가 플러그되었는지 또는 존재하는지 여부를 표시한다. 하드웨어의 관점에서 PRSNT# 표기는 실제로 슬롯 당 2 개의 PRSNT# 핀을 나타낸다. 상기 실시 형태에서, 디바이스가 PCI 슬롯에 삽입되면, 2 개의 디바이스 PRSNT# 핀이 PRSNT# 라인들을 접지 상태로 만들고, 해당 신호는 슬롯에 카드가 있음을 나타낸다.

가능한 디바이스 속도를 나타내는 신호 xM66EN과 디바이스 존재 신호 PRESNT#x 신호는 PCI 버스(115)가 동작하는 속도를 결정하고, 버스 스위치(123)의 개폐 여부를 결정하기 위해 주파수 제어 로직에서 사용된다. 본 명세서에 개시된 실시 형태는 33MHz 어댑터나 디바이스가 인스톨될 경우에, 66MHz 동작이 가능한 PCI 버스 세그먼트 상에서 3 개 내지 4 개의 슬롯이 33MHz로 동작할 수 있도록 허용하지만, 66MHz로 동작할 경우에는 버스 로드를 2 개의 유효 슬롯만 사용할 수 있도록 제한하는 수단을 정의함으로써, 버스의 속도/로드 최적화 문제에 대한 해결 방법을 제공한다. 한 세트의 슬롯과 그 로딩 효과(loading effects)를 버스의 나머지 부분으로부터 분리하기 위한 버스 스위치(123)(버스 분리 스위치 또는 분리 스위치라고도 불림)는 PCI 버스(115)에 인라인(in-line)으로 구현된다. 제1 슬롯(117)이나 제2 슬롯(119)에서 접지 상태의 M66EN 핀이 하나도 없으며(즉, 이들 두 슬롯에 인스톨된 33MHz 어댑터가 없으며), 세 번째와 네 번째 슬롯(127, 129)이 비었으면(즉, 해당하는 PTSNT# 신호에 의해 인스톨된 카드가 없는 것으로 표시되면), 클록 제어 회로(111)로 가는 신호는 버스가 66MHz로 동작해야 한다는 것을 표시한다. 그렇지 않으면, 버스는 33MHz로 동작한다.

도 1과 관련하여 상기 설명한 스위칭 결정 기능과 속도 결정 기능을 위한 로직과 순서가 도 3에 순서도 형식으로 예시된다. 초기화(301)가 이루어지면, 슬롯 #1(117)이나 슬롯 #2(119)에 임의의 33MHz 카드나 어댑터가 인스톨되어 있는지 결정이 이루어진다(303). 처음 두 슬롯(117, 119)에 임의의 33MHz 카드가 인스톨되어 있으면, PCI 버스(115)는 33MHz로 동작해야 한다. 그러나, 33MHz에서 버스는 슬롯 #3(127)과 슬롯 #4(129)에서 추가로 2 개의 카드를 동작시킬 수 있다. 따라서, 스위치(123)는 닫히고(313), 주파수 제어 로직은 33MHz에서 PCI 버스 동작이 이루어지도록 하고, 프로세스는 종료(311)된다.

그러나, 처음 두 슬롯(117, 119)에 인스톨된 33MHz 카드가 없다는 결정이 내려지고(즉, 66MHz 카드가 인스톨되어 있는 경우), 슬롯 #3(127)도 슬롯 #4(129)도 비어있거나 또는 어댑터나 카드가 없으면, 분리 스위치(123)는 열리고(307) 따라서, 슬롯(127, 129)은 분리되며, PCI 버스는 66MHz로 동작한다(309). 처음 두 슬롯(117, 119)에 33MHz 카드가 인스톨되어 있지 않지만, 슬롯#3(127) 또는 슬롯#4(129)가 비어있지 않으면(305), 버스(115)는 33MHz로만 동작된다. 따라서, 스위치(123)는 닫히고(313), PCI 버스 세그먼트(115, 125)는 33MHz에서 동작한다(315).

따라서, 슬롯 #3(127) 또는 슬롯 #4(129)에 임의의 카드가 인스톨되거나, 슬롯 #1(117) 또는 슬롯 #2(119)에 33MHz 카드가 인스톨될 때는 언제나 4개의 슬롯이 제공될 수 있고, PCI 버스(115, 125)는 33MHz에서 동작한다. 슬롯 #3(127)과 슬롯 #4(129)가 비었고, 슬롯 #1(117)과 슬롯 #2(119)에 66MHz 카드만 인스톨되어 있으면, 버스(115)는 66MHz로 동작하고, 분리 스위치가 열려서 PCI 버스(115)로부터 버스 세그먼트(125)와 세 번째 및 네 번째 슬롯(127, 129)을 분리한다. 스위치(123)가 열리면, 슬롯 #3(127)과 슬롯 #4(129)의 로딩 효과 및 이들 슬롯의 네트 길이(net length)가 버스(115)의 나머지 부분으로부터 분리된다. 이것은 버스(115)가 66MHz에서 동작할 경우 66MHz PCI 버스 로딩 요건을 만족시키면서, 버스 세그먼트(125)를 포함한 버스(115)가 33MHz에서 동작할 경우, 4개 슬롯까지 팬아웃(fan-out)을 확장하도록 허용한다. 66MHz 동작이 필요한 경우, 66MHz 카드는 슬롯 #1과 슬롯 #2에 인스톨되어야 한다. 33MHz 카드는 임의의 어느 슬롯에나 인스톨될 수 있고, 버스는 33MHz에서 동작한다.

제2 방법이 도 2의 실시 형태로 예시되는데, 제2 방법은 도 1에 도시된 바와 같이 인라인 스위치(123) 또는 분리 스위치(123)가 필요하지 않다는 점만 제외하면 제1 방법과 유사하다. 도 2에 도시된 바와 같이, CPU(중앙 처리 장치; 201)가 호스트 버스(203)에 연결된다. 버스(203)는 또한 메모리 제어기 장치(205)에 연결되고, 이 메모리 제어기 장치(205)은 시스템 메모리(207)에 연결된다. 호스트 버스(203)는 기타 다른 시스템 디바이스나, 네트워크 또는 관련 회로와의 연결을 포함하도록 확장될 수 있다.

PCI 호스트 브리지 회로 또는 PHB(209)가 호스트 버스(203)에 연결되는 것으로 도시되어 있다. 호스트 버스(203)는 PHB(213)와 같은 기타 다른 PHB 디바이스들도 포함하는 것으로 도시되어 있다. PHB(209)는 일련의 PCI 슬롯들(217, 219, 221)에 삽입될 수 있는 복수의 PCI 디바이스들에 66MHz 또는 33MHz 중 어느 하나를 선택하여 공급할 수 있는 클록 제어 회로(211)와 결합된다. PHB(209)는 PCI 버스(215)에 연결된다. 또한, 버스(215)는 PCI 슬롯들(217, 219, 221)에 직접 연결된다. 슬롯들(217, 219, 221) 각각은 앞서 설명한 도 1에서의 연결 방법에 따라서, 버스 속도를 결정하기 위해 주파수 제어 로직 장치(223)에 M66EN 출력과 PRSNT# 출력을 제공하도록 배열된다. 도 1에는 4개의 슬롯이 있지만, 도 2에는 단지 3개의 슬롯만 있다.

도 2에서, 버스 주파수 제어 로직(223) 장치는 버스(215)가 66MHz로 동작할 수 있는 시점을 표시하는데 사용된다. 제1 와 제2 슬롯(217, 219)에서 접지 상태인 M66EN 핀이 없고(즉, 66MHz 카드나 어댑터만 인스톨되어 있고), 세 번째 슬롯(221)이 비었으면(즉, 인스톨된 카드가 없으면), 버스(215)는 66MHz로 동작할 수 있다. 임의의 33MHz 카드가 버스에 인스톨되어 있거나, 카드가 세 번째 슬롯(221)에 인스톨되어 있으면, 버스(215)는 33MHz로 동작한다. 이것은 버스(215)가 33MHz로 동작할 경우 세 개까지의 카드를 인스톨하도록 허용하고, 66MHz 카드만 처음 두 슬롯(217, 219)에 인스톨되고 세 번째 슬롯(221)이 비었을 경우 66MHz 동작을 허용한다.

도 2에 도시된 실시 형태의 동작은 도 4에 순서도 형식으로 예시된다. 버스 속도 제어 기능이 초기화되고(401), 처음 두 슬롯(217, 219) 중 어느 하나라도 임의의 33MHz 카드가 인스톨되었는지의 여부가 판단된다(403). 인스톨되지 않았으면, 세 번째 슬롯(221)이 비었는지의 여부가 판단된다(405). 33MHz 카드가 제1 슬롯 및 제2 슬롯(217, 219) 어느 곳에도 인스톨되어 있지 않고, 세 번째 슬롯(221)도 비어 있다면, 주파수 제어 로직은 클록 제어 회로(211)에 신호를 공급해서 PCI 버스(215)가 66MHz로 동작하도록 만든(409) 후 프로세스는 종료한다(411). 그러나, 슬롯 #1(217)이나 슬롯 #2(219) 중 어느 한 곳이나 또는 두 곳 모두에 33MHz 카드가 인스톨되어 있거나 슬롯 #3(221)이 비어있지 않으면(슬롯 #3(221)에서의 카드의 속도 성능과는 무관하게), 버스는 33MHz로 동작(407)하지만 슬롯은 세 개를 사용할 수 있다.

도 2의 제2 방법은 마이크로코드(microcode)를 사용해서도 구현될 수 있다. 코드 구현은 주파수 제어 로직(223)의 설계를 좀 더 간단하게 할 수 있게 한다. 예컨대, 도 5의 순서도에 예시되는 바와 같이 버스 속도 제어 로직(501)은 초기에 33MHz에서 동작(503)하도록 구성된다. 구성 중에, 66MHz 카드만 인스톨되어 있고(505), 슬롯 #3(221)이 비어 있다(507)고 결정되면, 카드는 리셋되고(509), 클록은 66MHz로 재시작되고(511), 어댑터 또는 카드들이 재구성되어(513) 66MHz로 동작하고 프로세스는 종료된다(515). 66MHz가 아닌 다른 카드가 처음 두 슬롯(217, 219) 중 어느 한 곳에 인스톨되거나(505), 슬롯 #3(221)이 비어있지 않으면(507), 동작은 초기에 구성된 33MHz로 계속 유지되고, 버스 속도 제어 기능은 종료된다.

본 명세서에서 제공한 바람직한 실시 형태와 관련하여 본 발명의 방법과 장치를 설명하였다. 본 발명의 실시 형태 및 그 소정 변형 형태가 본 명세서에서 상세히 도시되고 설명되기는 하였지만, 당업자는 본 발명의 교시에 일체화된 많은 다른 변형된 실시 형태가 쉽게 구성할 수 있고, 이러한 변형 실시 형태는 프로세서 또는 CPU 또는 다른 대용량 집적 회로나 칩에 포함되거나 일체화될 수도 있다. 본 발명의 방법은 CD, 디스크 또는 디스켓(이동 가능형 또는 고정형), 또는 본 명세서에 기술된 기능이 실행될 수 있는 기타 다른 메모리나 기억장치 디바이스에 저장된 프로그램코드로 전체 또는 일부분이 구현될 수 있다. 따라서, 본 발명은 본 명세서에 설명된 특정 형태로 제한되지 않으며, 반대로 본 발명의 정신과 범위 안에 합리적으로 포함될 수 있는 대안, 변경, 균등물이 포함될 수 있다.

공표된 PCI 버스 사양은 2 개의 66MHz 슬롯을 사용하거나 5 개의 로드를 둘 수 있다. 본 발명을 이용한 PCI 버스는 조건에 따라 66MHz 또는 33MHz로 동작하도록 자동으로 구성된다.

Claims

디바이스 버스 - 상기 디바이스 버스는 그 자신에게 연결된 다수의 디바이스들을 갖도록 배열되고, 클록신호 소스에 연결되도록 배열되며, 상기 클록신호 소스는 각각 상이한 주파수를 갖는 복수 개의 클록신호를 제공하도록 선택적으로 동작할 수 있음 -를 동작하는 방법에 있어서,

(a) 상기 디바이스 버스에 연결된 상기 디바이스의 개수를 결정하는 단계와;

(b) 상기 디바이스 버스에 연결된 모든 디바이스에 상기 클럭 신호 중 하나를 인가하는 단계를 포함하며,

상기 클럭 신호 중 하나는 상기 디바이스 버스에 연결된 상기 디바이스의 개수에 따라 결정되는 것인 디바이스 버스 동작 방법.
디바이스 버스 - 상기 디바이스 버스는 그 자신에게 연결된 회로 디바이스들을 갖도록 배열되고, 클록신호 소스에 연결되도록 배열되며, 상기 클록신호 소스는 상기 디바이스 버스에 연결된 상기 회로 디바이스에 제1 주파수 및 제2 주파수를 각각 가지는 적어도 제1 클럭 신호 및 제2 클럭 신호를 제공하도록 선택적으로 동작할 수 있음 -를 동작하는 방법에 있어서,

상기 방법은,

(a) 상기 디바이스 버스에 연결된 상기 회로 디바이스의 개수를 결정하는 단계와;

(b) 상기 디바이스 개수가 소정의 제1 개수를 초과하는 경우에는 상기 디바이스 버스에 연결된 모든 회로 디바이스에 상기 제1 클럭 신호를 인가하는 단계와;

(c) 상기 디바이스 개수가 소정의 제2 개수 미만인 경우에는 상기 디바이스 버스에 연결된 모든 회로 디바이스에 상기 제2 클럭 신호를 인가하는 단계

를 포함하는 디바이스 버스 동작 방법.
제2항에 있어서,

상기 제1 주파수는 상기 제2 주파수 미만인 것인 디바이스 버스 동작 방법.
제3항에 있어서,

상기 디바이스 버스는 PCI 버스인 것인 디바이스 버스 동작 방법.
제3항에 있어서,

상기 회로 디바이스는 상기 디바이스 버스에 선택적으로 결합되도록 배열된 착탈가능한 회로 카드인 것인 디바이스 버스 동작 방법.
제5항에 있어서,

상기 회로 디바이스는 상기 디바이스 버스에 영구적으로 연결되는 회로 장치들을 더 포함하는 디바이스 버스 동작 방법.
제2항에 있어서,

(a) 상기 각각의 회로 디바이스에 대해, 상기 회로 디바이스가 동작할 수 있는 디바이스 주파수를 결정하는 단계와;

(b) 상기 회로 디바이스 중 임의의 디바이스가 상기 제1 주파수에서만 동작 가능한 경우, 상기 디바이스 버스에 연결된 모든 회로 디바이스에 상기 제1 클록신호를 인가하는 단계를 더 포함하는 것인 디바이스 버스 동작 방법.
제7항에 있어서,

상기 디바이스 버스는 제1 버스 세그먼트 및 제2 버스 세그먼트를 포함하고, 상기 각각의 제1 버스 세그먼트 및 제2 버스 세그먼트는 그 자신에게 연결된 회로 디바이스를 구비할 수 있으며,

상기 방법은,

상기 디바이스 버스가 상기 제1 주파수로 동작될 때, 상기 제1 버스 세그먼트를 상기 제2 버스 세그먼트에 선택적으로 연결하는 단계를 더 포함함으로써, 상기 디바이스 버스가 상기 제2 주파수로 동작될 때의 동작 가능한 회로 디바이스의 개수보다 더 많은 수의 회로 디바이스들이 상기 제1 주파수에서 선택적으로 동작되는 것인 디바이스 버스 동작 방법.
제8항에 있어서,

상기 디바이스 버스가 상기 제2 주파수에서 동작될 때, 상기 제1 버스 세그먼트로부터 상기 제2 버스 세그먼트를 선택적으로 분리하는 단계를 더 포함함으로써, 상기 디바이스 버스가 상기 제2 주파수로 동작될 때, 상대적으로 더 적은 수의 회로 디바이스가 동작되는 것인 디바이스 버스 동작 방법.
제9항에 있어서,

상기 제1 주파수는 상기 제2 주파수 미만인 것인 디바이스 버스 동작 방법.
제10항에 있어서,

상기 디바이스 버스는 PCI 버스인 것인 디바이스 버스 동작 방법.
제11항에 있어서,

상기 제1 주파수는 33MHz이고, 상기 제2 주파수는 66MHz인 것인 디바이스 버스 동작 방법.
제7항에 있어서,

상기 회로 디바이스 모두가 상기 제2 주파수에서 동작할 수 있고, 상기 회로 디바이스의 개수가 상기 소정의 제2 개수 미만인 경우에는 상기 디바이스 버스에 연결된 모든 회로 디바이스에 상기 제2 클록신호를 인가하는 단계를 더 포함하는 디바이스 버스 동작 방법.
제2항에 있어서,

상기 결정 단계는 상기 디바이스 버스의 구성 사이클(configuration cycle) 중에 완성되는 것인 디바이스 버스 동작 방법.
디바이스 버스 - 상기 디바이스 버스는 그 자신에게 연결된 회로 디바이스들을 갖도록 배열되고, 클록신호 소스에 연결되도록 배열되며, 상기 클록신호 소스는 상기 디바이스 버스에 연결된 상기 회로 디바이스에 제1 주파수 및 제2 주파수를 각각 가지는 적어도 제1 클럭 신호 및 제2 클럭 신호를 제공하도록 선택적으로 동작할 수 있음 -를 동작하는 방법에 있어서,

(a) 상기 제1 주파수에서 동작하는 상기 디바이스 버스를 구성하는 단계와;

(b) 상기 디바이스 버스에 연결된 상기 회로 디바이스 모두가 상기 제2 주파수에서 동작될 수 있는지를 결정하는 단계와;

(c) 상기 디바이스 버스에 연결된 상기 회로 디바이스 모두가 소정 개수 미만인지를 결정하는 단계와;

(d) 상기 회로 디바이스를 상기 제2 주파수에서 동작하도록 리셋하는 단계와;

(e) 상기 디바이스 버스를 상기 제2 주파수에서 동작하도록 리셋하는 단계

를 포함하는 디바이스 버스 동작 방법.
정보 처리 시스템에 있어서,

(a) CPU 디바이스와;

(b) 상기 CPU 디바이스에 결합된 시스템 버스와;

(c) 디바이스 버스와;

(d) 상기 시스템 버스 및 상기 디바이스 버스―이 디바이스 버스는 복수 개의 연결 슬롯에 결합되고, 상기 연결 슬롯은 상기 디바이스 버스에 상기 회로 디바이스의 연결을 선택적으로 제공하도록 배열됨―사이에 연결된 브리지 회로와;

(e) 상기 연결 슬롯에 결합된 제1 검출 수단―이 제1 검출 수단은 상기 연결 슬롯 중 어느 슬롯이 회로 디바이스들을 내장하고 있는지를 검출하도록 배열됨 ―과;

(f) 상기 연결 슬롯에 결합된 제2 검출 수단―이 제2 검출 수단은 상기 회로 디바이스들이 동작할 수 있는 주파수를 검출하도록 배열됨―과;

(g) 상기 제1 검출 수단 및 상기 제2 검출 수단과 상기 연결 슬롯에 결합된 클록 제어 수단―이 클록 제어 수단은 상기 제1 검출 수단 및 상기 제2 검출 수단의 출력에 응답하여 상기 회로 디바이스에 제1 클록신호 및 제2 클록신호들 중 하나를 선택적으로 인가하도록 선택적으로 동작될 수 있음―

을 포함하는 정보 처리 시스템.
제16항에 있어서,

상기 디바이스 버스는 제1 버스 세그먼트 및 제2 버스 세그먼트로 구성되고,

상기 정보 처리 시스템은,

상기 제1 버스 세그먼트 및 제2 버스 세그먼트 사이에 연결된 스위칭 디바이스를 더 포함하며,

상기 스위칭 디바이스는 상기 제1 버스 세그먼트 및 제2 버스 세그먼트의 소정 배선들을 연결하여, 상기 제1 검출 수단 및 상기 제2 검출 수단으로부터의 출력에 응답하여 선택적으로 동작될 수 있는 것인 정보 처리 시스템.