JP2001318879A - 集積回路およびその制御方法 - Google Patents
集積回路およびその制御方法Info
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- JP2001318879A JP2001318879A JP2000137905A JP2000137905A JP2001318879A JP 2001318879 A JP2001318879 A JP 2001318879A JP 2000137905 A JP2000137905 A JP 2000137905A JP 2000137905 A JP2000137905 A JP 2000137905A JP 2001318879 A JP2001318879 A JP 2001318879A
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- speed
- speed access
- access
- bus
- circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 バス接続された回路を安定かつ高速に動作さ
せる。 【構成】 アドレス・バス、制御バスおよび転送データ
・バスによってＣＰＵ10に高速アクセス用のキャッシュ
・メモリ11および中速アクセス用のＤＲＡＭ12を接続す
る。キャッシュ・メモリ11とＤＲＡＭ12との間のバスに
はスイッチＳ11，Ｓ12およびＳ13を設ける。高速アクセ
ス時にはスイッチＳ11，Ｓ12およびＳ13をオフにする。
実質的にバスの長さが短くなるので、安定してキャッシ
ュ・メモリ11に高速アクセスが可能となる。ＤＲＡＭ12
にアクセスするときにはスイッチＳ11，Ｓ12およびＳ13
をオンにする。
せる。 【構成】 アドレス・バス、制御バスおよび転送データ
・バスによってＣＰＵ10に高速アクセス用のキャッシュ
・メモリ11および中速アクセス用のＤＲＡＭ12を接続す
る。キャッシュ・メモリ11とＤＲＡＭ12との間のバスに
はスイッチＳ11，Ｓ12およびＳ13を設ける。高速アクセ
ス時にはスイッチＳ11，Ｓ12およびＳ13をオフにする。
実質的にバスの長さが短くなるので、安定してキャッシ
ュ・メモリ11に高速アクセスが可能となる。ＤＲＡＭ12
にアクセスするときにはスイッチＳ11，Ｓ12およびＳ13
をオンにする。
Description
【０００１】
【技術分野】この発明は、高速アクセス用のディバイス
と低速アクセス用のディバイスとが共通バスにより接続
されている集積回路およびその制御方法に関する。
と低速アクセス用のディバイスとが共通バスにより接続
されている集積回路およびその制御方法に関する。
【０００２】
【発明の背景】ディジタル回路を構築する場合、１本の
共通バスに複数のディバイスが接続される。１本の共通
バスを通して複数のディバイスへのデータ転送が行われ
る。
共通バスに複数のディバイスが接続される。１本の共通
バスを通して複数のディバイスへのデータ転送が行われ
る。
【０００３】データ転送速度を上げるためには、動作ク
ロック・パルスの周波数を上げる必要がある。しかしな
がら、バスの容量性負荷の影響などにより動作クロック
・パルスの周波数には上限がある。バスの特性を改善す
るためにバスに使用される素材を変えることが考えられ
るが、コスト・アップとなってしまう。また、バスが長
い場合に、動作クロック・パルスの周波数を上げて高速
で動作させると、動作が不安定となる。
ロック・パルスの周波数を上げる必要がある。しかしな
がら、バスの容量性負荷の影響などにより動作クロック
・パルスの周波数には上限がある。バスの特性を改善す
るためにバスに使用される素材を変えることが考えられ
るが、コスト・アップとなってしまう。また、バスが長
い場合に、動作クロック・パルスの周波数を上げて高速
で動作させると、動作が不安定となる。
【０００４】
【発明の開示】この発明は、バスが長くなっても高速
に、かつ安定に集積回路を動作させることを目的とす
る。
に、かつ安定に集積回路を動作させることを目的とす
る。
【０００５】この発明による集積回路は、高速アクセス
用のディバイスと低速アクセス用のディバイスとこれら
のディバイスへのデータ転送を制御する制御回路とが、
上記高速アクセス用のディバイスへのデータ転送が優先
となるように、共通バスにより接続されており、上記高
速アクセス用のディバイスと上記低速アクセス用のディ
バイスとの間のバス接続をオン、オフ制御するスイッチ
回路、および上記高速アクセス用のディバイスにデータ
を転送するときにオフし、上記低速アクセス用のディバ
イスにデータを転送するときにオンするように上記スイ
ッチ回路を制御する制御回路を備えていることを特徴と
する。
用のディバイスと低速アクセス用のディバイスとこれら
のディバイスへのデータ転送を制御する制御回路とが、
上記高速アクセス用のディバイスへのデータ転送が優先
となるように、共通バスにより接続されており、上記高
速アクセス用のディバイスと上記低速アクセス用のディ
バイスとの間のバス接続をオン、オフ制御するスイッチ
回路、および上記高速アクセス用のディバイスにデータ
を転送するときにオフし、上記低速アクセス用のディバ
イスにデータを転送するときにオンするように上記スイ
ッチ回路を制御する制御回路を備えていることを特徴と
する。
【０００６】この発明は、上記集積回路に適した制御方
法も提供している。すなわち、この方法は、高速アクセ
ス用のディバイスと低速アクセス用のディバイスとこれ
らのディバイスへのデータ転送を制御する制御回路と
が、上記高速アクセス用のディバイスへのデータ転送が
優先となるように、共通バスにより接続されている集積
回路の制御方法であって、上記高速アクセス用のディバ
イスと上記低速アクセス用のディバイスとの間のバス接
続をオン、オフ制御するスイッチ回路を設け、上記高速
アクセス用のディバイスにデータを転送するときにオフ
し、上記低速アクセス用のディバイスにデータを転送す
るときにオンするように上記スイッチ回路を制御するも
のである。
法も提供している。すなわち、この方法は、高速アクセ
ス用のディバイスと低速アクセス用のディバイスとこれ
らのディバイスへのデータ転送を制御する制御回路と
が、上記高速アクセス用のディバイスへのデータ転送が
優先となるように、共通バスにより接続されている集積
回路の制御方法であって、上記高速アクセス用のディバ
イスと上記低速アクセス用のディバイスとの間のバス接
続をオン、オフ制御するスイッチ回路を設け、上記高速
アクセス用のディバイスにデータを転送するときにオフ
し、上記低速アクセス用のディバイスにデータを転送す
るときにオンするように上記スイッチ回路を制御するも
のである。
【０００７】この発明によると、高速アクセス用のディ
バイスと低速アクセス用のディバイスとこれらのディバ
イスへのデータ転送を制御する制御回路とが、上記高速
アクセス用のディバイスへのデータ転送が優先となるよ
うに、共通バスにより接続されている。上記高速アクセ
ス用のディバイスと上記低速アクセス用のディバイスと
の間には、バス接続をオン、オフ制御するスイッチ回路
が設けられており、上記高速アクセス用のディバイスに
データを転送するときにオフし、上記低速アクセス用の
ディバイスにデータを転送するときにオンするように上
記スイッチ回路が制御される。
バイスと低速アクセス用のディバイスとこれらのディバ
イスへのデータ転送を制御する制御回路とが、上記高速
アクセス用のディバイスへのデータ転送が優先となるよ
うに、共通バスにより接続されている。上記高速アクセ
ス用のディバイスと上記低速アクセス用のディバイスと
の間には、バス接続をオン、オフ制御するスイッチ回路
が設けられており、上記高速アクセス用のディバイスに
データを転送するときにオフし、上記低速アクセス用の
ディバイスにデータを転送するときにオンするように上
記スイッチ回路が制御される。
【０００８】上記高速アクセス用のディバイスにデータ
を転送するときには、上記スイッチ回路はオフとなるの
で、上記低速アクセス用のディバイスは上記共通バスか
ら切り離される。上記共通バスの長さが実質的に短くな
るので、高速に動作させても安定した動作が可能とな
る。
を転送するときには、上記スイッチ回路はオフとなるの
で、上記低速アクセス用のディバイスは上記共通バスか
ら切り離される。上記共通バスの長さが実質的に短くな
るので、高速に動作させても安定した動作が可能とな
る。
【０００９】上記高速アクセス用のディバイスと上記低
速アクセス用のディバイスを含む複数のディバイスが、
アクセス速度の速い順にデータ転送を優先するように共
通バスにより接続されている集積回路にも適用すること
ができる。この場合には、上記スイッチ回路が、上記複
数のディバイスのうち互いに隣接するディバイス間のバ
ス接続をオン、オフするものとなろう。また、上記スイ
ッチ制御回路が、上位のアクセス速度をもつディバイス
回路へのアクセスが可能となるように、順に上記スイッ
チ回路をオンするものとなろう。
速アクセス用のディバイスを含む複数のディバイスが、
アクセス速度の速い順にデータ転送を優先するように共
通バスにより接続されている集積回路にも適用すること
ができる。この場合には、上記スイッチ回路が、上記複
数のディバイスのうち互いに隣接するディバイス間のバ
ス接続をオン、オフするものとなろう。また、上記スイ
ッチ制御回路が、上位のアクセス速度をもつディバイス
回路へのアクセスが可能となるように、順に上記スイッ
チ回路をオンするものとなろう。
【００１０】上記高速アクセス用のディバイス、上記低
速アクセス用のディバイスおよび上記スイッチ制御回路
がそれぞれクロック・パルスに同期して動作するときに
は、上記スイッチ制御回路のオン後一定時間経過後にデ
ータの転送を許可する信号を上記クロック・パルスに同
期して出力する出力回路をさらに備えることが好まし
い。
速アクセス用のディバイスおよび上記スイッチ制御回路
がそれぞれクロック・パルスに同期して動作するときに
は、上記スイッチ制御回路のオン後一定時間経過後にデ
ータの転送を許可する信号を上記クロック・パルスに同
期して出力する出力回路をさらに備えることが好まし
い。
【００１１】データ転送許可信号が出力されることによ
り、上記高速アクセス用のディバイスへのデータ転送が
終了し、上記共通バスが開放されたことが分かる。上記
低速アクセス用のディバイスへのデータ転送ができるよ
うになる。
り、上記高速アクセス用のディバイスへのデータ転送が
終了し、上記共通バスが開放されたことが分かる。上記
低速アクセス用のディバイスへのデータ転送ができるよ
うになる。
【００１２】上記出力回路から出力されるデータ転送許
可信号の出力タイミングは、上記ディバイスのアクセス
速度に応じて，アクセス速度が遅いほど遅くなるよう
に，異なるようになろう。
可信号の出力タイミングは、上記ディバイスのアクセス
速度に応じて，アクセス速度が遅いほど遅くなるよう
に，異なるようになろう。
【００１３】また、上記クロック・パルスの周期がアク
セスすべきディバイスのアクセス速度に応じて変わるも
のであってもよい。ディバイスのアクセス速度に対応し
て動作できる。
セスすべきディバイスのアクセス速度に応じて変わるも
のであってもよい。ディバイスのアクセス速度に対応し
て動作できる。
【００１４】
【実施例の説明】図１は、この発明の実施例による集積
回路の電気的構成を示すブロック図である。
回路の電気的構成を示すブロック図である。
【００１５】ＣＰＵ10には、アドレス・データを転送す
るための共通のアドレス・バス、制御データを転送する
ための共通の制御バスおよび画像などの情報を表すデー
タを転送するための共通の転送データ・バスが接続され
ている。
るための共通のアドレス・バス、制御データを転送する
ための共通の制御バスおよび画像などの情報を表すデー
タを転送するための共通の転送データ・バスが接続され
ている。
【００１６】これらのアドレス・バス、制御バスおよび
転送データ・バスには、キャッシュ・メモリ11、ＤＲＡ
Ｍ（Dynamic Random Access Memory）12およびＡ／Ｄ
（アナログ／ディジタル）変換回路13が接続されてい
る。ＤＲＡＭ12とＣＰＵ10との間のアドレス・バス、制
御バスおよび転送データ・バスには、ＭＯＳ（Metal Ox
ide Semiconductor）トランジスタからなるスイッチＳ1
1，Ｓ12およびＳ13が接続されている。また、ＤＲＡＭ1
2とＡ／Ｄ変換回路13との間のアドレス・バス、制御バ
スおよび転送データ・バスには、ＭＯＳトランジスタか
らなるスイッチＳ21，Ｓ22およびＳ23が接続されてい
る。ＣＰＵ10とＡ／Ｄ変換回路13との間のアドレス・バ
ス、制御バスおよび転送データ・バスには、スイッチＳ
11，Ｓ12およびＳ13ならびにＳ21，Ｓ22およびＳ23が接
続されていることとなる。ＣＰＵ10とキャッシュ・メモ
リ11との間のアドレス・バス、制御バスおよび転送デー
タ・バスにはスイッチは設けられていない。
転送データ・バスには、キャッシュ・メモリ11、ＤＲＡ
Ｍ（Dynamic Random Access Memory）12およびＡ／Ｄ
（アナログ／ディジタル）変換回路13が接続されてい
る。ＤＲＡＭ12とＣＰＵ10との間のアドレス・バス、制
御バスおよび転送データ・バスには、ＭＯＳ（Metal Ox
ide Semiconductor）トランジスタからなるスイッチＳ1
1，Ｓ12およびＳ13が接続されている。また、ＤＲＡＭ1
2とＡ／Ｄ変換回路13との間のアドレス・バス、制御バ
スおよび転送データ・バスには、ＭＯＳトランジスタか
らなるスイッチＳ21，Ｓ22およびＳ23が接続されてい
る。ＣＰＵ10とＡ／Ｄ変換回路13との間のアドレス・バ
ス、制御バスおよび転送データ・バスには、スイッチＳ
11，Ｓ12およびＳ13ならびにＳ21，Ｓ22およびＳ23が接
続されていることとなる。ＣＰＵ10とキャッシュ・メモ
リ11との間のアドレス・バス、制御バスおよび転送デー
タ・バスにはスイッチは設けられていない。
【００１７】キャッシュ・メモリ11、ＤＲＡＭ12および
Ａ／Ｄ変換回路13のうち、最も高速度で動作するのはキ
ャッシュ・メモリ11であり、次に高速度で動作するもの
はＤＲＡＭ12であり、最も低速度で動作するものはＡ／
Ｄ変換回路13である。したがって、高速度で動作する順
にＣＰＵ10によるデータ転送が優先されるようにアドレ
ス・バス、制御バスおよび転送データ・バスにキャッシ
ュ・メモリ11、ＤＲＡＭ12およびＡ／Ｄ変換回路13が接
続されているということができる。
Ａ／Ｄ変換回路13のうち、最も高速度で動作するのはキ
ャッシュ・メモリ11であり、次に高速度で動作するもの
はＤＲＡＭ12であり、最も低速度で動作するものはＡ／
Ｄ変換回路13である。したがって、高速度で動作する順
にＣＰＵ10によるデータ転送が優先されるようにアドレ
ス・バス、制御バスおよび転送データ・バスにキャッシ
ュ・メモリ11、ＤＲＡＭ12およびＡ／Ｄ変換回路13が接
続されているということができる。
【００１８】ＣＰＵ10によって制御されるデコーダ15が
含まれている。このデコーダ15から第１のスイッチ制御
信号および第２のスイッチ制御信号が出力される。第１
のスイッチ制御信号は、スイッチＳ11，Ｓ12およびＳ13
のゲート端子に与えられる。第２のスイッチ制御信号
は、スイッチＳ21，Ｓ22およびＳ23のゲート端子に与え
られる。
含まれている。このデコーダ15から第１のスイッチ制御
信号および第２のスイッチ制御信号が出力される。第１
のスイッチ制御信号は、スイッチＳ11，Ｓ12およびＳ13
のゲート端子に与えられる。第２のスイッチ制御信号
は、スイッチＳ21，Ｓ22およびＳ23のゲート端子に与え
られる。
【００１９】第１のスイッチ制御信号がＨレベルとなる
ことにより、スイッチＳ11，Ｓ12およびＳ13がオンし、
ＣＰＵ10とＤＲＡＭ12とがバス接続されることとなる。
第１のスイッチ制御信号がＬレベルとなることにより、
スイッチＳ11，Ｓ12およびＳ13がオフし、ＤＲＡＭ12は
ＣＰＵ10から切り離されることとなる（バスの切断。Ａ
／Ｄ変換回路13もＣＰＵ10から切り離されることとな
る）。
ことにより、スイッチＳ11，Ｓ12およびＳ13がオンし、
ＣＰＵ10とＤＲＡＭ12とがバス接続されることとなる。
第１のスイッチ制御信号がＬレベルとなることにより、
スイッチＳ11，Ｓ12およびＳ13がオフし、ＤＲＡＭ12は
ＣＰＵ10から切り離されることとなる（バスの切断。Ａ
／Ｄ変換回路13もＣＰＵ10から切り離されることとな
る）。
【００２０】第２のスイッチ制御信号がＨレベルとなる
ことにより、スイッチＳ21，Ｓ22およびＳ23がオンし、
スイッチＳ11，Ｓ12およびＳ13がオンであれば、ＣＰＵ
10とＡ／Ｄ変換回路13とがバス接続されることとなる。
第２のスイッチ制御信号がＬレベルとなることにより、
スイッチＳ21，Ｓ22およびＳ23がオフし、Ａ／Ｄ変換回
路13はＣＰＵ10から切り離されることととなる。
ことにより、スイッチＳ21，Ｓ22およびＳ23がオンし、
スイッチＳ11，Ｓ12およびＳ13がオンであれば、ＣＰＵ
10とＡ／Ｄ変換回路13とがバス接続されることとなる。
第２のスイッチ制御信号がＬレベルとなることにより、
スイッチＳ21，Ｓ22およびＳ23がオフし、Ａ／Ｄ変換回
路13はＣＰＵ10から切り離されることととなる。
【００２１】図２は、図１に示す回路の動作を示すタイ
ム・チャートの一例である。
ム・チャートの一例である。
【００２２】図２において、クロック・パルスは、クロ
ック・パルス発生回路（図示略）から出力されるもので
ある。クロック・パルスは、ＣＰＵ10，キャッシュ・メ
モリ11、ＤＲＡＭ12、Ａ／Ｄ変換回路13およびデコーダ
15のすべての回路に与えられる。このクロック・パルス
の周期ｔ１は、時間にかかわらず一定である。
ック・パルス発生回路（図示略）から出力されるもので
ある。クロック・パルスは、ＣＰＵ10，キャッシュ・メ
モリ11、ＤＲＡＭ12、Ａ／Ｄ変換回路13およびデコーダ
15のすべての回路に与えられる。このクロック・パルス
の周期ｔ１は、時間にかかわらず一定である。
【００２３】バス・スタート信号およびデータ・コンプ
リート信号はそれぞれ、制御バスを流れる制御信号であ
る。バス・スタート信号は、バスの使用を開始すること
を示す信号であり、Ｌレベルとなることによりバスの使
用を開始することを示す。データ・コンプリート信号
は、データの転送が可能であることとデータの転送の終
了とを示す。データ・コンプリート信号がＬレベルのと
きにデータの転送が可能である。データ・コンプリート
信号がＨレベルに立ち上がるとデータの転送が終了した
ことを示す。
リート信号はそれぞれ、制御バスを流れる制御信号であ
る。バス・スタート信号は、バスの使用を開始すること
を示す信号であり、Ｌレベルとなることによりバスの使
用を開始することを示す。データ・コンプリート信号
は、データの転送が可能であることとデータの転送の終
了とを示す。データ・コンプリート信号がＬレベルのと
きにデータの転送が可能である。データ・コンプリート
信号がＨレベルに立ち上がるとデータの転送が終了した
ことを示す。
【００２４】時刻ｔ14までの間は、第１のスイッチ制御
信号は、Ｌレベルであり、スイッチＳ11，Ｓ12およびＳ
13はすべてオフとされている。ＤＲＡＭ12およびＡ／Ｄ
変換回路13は、ＣＰＵ10からは切り離されており、ＣＰ
Ｕ10からはキャッシュ・メモリ11へのアクセスのみがで
きる。
信号は、Ｌレベルであり、スイッチＳ11，Ｓ12およびＳ
13はすべてオフとされている。ＤＲＡＭ12およびＡ／Ｄ
変換回路13は、ＣＰＵ10からは切り離されており、ＣＰ
Ｕ10からはキャッシュ・メモリ11へのアクセスのみがで
きる。
【００２５】時刻ｔ11においてバス・スタート信号がＬ
レベルに立ち下がる。時刻ｔ11において、データ・コン
プリート信号はＬレベルとなっており、データの転送が
可能である。ＣＰＵ10から転送データおよびアドレス・
データが出力され、アドレス・データによって規定され
るキャッシュ・メモリ11のアドレスに転送データが書き
込まれる。時刻ｔ12およびｔ13においても同様に、デー
タ転送が可能であり、キャッシュ・メモリ11にデータが
書き込まれる。
レベルに立ち下がる。時刻ｔ11において、データ・コン
プリート信号はＬレベルとなっており、データの転送が
可能である。ＣＰＵ10から転送データおよびアドレス・
データが出力され、アドレス・データによって規定され
るキャッシュ・メモリ11のアドレスに転送データが書き
込まれる。時刻ｔ12およびｔ13においても同様に、デー
タ転送が可能であり、キャッシュ・メモリ11にデータが
書き込まれる。
【００２６】時刻ｔ14までの間は、第１のスイッチ制御
信号はＬレベルであり，スイッチＳ11，Ｓ12およびＳ13
はオフとされているので、バスの長さが実質的に短くな
っている。高速転送が安定する。バスの容量性負荷およ
び抵抗性負荷は小さいので、データを高速転送できる。
信号はＬレベルであり，スイッチＳ11，Ｓ12およびＳ13
はオフとされているので、バスの長さが実質的に短くな
っている。高速転送が安定する。バスの容量性負荷およ
び抵抗性負荷は小さいので、データを高速転送できる。
【００２７】時刻ｔ14となると、バス・スタート信号が
Ｌレベルに立ち下がり、デコーダ15から出力される第１
のスイッチ制御信号がＨレベルとなる。スイッチＳ11，
Ｓ12およびＳ13がオンとなり、ＣＰＵ10とＤＲＡＭ12と
がバス接続されることとなる。ＣＰＵ10によるＤＲＡＭ
12へのアクセスが可能となる。
Ｌレベルに立ち下がり、デコーダ15から出力される第１
のスイッチ制御信号がＨレベルとなる。スイッチＳ11，
Ｓ12およびＳ13がオンとなり、ＣＰＵ10とＤＲＡＭ12と
がバス接続されることとなる。ＣＰＵ10によるＤＲＡＭ
12へのアクセスが可能となる。
【００２８】スイッチＳ11，Ｓ12およびＳ13がオンとな
る時間を確保するために，データ・コンプリート信号は
時刻ｔ14から２クロック・パルス経過後のときの時刻ｔ
15においてＬレベルとなるように制御される。
る時間を確保するために，データ・コンプリート信号は
時刻ｔ14から２クロック・パルス経過後のときの時刻ｔ
15においてＬレベルとなるように制御される。
【００２９】ＣＰＵ10によるＤＲＡＭ12へのデータ転送
が可能となり、アドレス・データによって指定されるＤ
ＲＡＭ12のアドレスにデータが書き込まれる。
が可能となり、アドレス・データによって指定されるＤ
ＲＡＭ12のアドレスにデータが書き込まれる。
【００３０】時刻ｔ16となると、バス・スタート信号が
Ｌレベルに立ち下がり、デコーダ15から出力される第２
のスイッチ制御信号がＨレベルとなる。スイッチＳ21，
Ｓ22およびＳ23がオンとなり、ＣＰＵ10とＤＲＡＭ12と
Ａ／Ｄ変換回路13とがバス接続されることとなる。ＣＰ
Ｕ10によるＡ／Ｄ変換回路13へのアクセスが可能とな
る。
Ｌレベルに立ち下がり、デコーダ15から出力される第２
のスイッチ制御信号がＨレベルとなる。スイッチＳ21，
Ｓ22およびＳ23がオンとなり、ＣＰＵ10とＤＲＡＭ12と
Ａ／Ｄ変換回路13とがバス接続されることとなる。ＣＰ
Ｕ10によるＡ／Ｄ変換回路13へのアクセスが可能とな
る。
【００３１】この場合もスイッチＳ21，Ｓ22およびＳ23
がオンとなる時間を確保するためにデータ・コンプリー
ト信号は時刻ｔ16から３クロック・パルス経過後のとき
の時刻ｔ17においてＬレベルとなるように制御される。
がオンとなる時間を確保するためにデータ・コンプリー
ト信号は時刻ｔ16から３クロック・パルス経過後のとき
の時刻ｔ17においてＬレベルとなるように制御される。
【００３２】ＣＰＵ10によるＡ／Ｄ変換回路13へのデー
タ転送が可能となり、アナログ／ディジタル変換処理が
行われる。
タ転送が可能となり、アナログ／ディジタル変換処理が
行われる。
【００３３】図３は、他の実施例を示すもので、図１に
示す回路の動作を示すタイム・チャートである。
示す回路の動作を示すタイム・チャートである。
【００３４】時刻ｔ21までは、キャッシュ・メモリ11へ
のアクセスが可能であり、時刻ｔ22となるとキャッシュ
・メモリ11およびＤＲＡＭ12へのアクセスが可能とな
り、時刻ｔ23となるとキャッシュ・メモリ11、ＤＲＡＭ
12およびＡ／Ｄ変換回路13へのアクセスが可能となるの
は図２に示す動作と同様である。
のアクセスが可能であり、時刻ｔ22となるとキャッシュ
・メモリ11およびＤＲＡＭ12へのアクセスが可能とな
り、時刻ｔ23となるとキャッシュ・メモリ11、ＤＲＡＭ
12およびＡ／Ｄ変換回路13へのアクセスが可能となるの
は図２に示す動作と同様である。
【００３５】図３に示す動作では、クロック・パルス
は、時刻ｔ21までの間と時刻ｔ21から時刻ｔ22までの間
と時刻ｔ22から時刻ｔ23までの間において周期が異な
る。時刻ｔ21までの間は、高速度でアクセスされるか
ら、それに応じて周期ｔ１が短い高速クロック・パルス
が発生し、そのクロック・パルスに応じて動作する。時
刻ｔ21から時刻ｔ22までの間は、中速度でアクセスされ
るから、周期ｔ２が周期ｔ１よりも少し長いクロック・
パルスが発生する。時刻ｔ22から時刻ｔ23までの間は、
低速度でアクセスされるから、周期ｔ３が最も長いクロ
ック・パルスが発生する。
は、時刻ｔ21までの間と時刻ｔ21から時刻ｔ22までの間
と時刻ｔ22から時刻ｔ23までの間において周期が異な
る。時刻ｔ21までの間は、高速度でアクセスされるか
ら、それに応じて周期ｔ１が短い高速クロック・パルス
が発生し、そのクロック・パルスに応じて動作する。時
刻ｔ21から時刻ｔ22までの間は、中速度でアクセスされ
るから、周期ｔ２が周期ｔ１よりも少し長いクロック・
パルスが発生する。時刻ｔ22から時刻ｔ23までの間は、
低速度でアクセスされるから、周期ｔ３が最も長いクロ
ック・パルスが発生する。
【００３６】このようなクロック・パルスは、分周回
路、ＰＬＬ（Phase Locked Loop）回路を用いて周波数
を変えることができる，いわゆるクロック・ギアを用い
て生成することができる。
路、ＰＬＬ（Phase Locked Loop）回路を用いて周波数
を変えることができる，いわゆるクロック・ギアを用い
て生成することができる。
【００３７】図３に示す場合には、時刻ｔ21および時刻
ｔ23からそれぞれ１クロック・パルス遅延したときにデ
ータ・コンプリート信号がＬレベルとなるように制御さ
れる。これにより、スイッチＳ11，Ｓ12およびＳ13なら
びにＳ21，Ｓ22およびＳ23が確実にオンとなった後にデ
ータＤＲＡＭ12およびＡ／Ｄ変換回路13にデータ転送す
ることができるようになる。
ｔ23からそれぞれ１クロック・パルス遅延したときにデ
ータ・コンプリート信号がＬレベルとなるように制御さ
れる。これにより、スイッチＳ11，Ｓ12およびＳ13なら
びにＳ21，Ｓ22およびＳ23が確実にオンとなった後にデ
ータＤＲＡＭ12およびＡ／Ｄ変換回路13にデータ転送す
ることができるようになる。
【図１】集積回路の電気的構成を示すブロック図であ
る。
る。
【図２】集積回路の動作タイム・チャートである。
【図３】集積回路の動作タイム・チャートである。
10 ＣＰＵ（制御回路，出力回路） 11 キャッシュ・メモリ（高速アクセス用ディバイス） 12 ＤＲＡＭ（中速アクセス用ディバイス） 13 Ａ／Ｄ変換回路（低速アクセス用ディバイス） 15 デコーダ Ｓ11，Ｓ12，Ｓ13，Ｓ21，Ｓ22，Ｓ23 スイッチ
Claims (6)
- 【請求項１】 高速アクセス用のディバイスと低速アク
セス用のディバイスとこれらのディバイスへのデータ転
送を制御する制御回路とが、上記高速アクセス用のディ
バイスへのデータ転送が優先となるように、共通バスに
より接続されており、 上記高速アクセス用のディバイスと上記低速アクセス用
のディバイスとの間のバス接続をオン、オフ制御するス
イッチ回路、および上記高速アクセス用のディバイスに
データを転送するときにオフし、上記低速アクセス用の
ディバイスにデータを転送するときにオンするように上
記スイッチ回路を制御する制御回路、 を備えた集積回路。 - 【請求項２】 上記高速アクセス用のディバイスと上記
低速アクセス用のディバイスを含む複数のディバイス
が、アクセス速度の速い順にデータ転送を優先するよう
に共通バスにより接続されており、 上記スイッチ回路が、上記複数のディバイスのうち互い
に隣接するディバイス間のバス接続をオン、オフするも
のであり、 上記スイッチ制御回路が、上位のアクセス速度をもつデ
ィバイス回路へのアクセスが可能となるように、順に上
記スイッチ回路をオンするものである、 請求項１に記載の集積回路。 - 【請求項３】 上記高速アクセス用のディバイス、上記
低速アクセス用のディバイスおよび上記スイッチ制御回
路がそれぞれクロック・パルスに同期して動作するもの
であり、 上記スイッチ制御回路のオン後一定時間経過後にデータ
の転送を許可する信号を上記クロック・パルスに同期し
て出力する出力回路をさらに備えている、請求項１に記
載の集積回路。 - 【請求項４】 上記出力回路から出力されるデータ転送
許可信号の出力タイミングが、上記ディバイスのアクセ
ス速度に応じて異なるものである、請求項３に記載の集
積回路。 - 【請求項５】 上記クロック・パルスの周期がアクセス
すべきディバイスのアクセス速度に応じて変わるもので
ある、請求項３に記載の集積回路。 - 【請求項６】 高速アクセス用のディバイスと低速アク
セス用のディバイスとこれらのディバイスへのデータ転
送を制御する制御回路とが、上記高速アクセス用のディ
バイスへのデータ転送が優先となるように、共通バスに
より接続されている集積回路の制御方法であって、 上記高速アクセス用のディバイスと上記低速アクセス用
のディバイスとの間のバス接続をオン、オフ制御するス
イッチ回路を設け、 上記高速アクセス用のディバイスにデータを転送すると
きにオフし、上記低速アクセス用のディバイスにデータ
を転送するときにオンするように上記スイッチ回路を制
御する、 集積回路の制御方法。
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