JPS6337453A - バススイツチ装置 - Google Patents
バススイツチ装置Info
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- JPS6337453A JPS6337453A JP18210386A JP18210386A JPS6337453A JP S6337453 A JPS6337453 A JP S6337453A JP 18210386 A JP18210386 A JP 18210386A JP 18210386 A JP18210386 A JP 18210386A JP S6337453 A JPS6337453 A JP S6337453A
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- JP
- Japan
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- bus
- dmac
- system bus
- circuit
- cpu
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 17
- 230000002093 peripheral effect Effects 0.000 abstract description 12
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract 6
- 238000010586 diagram Methods 0.000 description 5
- 102100035589 Distal membrane-arm assembly complex protein 2 Human genes 0.000 description 3
- 101000930307 Homo sapiens Distal membrane-arm assembly complex protein 2 Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＣＰＵ 、 ＤＭＡＣを備えたマイクロコンピ
ュータ応用機器において、ＤＭＡＣがＤＭＡ転送中でも
ＣＰＵの動作を止めるこさなく、ＣＰＵとＤＭＡＣの並
列動作を可能とする装置等に使用するパススイッチ装置
に関する。
ュータ応用機器において、ＤＭＡＣがＤＭＡ転送中でも
ＣＰＵの動作を止めるこさなく、ＣＰＵとＤＭＡＣの並
列動作を可能とする装置等に使用するパススイッチ装置
に関する。
従来の技術
従来、マイクロコンピュータ応用機器では周辺■１０
（入出力）装置やメモリの間の高速データ転送を行なう
ため、ＤＭＡ転送（ダイレクトメモリアクセス転送）を
用いることが多い。第２図は、この種のマイクロコンピ
ュータ応用機器の概略ブロック図を示している。
（入出力）装置やメモリの間の高速データ転送を行なう
ため、ＤＭＡ転送（ダイレクトメモリアクセス転送）を
用いることが多い。第２図は、この種のマイクロコンピ
ュータ応用機器の概略ブロック図を示している。
第２図において、１はＣＰＵ （中央処理装置）であり
、メモリ３、周辺Ｉ１０装置４（！：の間でアドレスバ
ス５、データバス６、制御信号線７を介してデータの受
は渡しを行なっている。ＤＭＡＣ２はメモリ３、周辺Ｉ
１０装置４からのＤＭＡ転送要求を受けると、制御信号
線７を介してＣＰＵ１にバスの明は渡しを求める。ＣＰ
Ｕ １はこれを受け、パス明は渡し可能となった時点で
パスを切り離し、制御信号線７を介してＤＭＡＣ（ダイ
レクトメモリアクセスコントロール）２にバス明ケ渡シ
ヲ通知シ、ＤＭＡＣ２がメモリ３や周辺Ｉ１０装置４の
間でＤＭＡ転送を行なう。このように、上記従来のマイ
クロコンピユータ応用機器でもＤＭＡ転送を行なうこと
は出来る。
、メモリ３、周辺Ｉ１０装置４（！：の間でアドレスバ
ス５、データバス６、制御信号線７を介してデータの受
は渡しを行なっている。ＤＭＡＣ２はメモリ３、周辺Ｉ
１０装置４からのＤＭＡ転送要求を受けると、制御信号
線７を介してＣＰＵ１にバスの明は渡しを求める。ＣＰ
Ｕ １はこれを受け、パス明は渡し可能となった時点で
パスを切り離し、制御信号線７を介してＤＭＡＣ（ダイ
レクトメモリアクセスコントロール）２にバス明ケ渡シ
ヲ通知シ、ＤＭＡＣ２がメモリ３や周辺Ｉ１０装置４の
間でＤＭＡ転送を行なう。このように、上記従来のマイ
クロコンピユータ応用機器でもＤＭＡ転送を行なうこと
は出来る。
発明が解決しようとする問題点
しかしながら上記従来のマイクロコンピュータ応用機器
ではＣＰＵはＤＭＡ転送期間中パスをＤＭＡＣに明は渡
さねばならないため、ＤＭＡ転送期間中は動作すること
ができず、大量のデータをＤＭＡ転送する場合には長い
間ＣＰＵが動作しないという問題があった。
ではＣＰＵはＤＭＡ転送期間中パスをＤＭＡＣに明は渡
さねばならないため、ＤＭＡ転送期間中は動作すること
ができず、大量のデータをＤＭＡ転送する場合には長い
間ＣＰＵが動作しないという問題があった。
本発明はこのような従来の問題を解決するものであり、
ＤＭＡ転送中でもＣＰＵが動作可能となるようなマイク
ロコンピータ応用機器を構成し得る優れたバススイッチ
装置を提供することを目的とするものである。
ＤＭＡ転送中でもＣＰＵが動作可能となるようなマイク
ロコンピータ応用機器を構成し得る優れたバススイッチ
装置を提供することを目的とするものである。
問題点を解決するための手段
本発明は上記目的を達成するために、アドレスバス、デ
ータバス、制御信号線から成るシステムバスを、ＣＰＵ
と接続されるシステムバスＡトＤＭＡＣに接続されるシ
ステムバスＢに分割し、その間にバススイッチ装置を設
け、システムバスＢに接続されるＤＭＡＣとシステムバ
スＡに接続されるＣＰＵが同時に動作できるようにした
ものである。
ータバス、制御信号線から成るシステムバスを、ＣＰＵ
と接続されるシステムバスＡトＤＭＡＣに接続されるシ
ステムバスＢに分割し、その間にバススイッチ装置を設
け、システムバスＢに接続されるＤＭＡＣとシステムバ
スＡに接続されるＣＰＵが同時に動作できるようにした
ものである。
作 用
したがって、本発明によれば、バススイッチ装置によっ
てシステムバスＡきシステムバスＢを切断することによ
り、システムバスＢ内でＤＭＡＣがＤＭＡ転送を行なっ
ている間でもＣＰＵはシステムバスＡ内で動作すること
ができ、マイクロコンピュータ応用機器のシステムさし
てのスルーブツトを上げることができるという効果を有
する。
てシステムバスＡきシステムバスＢを切断することによ
り、システムバスＢ内でＤＭＡＣがＤＭＡ転送を行なっ
ている間でもＣＰＵはシステムバスＡ内で動作すること
ができ、マイクロコンピュータ応用機器のシステムさし
てのスルーブツトを上げることができるという効果を有
する。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１はＣＰｔＪ （中央処理装置）であり
、アドレスバス５ａ、データバス６ａ 、 制御信号線
７ａから成るシステムバスＡ８ａによってメモリ３ａ、
周辺Ｉ１０装置４ａ 、パススイッチ回路１０と接続し
ている。９はパス接続判定回路であり、アドレスバス５
ａと制御信号線７ａを用いてシステムバスＡ ８ａとシ
ステムバスＢ Ｂｂを接続するか切断するかを判定し、
制御信号線１２を介してパススイッチ回路１０に指示を
与える。また、２ｂはＤＭＡＣ（ダイレクトメモリアク
セス制御）であり、アドレスバス５ｂ、データバス６ｂ
、制御信号線７ｂから成るシステムバスＢ８ｂ によ
ってメモリ３ｂ 、周辺■１０（入出力）装置４ｂ 、
パススイッチ回路１ｏ と接続しており、制御信号線１
３でパス接続判定回路９と接続している。そして本発明
のバススイッチ装置は点線で囲んだ装置１１であり、パ
ス接続判定回路９とパススイッチ回路１０ により構成
される。
１図において、１はＣＰｔＪ （中央処理装置）であり
、アドレスバス５ａ、データバス６ａ 、 制御信号線
７ａから成るシステムバスＡ８ａによってメモリ３ａ、
周辺Ｉ１０装置４ａ 、パススイッチ回路１０と接続し
ている。９はパス接続判定回路であり、アドレスバス５
ａと制御信号線７ａを用いてシステムバスＡ ８ａとシ
ステムバスＢ Ｂｂを接続するか切断するかを判定し、
制御信号線１２を介してパススイッチ回路１０に指示を
与える。また、２ｂはＤＭＡＣ（ダイレクトメモリアク
セス制御）であり、アドレスバス５ｂ、データバス６ｂ
、制御信号線７ｂから成るシステムバスＢ８ｂ によ
ってメモリ３ｂ 、周辺■１０（入出力）装置４ｂ 、
パススイッチ回路１ｏ と接続しており、制御信号線１
３でパス接続判定回路９と接続している。そして本発明
のバススイッチ装置は点線で囲んだ装置１１であり、パ
ス接続判定回路９とパススイッチ回路１０ により構成
される。
次に上記実施例の動作について説明する。上記実施例に
おいて、メモＩＪ ３ａ 、 ３ｂは互いに異なるアド
レスを有し、周辺Ｉ１０装置４ａ 、 ４ｂも同様に互
いに異なるＩ１０アドレスを有している。またパススイ
ッチ回路１０はＤＭＡＣ２ｂがＤＭＡ転送を行なってい
ないときはシステムバスＡ８ａ とシステムバスＢ８ｂ
を接続した状態となっている。
おいて、メモＩＪ ３ａ 、 ３ｂは互いに異なるアド
レスを有し、周辺Ｉ１０装置４ａ 、 ４ｂも同様に互
いに異なるＩ１０アドレスを有している。またパススイ
ッチ回路１０はＤＭＡＣ２ｂがＤＭＡ転送を行なってい
ないときはシステムバスＡ８ａ とシステムバスＢ８ｂ
を接続した状態となっている。
従ってＣＰＵ１はバススイッチ１０の存在を考慮せずに
自由にメモリ３ａ、３ｂ、周辺Ｉ１０装置４ａ。
自由にメモリ３ａ、３ｂ、周辺Ｉ１０装置４ａ。
４ｂをアクセスすることが可能である。次にＤＭＡＣ２
ｂがメモリ３ｂ、周辺Ｉ１０装置４ｂとＤＭＡ転送を始
めるのに先立ち、制御信号線１３を用いてパス接続判定
回路９にパススイッチ回路１０の切断を要求する。パス
接続判定回路９はＣＰＵ １からの接続要求がないかを
アドレスバス５ａ 、制御信号線７ａを用いて検出し、
優先順位の判定を行ない、ＤＭＡ転送を許可する場合は
制御信号線１２を用いてパススイッチ回路ｌＯを切断し
、制御信号線１３を用いてＤＭＡＣ２ｂにＤＭＡ転送開
始を指示する。ＤＭＡＣ２ｂ はＤＭＡ転送終了後、
制御信号線１３を用いてパス接続判定回路９にＤＭＡ転
送終了を告げ、パス接続判定回路９はこれを受け、制御
信号線１２を用いてパススイッチ回路１０ にシステム
バスＡ ８ａとシステムバスＢ ３ｂの接続を指示する
。
ｂがメモリ３ｂ、周辺Ｉ１０装置４ｂとＤＭＡ転送を始
めるのに先立ち、制御信号線１３を用いてパス接続判定
回路９にパススイッチ回路１０の切断を要求する。パス
接続判定回路９はＣＰＵ １からの接続要求がないかを
アドレスバス５ａ 、制御信号線７ａを用いて検出し、
優先順位の判定を行ない、ＤＭＡ転送を許可する場合は
制御信号線１２を用いてパススイッチ回路ｌＯを切断し
、制御信号線１３を用いてＤＭＡＣ２ｂにＤＭＡ転送開
始を指示する。ＤＭＡＣ２ｂ はＤＭＡ転送終了後、
制御信号線１３を用いてパス接続判定回路９にＤＭＡ転
送終了を告げ、パス接続判定回路９はこれを受け、制御
信号線１２を用いてパススイッチ回路１０ にシステム
バスＡ ８ａとシステムバスＢ ３ｂの接続を指示する
。
また、上記ＤＭＡＣ２ｂがＤＭＡ転送中断の機能がある
場合、上記ＤＭＡＣ２ｂがシステムバスＢ Ｂｂ内でＤ
ＭＡ転送途中でも、上記ＣＰＵ １からシステムバスＢ
８ｂ に接続されたメモリ３ｂ 、周辺Ｉ１０装置４ｂ
へのアクセスがあれば、パス接続判定回路９は制御信号
線１３を用いて前記ＤＭＡＣ２ｂにＤＭＡ転送を一時中
断させ、上記パススイッチ回路１０ にシステムバスＡ
８ａとシステムバスＢ ３ｂの接続を指示する。そし
て上記ＣＰＵ １からのアクセス終了後、パス接続判定
回路９は上記ＤＭＡＣ２ｂからの制御信号線１３の状態
を検出し、まだＤＭＡ転送要求状態なら上記パススイッ
チ回路１０にシステムバスＡ ８ａとシステムバスＢ８
ｂの切断ヲ指示し、制御信号線１３を用いて上記ＤＭＡ
Ｃ２ｂにＤＭＡ転送開始を指示する。
場合、上記ＤＭＡＣ２ｂがシステムバスＢ Ｂｂ内でＤ
ＭＡ転送途中でも、上記ＣＰＵ １からシステムバスＢ
８ｂ に接続されたメモリ３ｂ 、周辺Ｉ１０装置４ｂ
へのアクセスがあれば、パス接続判定回路９は制御信号
線１３を用いて前記ＤＭＡＣ２ｂにＤＭＡ転送を一時中
断させ、上記パススイッチ回路１０ にシステムバスＡ
８ａとシステムバスＢ ３ｂの接続を指示する。そし
て上記ＣＰＵ １からのアクセス終了後、パス接続判定
回路９は上記ＤＭＡＣ２ｂからの制御信号線１３の状態
を検出し、まだＤＭＡ転送要求状態なら上記パススイッ
チ回路１０にシステムバスＡ ８ａとシステムバスＢ８
ｂの切断ヲ指示し、制御信号線１３を用いて上記ＤＭＡ
Ｃ２ｂにＤＭＡ転送開始を指示する。
このように、上記実施例によれば、パススイッチ装置１
１を用いてシステムバスＡ８ａとシステムバスＢ８ｂを
切断することにより、ＤＭＡＣ２ｂとＣＰＵ １が同時
に動作可能となる。
１を用いてシステムバスＡ８ａとシステムバスＢ８ｂを
切断することにより、ＤＭＡＣ２ｂとＣＰＵ １が同時
に動作可能となる。
発明の効果
本発明は上記実施例より明らかなようにシステムバスヲ
ＣＰＵ側のシステムＡとＤＭＡＣ側のシステムバスＢに
分離し、その間をパススイッチ装置により切断、接続で
きるようにしたものであり、ＤＭＡＣがシステムバスＢ
内でＤＭＡ転送中でもＣＰＵがシステムバスＡ内で動作
することができるきいう効果を有する。この結果、この
パススイッチ装置を有するマイクロコンピュータ応用機
器のスループット（データ発生後の計算機処理時間）を
大幅に向上することができる。
ＣＰＵ側のシステムＡとＤＭＡＣ側のシステムバスＢに
分離し、その間をパススイッチ装置により切断、接続で
きるようにしたものであり、ＤＭＡＣがシステムバスＢ
内でＤＭＡ転送中でもＣＰＵがシステムバスＡ内で動作
することができるきいう効果を有する。この結果、この
パススイッチ装置を有するマイクロコンピュータ応用機
器のスループット（データ発生後の計算機処理時間）を
大幅に向上することができる。
第１図は本発明の一実施例におけるパススイッチ装置の
概略ブロック図、第２図は従来のマイクロコンピュータ
応用機器の概略ブロック図である。 １− ＣＰＵ、 ２ 、２ｂ −＝ ＤＭＡＣｌ３
、３ａ 、 ３ｂ・、ｊ モリ、４ 、４ａ 、 ４ｂ
・・・周辺Ｉ１０装置、５・・・アドレスバス、５ａ・
・・アドレスバスＡ１５ｂ・・・アドレスバスＢ、６・
・・データバス、６ａ・・・データバスＡ、 ５ｂ・
・・データバスＢ、 ７．７ａ、７ｂ・・・制御信号
線、８・・・システムバス、８ａ・・・システムバスＡ
、 ｆ９ｂ・・−システムハスＢ 、 ９・・−パス
接続判定回路、１ｏ・・・パススイッチ回路、１１ ・
・・パススイッチ装置、１２．１３・・・制御信号線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｎ
ｌ 図 錠 ２ 図
概略ブロック図、第２図は従来のマイクロコンピュータ
応用機器の概略ブロック図である。 １− ＣＰＵ、 ２ 、２ｂ −＝ ＤＭＡＣｌ３
、３ａ 、 ３ｂ・、ｊ モリ、４ 、４ａ 、 ４ｂ
・・・周辺Ｉ１０装置、５・・・アドレスバス、５ａ・
・・アドレスバスＡ１５ｂ・・・アドレスバスＢ、６・
・・データバス、６ａ・・・データバスＡ、 ５ｂ・
・・データバスＢ、 ７．７ａ、７ｂ・・・制御信号
線、８・・・システムバス、８ａ・・・システムバスＡ
、 ｆ９ｂ・・−システムハスＢ 、 ９・・−パス
接続判定回路、１ｏ・・・パススイッチ回路、１１ ・
・・パススイッチ装置、１２．１３・・・制御信号線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｎ
ｌ 図 錠 ２ 図
Claims (1)
- アドレスバス、データバス、制御信号線からなるシステ
ムバスを中央処理装置と接続されるシステムバスＡとダ
イレクトメモリアクセスコントロールに接続されるシス
テムバスＢとに分割し、上記システムバスＡと上記シス
テムバスＢとの間にバススイッチ装置を設け、上記シス
テムバスＢに接続される上記ダイレクトメモリアクセス
コントロールと上記システムバスＡに接続される上記中
央処理装置を同時に動作させることを特徴とするバスス
イッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18210386A JPS6337453A (ja) | 1986-08-01 | 1986-08-01 | バススイツチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18210386A JPS6337453A (ja) | 1986-08-01 | 1986-08-01 | バススイツチ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337453A true JPS6337453A (ja) | 1988-02-18 |
Family
ID=16112390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18210386A Pending JPS6337453A (ja) | 1986-08-01 | 1986-08-01 | バススイツチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337453A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683752A (ja) * | 1992-06-19 | 1994-03-25 | Teac Corp | ホスト装置に接続される複合記憶装置 |
| US6959357B2 (en) * | 2000-05-11 | 2005-10-25 | Fuji Photo Film Co., Ltd. | Integrated circuit and method of controlling same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
| JPS58195924A (ja) * | 1982-05-11 | 1983-11-15 | Hitachi Ltd | 情報信号処理装置 |
| JPS59133629A (ja) * | 1983-01-20 | 1984-08-01 | Hitachi Ltd | Ｄｍａ転送制御方式 |
-
1986
- 1986-08-01 JP JP18210386A patent/JPS6337453A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
| JPS58195924A (ja) * | 1982-05-11 | 1983-11-15 | Hitachi Ltd | 情報信号処理装置 |
| JPS59133629A (ja) * | 1983-01-20 | 1984-08-01 | Hitachi Ltd | Ｄｍａ転送制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683752A (ja) * | 1992-06-19 | 1994-03-25 | Teac Corp | ホスト装置に接続される複合記憶装置 |
| US6959357B2 (en) * | 2000-05-11 | 2005-10-25 | Fuji Photo Film Co., Ltd. | Integrated circuit and method of controlling same |
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