JPS59133629A - Ｄｍａ転送制御方式 - Google Patents
Ｄｍａ転送制御方式Info
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- JPS59133629A JPS59133629A JP753183A JP753183A JPS59133629A JP S59133629 A JPS59133629 A JP S59133629A JP 753183 A JP753183 A JP 753183A JP 753183 A JP753183 A JP 753183A JP S59133629 A JPS59133629 A JP S59133629A
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- Japan
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- dma
- processor
- bus
- dma transfer
- transfer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/282—Cycle stealing DMA
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＤＭＡ転送制御方式に関し、特にプロセッサ
の処理と並列にＤＭＡ転送を行い、プロセッサの処理効
率を向上させることができるＤＭＡ転送制御方式に関す
るものである。
の処理と並列にＤＭＡ転送を行い、プロセッサの処理効
率を向上させることができるＤＭＡ転送制御方式に関す
るものである。
従来より、高速度転送を要するＩ１０デバイス（例えば
ＣＲＴディスプレイ装置）と主メモリの間では、プログ
ラムによることなく、Ｄ Ｍ Ａ （Ｉ］ｒｅｃｔＭｅ
ｍｏｒｙ Ａｃｃｅｓｓ ）制御によってハードウェア
でデ−夕転送を行っている。その場合、従来のＤＭＡ転
送制御方式では、第１図に示すように、プロセッサ１に
対し、アドレス・バス１０４．ｆ−１’・バス１０５お
よび制御バス１０３を介してメモｌＪ４、ＤＭＡ制御素
子２およびＩ１０デバイス３が直結されているため、Ｄ
ＭＡ制御素子２とプロセッサ１が同時にこれらのバス１
０３．１０４．１０５を占有することはできない。した
がって、ＤＭＡ転送要求が発生したときには、その都度
、プロセッサｌを停止させたり、基本クロックの幅を延
長したりして、プロセッサ１の動作が停止している間に
、ＤＭＡ転送を行う方法、つまり時分割方式圧よりＤＭ
Ａ転送を行っている。
ＣＲＴディスプレイ装置）と主メモリの間では、プログ
ラムによることなく、Ｄ Ｍ Ａ （Ｉ］ｒｅｃｔＭｅ
ｍｏｒｙ Ａｃｃｅｓｓ ）制御によってハードウェア
でデ−夕転送を行っている。その場合、従来のＤＭＡ転
送制御方式では、第１図に示すように、プロセッサ１に
対し、アドレス・バス１０４．ｆ−１’・バス１０５お
よび制御バス１０３を介してメモｌＪ４、ＤＭＡ制御素
子２およびＩ１０デバイス３が直結されているため、Ｄ
ＭＡ制御素子２とプロセッサ１が同時にこれらのバス１
０３．１０４．１０５を占有することはできない。した
がって、ＤＭＡ転送要求が発生したときには、その都度
、プロセッサｌを停止させたり、基本クロックの幅を延
長したりして、プロセッサ１の動作が停止している間に
、ＤＭＡ転送を行う方法、つまり時分割方式圧よりＤＭ
Ａ転送を行っている。
第２図は、第１図のＤＭＡ転送制御方式の動作タイムチ
ャートである。
ャートである。
第２図において、先ず、（１）ＤＭＡ転送要求ＴＸＲＱ
ｎが、■１０デバイス３からライン１０Ｇを介してＤＭ
Ａ制御素子２に入力されると、ＤＭＡ制御素子２はその
入力をクロックφ！の立上り時点でチェックし、もしＤ
ＭＡ転送要求ＴＸＲＱｎががハイレベルであれば、以下
（２）〜（１１）の手順にしたがって動作する。（２）
Ｄ Ｍ Ａ転送要求Ｔ Ｘ ＲＱｎがハイレベルであ
ることをチェックしたＤＭＡ制御素子２は、ライン１０
１を介してプロセッサ停止要求信号ＤＲＱＨ＝Ｑをプロ
セッサ１に出力して、プロセッサ停止を要求する。（３
）プロセッサ１から制御バス１０３を介してＩ１０デバ
イス３に転送アクノリッジ信号ＴＸＡＫＡを出力する。
ｎが、■１０デバイス３からライン１０Ｇを介してＤＭ
Ａ制御素子２に入力されると、ＤＭＡ制御素子２はその
入力をクロックφ！の立上り時点でチェックし、もしＤ
ＭＡ転送要求ＴＸＲＱｎががハイレベルであれば、以下
（２）〜（１１）の手順にしたがって動作する。（２）
Ｄ Ｍ Ａ転送要求Ｔ Ｘ ＲＱｎがハイレベルであ
ることをチェックしたＤＭＡ制御素子２は、ライン１０
１を介してプロセッサ停止要求信号ＤＲＱＨ＝Ｑをプロ
セッサ１に出力して、プロセッサ停止を要求する。（３
）プロセッサ１から制御バス１０３を介してＩ１０デバ
イス３に転送アクノリッジ信号ＴＸＡＫＡを出力する。
（４）プロセッサ１が停止して、プロセッサ１からライ
ン１０２を介してＤＭＡ制御素子２に対し、ＤＭＡ転送
承認信号ＤＧＲＮＴ（ハイレベル）が出力されるのを待
つ０（５）承認信号Ｄ Ｇ ＲＮ−Ｔがノ・イレベルに
なると、転送アクノリッジ信号ＴＸＡＫＢ、アドレス信
号およびＤＭＡＲ／Ｗ信号を、ＤＭＡ制御素子２から制
御バス１０３．およびアドレス・バス１０４を介してＩ
１０デバイス３に出力する。（６） Ｄ ＭＡ制御素子
２からライン１０７を介してＤＭＡ転送ストローブＴＸ
ＳＴＢ、をＩ１０デバイス３に出力して、データ・バス
１０５を介しメモリ４とＩ１０デバイス３との間でＤＭ
Ａ転送を行う。（７） Ｄ Ｍ Ａ制御素子２内のアド
レス・レジスタを＋１し、転送語数レジスタを−１する
。（８）ライン１０１を介して送られるプロセッサ停止
要求信号ＤＲＱＨがハイレベルに戻って、プロセッサ１
は再び動作を開始する。（９）ライン１０６を介して送
られるＤＭＡ転送要求信号Ｔ Ｘ ＲＱ ｎがローレベ
ルに戻る。（１ｏ）アドレス・バス１０４−１Ｄ Ｍ
Ａ Ｒ／Ｗ（７） 制御ハス１０３は、再びハイインピ
ーダンス状態となる。（１１）ライン１０２を介して送
られるＤＭ戊転送許可信号ＤＧＲＮＴが、ローレベルに
戻る。
ン１０２を介してＤＭＡ制御素子２に対し、ＤＭＡ転送
承認信号ＤＧＲＮＴ（ハイレベル）が出力されるのを待
つ０（５）承認信号Ｄ Ｇ ＲＮ−Ｔがノ・イレベルに
なると、転送アクノリッジ信号ＴＸＡＫＢ、アドレス信
号およびＤＭＡＲ／Ｗ信号を、ＤＭＡ制御素子２から制
御バス１０３．およびアドレス・バス１０４を介してＩ
１０デバイス３に出力する。（６） Ｄ ＭＡ制御素子
２からライン１０７を介してＤＭＡ転送ストローブＴＸ
ＳＴＢ、をＩ１０デバイス３に出力して、データ・バス
１０５を介しメモリ４とＩ１０デバイス３との間でＤＭ
Ａ転送を行う。（７） Ｄ Ｍ Ａ制御素子２内のアド
レス・レジスタを＋１し、転送語数レジスタを−１する
。（８）ライン１０１を介して送られるプロセッサ停止
要求信号ＤＲＱＨがハイレベルに戻って、プロセッサ１
は再び動作を開始する。（９）ライン１０６を介して送
られるＤＭＡ転送要求信号Ｔ Ｘ ＲＱ ｎがローレベ
ルに戻る。（１ｏ）アドレス・バス１０４−１Ｄ Ｍ
Ａ Ｒ／Ｗ（７） 制御ハス１０３は、再びハイインピ
ーダンス状態となる。（１１）ライン１０２を介して送
られるＤＭ戊転送許可信号ＤＧＲＮＴが、ローレベルに
戻る。
このように、上記（１）〜（１１）の手順でＤＭＡ転送
が行われるが、その都度、プロセッサｌを停止させる必
要があるため、プロセッサ１の実行サイクルとＤＭＡ転
送の前後で、ＤＭＡ制御菓子２もプロセッサ１もともに
バスを使用しないデッド・サイクル（Ｄｅａｄ Ｃｙｃ
ｌｅ）が生ずる。このデッド・サイクルが生じることに
加えて、プロセッサ１とＤＭＡ制御素子２が時分割で動
作するため、ＤＭＡ転送により、ＤＭＡ転送に関係のな
い処理に関してプロセッサｌの処理効率が低下するとい
５欠点がある。
が行われるが、その都度、プロセッサｌを停止させる必
要があるため、プロセッサ１の実行サイクルとＤＭＡ転
送の前後で、ＤＭＡ制御菓子２もプロセッサ１もともに
バスを使用しないデッド・サイクル（Ｄｅａｄ Ｃｙｃ
ｌｅ）が生ずる。このデッド・サイクルが生じることに
加えて、プロセッサ１とＤＭＡ制御素子２が時分割で動
作するため、ＤＭＡ転送により、ＤＭＡ転送に関係のな
い処理に関してプロセッサｌの処理効率が低下するとい
５欠点がある。
本発明の目的は、このような欠点を除去するため、プロ
セッサがＤＭＡ関連デバイスをアクセスしないとき忙は
、プロセッサとＤＭＡデバイスを並列処理させること釦
より、ＤＭＡ転送時のプロセッサの処理効率の低下を防
ぐことができるＤＭＡ転送制御方式を提供することにあ
る。
セッサがＤＭＡ関連デバイスをアクセスしないとき忙は
、プロセッサとＤＭＡデバイスを並列処理させること釦
より、ＤＭＡ転送時のプロセッサの処理効率の低下を防
ぐことができるＤＭＡ転送制御方式を提供することにあ
る。
〔発明の概要〕
本発明のＤＭＡ転送制御方式は、プロセッサ、６己憶装
置およびＤＭＡ制御装置を共通バス上に接続した計算機
システムにおいて、ＤＭＡ制御装置、ＤＭＡ転送用Ｉ１
０装置およびＤＭＡ転送用記憶装置からなるＤＭＡ関連
装置が接続されるバスの部分と、プロセッサおよびプロ
セッサが使用するバスの部分とに、これらのバスを分離
するためのバススイッチを設置７、ＤＭＡ転送用Ｉ１０
装置からデータ転送要求信号を受けたとき、プロセッサ
がＤＭＡ関連装置をアクセスしているか否かを判別して
、バススイッチを切り替えることに特徴がある。
置およびＤＭＡ制御装置を共通バス上に接続した計算機
システムにおいて、ＤＭＡ制御装置、ＤＭＡ転送用Ｉ１
０装置およびＤＭＡ転送用記憶装置からなるＤＭＡ関連
装置が接続されるバスの部分と、プロセッサおよびプロ
セッサが使用するバスの部分とに、これらのバスを分離
するためのバススイッチを設置７、ＤＭＡ転送用Ｉ１０
装置からデータ転送要求信号を受けたとき、プロセッサ
がＤＭＡ関連装置をアクセスしているか否かを判別して
、バススイッチを切り替えることに特徴がある。
第３図は、本発明の実施例を示すＤＭＡ転送制御方式の
ブロック図である。
ブロック図である。
本発明では、第３図に示すように、プロセッサ１と、Ｄ
ＭＡ関連デバイスであるＤＭＡ制御素子２、Ｉ１０デバ
イス：！、、ＤＭＡ転送転送用記憶素子間に、バス切替
スイッチ６を設げ、このスイッチ６を制御するためのデ
コーダ７を設けている。
ＭＡ関連デバイスであるＤＭＡ制御素子２、Ｉ１０デバ
イス：！、、ＤＭＡ転送転送用記憶素子間に、バス切替
スイッチ６を設げ、このスイッチ６を制御するためのデ
コーダ７を設けている。
ところで、プロセッサ１は、直接、ＤＭＡ関連デバイス
をアクセスするとき以外圧は、他の記憶素子あるいはＩ
１０デバイスをアクセスするか、あるいはプロセッサ自
身の内部レジスタをアクセスしており、その間にＤ Ｍ
Ａ ｉｌｉ制御素子２が単独でＤＭＡ関連デーバイス
３をアクセスできるようにすれば、プロセッサ１とＤＭ
Ａ関連デバイスは並列に動作することができる。プロセ
ッサ１が直接ＤＭＡデバイスをアクセスするのは、ＤＭ
Ａデバイスをアクセスする命令を７エツチした後、デー
タを読み出し、書き込みする１サイクルの間だけであり
、全体からみると僅かな期間である。勿論、プロセッサ
１がＤＭＡデバイスをアクセスしない命令のときには、
全＜ＤＭＡデバイスはアクセスされず、無駄な時間とな
っている。これは、プロセッサ１とＤＭＡ制御素子２が
直接バスで結ばれているためであり、ＤＭＡ転送制御時
には、このバスをプロセッサ１とＤＭＡ制御素子２が時
分割で使用するので、プロセッサ１の処理効率は低下す
ることになる。
をアクセスするとき以外圧は、他の記憶素子あるいはＩ
１０デバイスをアクセスするか、あるいはプロセッサ自
身の内部レジスタをアクセスしており、その間にＤ Ｍ
Ａ ｉｌｉ制御素子２が単独でＤＭＡ関連デーバイス
３をアクセスできるようにすれば、プロセッサ１とＤＭ
Ａ関連デバイスは並列に動作することができる。プロセ
ッサ１が直接ＤＭＡデバイスをアクセスするのは、ＤＭ
Ａデバイスをアクセスする命令を７エツチした後、デー
タを読み出し、書き込みする１サイクルの間だけであり
、全体からみると僅かな期間である。勿論、プロセッサ
１がＤＭＡデバイスをアクセスしない命令のときには、
全＜ＤＭＡデバイスはアクセスされず、無駄な時間とな
っている。これは、プロセッサ１とＤＭＡ制御素子２が
直接バスで結ばれているためであり、ＤＭＡ転送制御時
には、このバスをプロセッサ１とＤＭＡ制御素子２が時
分割で使用するので、プロセッサ１の処理効率は低下す
ることになる。
そこで、第３図では、ＤＭＡ関連デバイス（２゜３．５
）とプロセッサ１０間にバススイッチ６を設け、ＤＭＡ
転送時に、プロセラ′９′１の使用するバス（１０３，
１０４，１０５）とＤＭＡ関連デバイスの使用するバス
（２σ３，２０４，２０５，３０３，３０４゜３０５）
を分離させ、プロセッサｌの処理と、ＤＭＡ転送とを並
列に処理させることにより、処理効率の低下を防止する
。
）とプロセッサ１０間にバススイッチ６を設け、ＤＭＡ
転送時に、プロセラ′９′１の使用するバス（１０３，
１０４，１０５）とＤＭＡ関連デバイスの使用するバス
（２σ３，２０４，２０５，３０３，３０４゜３０５）
を分離させ、プロセッサｌの処理と、ＤＭＡ転送とを並
列に処理させることにより、処理効率の低下を防止する
。
第３図において、バススイッチ０は、デコーダ７に、よ
り開閉され、プロセッサ１がＤＭＡ関連デバイス（２，
３，５）をアクセスしないときＫは、プロセッサ側のバ
スからＤＭＡ側のバスを切り離す。ＤＭＡ転送の手順は
ｉｔぼ従来のＤＭＡ転送の場合と同じであるが、ただ、
本発明の場合には、Ｉ１０デバイス３から転送要求があ
っても、プロセッサ１に対して停止要求信号ＤＲＱＨを
出力したり、またＤＭＡ転送許可信号ＤＧＲＮＴを入力
したりしない。すなわち、ＤＭＡは、プロセッサｌと並
列に動作するのである。
り開閉され、プロセッサ１がＤＭＡ関連デバイス（２，
３，５）をアクセスしないときＫは、プロセッサ側のバ
スからＤＭＡ側のバスを切り離す。ＤＭＡ転送の手順は
ｉｔぼ従来のＤＭＡ転送の場合と同じであるが、ただ、
本発明の場合には、Ｉ１０デバイス３から転送要求があ
っても、プロセッサ１に対して停止要求信号ＤＲＱＨを
出力したり、またＤＭＡ転送許可信号ＤＧＲＮＴを入力
したりしない。すなわち、ＤＭＡは、プロセッサｌと並
列に動作するのである。
第４図は、第３図におけるＤＭＡ制御素子２の構成を示
すブロック図である。
すブロック図である。
ＤＭＡ制御素子２は、第４図に示すよう忙、アドレス・
レジスタ８、データ・カウント・レジスタ９、コントロ
ール・レジスタ１ｏ１ステータス・レジスタ１１、アド
レス・バス・バッファ１２、アンド回路１３．１４を有
している。各レジスタ８．９，１０．１１は、各チャネ
ルごとに１個ずつ設けられる。アドレス・レジスタ８は
、アドレス・／（、Ｘ・バッファ１２を通して、バスス
イッチ６に対し、ＤＭＡ転送制御用のアドレスを出力す
る（アドレス・バス２０４ ）。アドレス・レジスタ８
の内容は、そのチャネルのＤＭＡを実行している間、ア
ドレス・スイッチ６に出力され、１語の転送が終ると＋
１される。
レジスタ８、データ・カウント・レジスタ９、コントロ
ール・レジスタ１ｏ１ステータス・レジスタ１１、アド
レス・バス・バッファ１２、アンド回路１３．１４を有
している。各レジスタ８．９，１０．１１は、各チャネ
ルごとに１個ずつ設けられる。アドレス・レジスタ８は
、アドレス・／（、Ｘ・バッファ１２を通して、バスス
イッチ６に対し、ＤＭＡ転送制御用のアドレスを出力す
る（アドレス・バス２０４ ）。アドレス・レジスタ８
の内容は、そのチャネルのＤＭＡを実行している間、ア
ドレス・スイッチ６に出力され、１語の転送が終ると＋
１される。
次に、データ・カウント・レジスタ９は、ＤＭＡ転送の
転送語数をセットし、データ・カウント・レジメ考９の
内容を１語の転送が終了するととに−１する。
転送語数をセットし、データ・カウント・レジメ考９の
内容を１語の転送が終了するととに−１する。
コントロール・レジスタ１０は、対応する各チャネルの
制御情報をセットする。このコントロール・レジスタ１
０には、■１０デバイス３の選択情報ＤＶＳがあり、選
択情報ＤＶＳとＤＭＡ転送要求信号ＴＸＲＱｎ（ライン
１ｏ６）の論理積により、■１０デバイス３に対するＤ
ＭＡ転送許可信号ＴＸＳＴＢｎをライン１０７を介して
出方する。
制御情報をセットする。このコントロール・レジスタ１
０には、■１０デバイス３の選択情報ＤＶＳがあり、選
択情報ＤＶＳとＤＭＡ転送要求信号ＴＸＲＱｎ（ライン
１ｏ６）の論理積により、■１０デバイス３に対するＤ
ＭＡ転送許可信号ＴＸＳＴＢｎをライン１０７を介して
出方する。
また、コントロール・レジスタ１０の送信／受信を指定
するＳ／Ｒ信号と、ＤＭＡ転送要求償号ＴＸＲＱｎ（ラ
イン１０６ ）の論理積により、制御バス２０３を介し
てＤＭＡからのリード／ライト信号（ＤＭＡ転送時）を
出力する。
するＳ／Ｒ信号と、ＤＭＡ転送要求償号ＴＸＲＱｎ（ラ
イン１０６ ）の論理積により、制御バス２０３を介し
てＤＭＡからのリード／ライト信号（ＤＭＡ転送時）を
出力する。
ステータス・レジスタ１１は、割込フラグ等のＤＭＡ制
御素子２の動作状態を読み出すために使用される。
御素子２の動作状態を読み出すために使用される。
各レジスタ８．９，１０．１１への書き込み、および読
み出しは、先ずデコード回路７のレジスタ選択信号によ
りレジスタが選択され、ＤＭＡ側のデータ・バス２０５
からバス・スイッチ６を通してプロセッサ１に読み書き
される。
み出しは、先ずデコード回路７のレジスタ選択信号によ
りレジスタが選択され、ＤＭＡ側のデータ・バス２０５
からバス・スイッチ６を通してプロセッサ１に読み書き
される。
第５図は、第３図におけるバス・スイッチ６およびデコ
ード回路７の構成を示すブロック図である。
ード回路７の構成を示すブロック図である。
゛ バス・スイッチ６は、Ｍ５図に示すように、アドレ
ス・バッファ１５，１６、インバータ１７、データ・バ
スゲート制御器１８、データ・バス・バッファ１９、デ
ータ・セレ）り２０から構成される。バス・スイッチ０
では、デコード回路７からのデコード信号（ＤＭＡＣ８
ＣＰＵ）、つまりプロセッサ１がＤＭＡ制御素子２、Ｉ
１０デバイス３、ＤＭＡ転送用メモリ５のＤＭＡ関連デ
バイスをアクセスするためのデコード信号２１によって
、プロセッサ側のアドレス・バッファ１５を開き、バス
３０４を介してメモリ５、Ｉ１０デバイス３にアト１／
スを出力する。プロセッサ１がＤＭＡ関連デバイスをア
クセスしない場合には、デコード信号（ＤＭＡＣ８ＣＰ
Ｕ）２１がや−レベルとなるため、プロセッサ側のアド
レス・バッファ１５を閉じ、インバータ１７を通してＤ
ＭＡ側のアドレス・バッファ１６のゲートを開き、ＤＭ
Ａ制御素子２の出力するアドレス（アドレス・バス２０
４）をＤＭＡ関連メモリ５、Ｉ１０デバイス３ＩＣ供給
する（アドレス・バス３０４）。
ス・バッファ１５，１６、インバータ１７、データ・バ
スゲート制御器１８、データ・バス・バッファ１９、デ
ータ・セレ）り２０から構成される。バス・スイッチ０
では、デコード回路７からのデコード信号（ＤＭＡＣ８
ＣＰＵ）、つまりプロセッサ１がＤＭＡ制御素子２、Ｉ
１０デバイス３、ＤＭＡ転送用メモリ５のＤＭＡ関連デ
バイスをアクセスするためのデコード信号２１によって
、プロセッサ側のアドレス・バッファ１５を開き、バス
３０４を介してメモリ５、Ｉ１０デバイス３にアト１／
スを出力する。プロセッサ１がＤＭＡ関連デバイスをア
クセスしない場合には、デコード信号（ＤＭＡＣ８ＣＰ
Ｕ）２１がや−レベルとなるため、プロセッサ側のアド
レス・バッファ１５を閉じ、インバータ１７を通してＤ
ＭＡ側のアドレス・バッファ１６のゲートを開き、ＤＭ
Ａ制御素子２の出力するアドレス（アドレス・バス２０
４）をＤＭＡ関連メモリ５、Ｉ１０デバイス３ＩＣ供給
する（アドレス・バス３０４）。
データ・バス１０亀２０５，３０５１Ｃ対しては、デコ
ード回路７のデコード信号（ＤＭＡＣ３ＣＰＵ）２１と
、プロセッサ１のリード／ライト信号（バス１０３の）
Ｌ／Ｗ ）とにより、データ・バスゲート制御器１８が
、双方向データ・バス・バッファ１９を開閉する。すな
わち、プロセッサ１がＤＭＡ関連デバイスをアクセスす
るとき、デコード信号（ＤＭＡＣ８ＣＰＵ）２１がハイ
レベルとなり、プロセッサ１のリード／ライト信号（制
御バス１０３のＲ／Ｗ ）に対応していずれか一方のデ
ータ・バス・バッファ１９が開き、プロセッサ１側のデ
ータ・バス１０５とＤＭＡ側のデータ・バス２０５，３
０５が接続される。プロセッサ１がＩ） Ｍ Ａ関連デ
バイスをアクセスしないときには、データ・バス・バッ
ファ１９は、デコード信号（ＤＭＡＣ８ＣＰＵ）２１が
ローレベルとなるため、ノ・イインピーダンスとなり、
プロセッサ側のデータ・バス１０５とＤＭＡ側のデータ
・バス２０５，３０５は分離される。
ード回路７のデコード信号（ＤＭＡＣ３ＣＰＵ）２１と
、プロセッサ１のリード／ライト信号（バス１０３の）
Ｌ／Ｗ ）とにより、データ・バスゲート制御器１８が
、双方向データ・バス・バッファ１９を開閉する。すな
わち、プロセッサ１がＤＭＡ関連デバイスをアクセスす
るとき、デコード信号（ＤＭＡＣ８ＣＰＵ）２１がハイ
レベルとなり、プロセッサ１のリード／ライト信号（制
御バス１０３のＲ／Ｗ ）に対応していずれか一方のデ
ータ・バス・バッファ１９が開き、プロセッサ１側のデ
ータ・バス１０５とＤＭＡ側のデータ・バス２０５，３
０５が接続される。プロセッサ１がＩ） Ｍ Ａ関連デ
バイスをアクセスしないときには、データ・バス・バッ
ファ１９は、デコード信号（ＤＭＡＣ８ＣＰＵ）２１が
ローレベルとなるため、ノ・イインピーダンスとなり、
プロセッサ側のデータ・バス１０５とＤＭＡ側のデータ
・バス２０５，３０５は分離される。
ＤＭＡ側のメモリ５にリード／ライト信号（Ｒ／Ｗ）を
供給するために、データ・セレクタ２０が設けられる。
供給するために、データ・セレクタ２０が設けられる。
データ・セレクタ２０は、プロセッサｌがＤＭＡ関連デ
バイスをアクセスするか否かを示すデコード信号２１が
ハイレベルのときには、プロセッサ側の制御バス１０３
のリード／ライト信号（ｌ（／Ｗ）を、またデコード信
号２１がローレベルのときには、ＤＭＡ側の制御バス２
０３のリード／ライト信号（Ｒ／Ｗ）を、ＤＭＡ側制御
バス３０３に出力し、ＤＭＡ用メモリ５およびＩ１０デ
バイス３に供給する。
バイスをアクセスするか否かを示すデコード信号２１が
ハイレベルのときには、プロセッサ側の制御バス１０３
のリード／ライト信号（ｌ（／Ｗ）を、またデコード信
号２１がローレベルのときには、ＤＭＡ側の制御バス２
０３のリード／ライト信号（Ｒ／Ｗ）を、ＤＭＡ側制御
バス３０３に出力し、ＤＭＡ用メモリ５およびＩ１０デ
バイス３に供給する。
第６図は、本発明の実施例を示すＤＭＡ転送制御方式の
動作タイムチャートであり、第７図は同じく処理フロー
チャートである。
動作タイムチャートであり、第７図は同じく処理フロー
チャートである。
先ず、（１） Ｄ Ｍ Ａ転送要求ＴＸＲＱ、がライン
１０６を介してＩ１０デバイス３からＤＭＡ制御素子２
に入力されると（第６図のステップ３１）、ＤＭＡ制御
素子２は入力をクロックφ、の立上りでチェックしくス
テップ３２）、もしＤＭＡ転送要求ＴＸＲＱｎがハイレ
ベルであれば、下記（２）〜（６）の手順にしたがって
動作する（ステップ３３〜 ）。
１０６を介してＩ１０デバイス３からＤＭＡ制御素子２
に入力されると（第６図のステップ３１）、ＤＭＡ制御
素子２は入力をクロックφ、の立上りでチェックしくス
テップ３２）、もしＤＭＡ転送要求ＴＸＲＱｎがハイレ
ベルであれば、下記（２）〜（６）の手順にしたがって
動作する（ステップ３３〜 ）。
（２） Ｔ Ｘ ＲＱ ｎ ＝”Ｈ′を確認すると、次
のサイクルの先頭で、ＤＭＡ制御素子２およびこの素子
２が制御するＤＭＡデバイス（１１０デバイス３、メモ
リ５）に対して、ライン２０６を介してプロセッサ１側
からのチップセレクト信号ＤＭＡＣ８ＣＰＵが出力され
ていないこと（ＤＭＡＣ８ＣＰＵ＝″Ｈ”）をチェック
する（ステップ３４）。（３１ＤＭＡＣ８ＣＰＵ二”Ｈ
”を確認すると、ＤＭＡ制御素子２はＤＭＡ側バス（２
０４，２０３，１０７）にそれぞれアドレス、ＤＭＡリ
ード／ライト信号（Ｒ／Ｗ）およびＤＭＡ転送ストロー
ブＴＸＳＴＢを出力し、ＤＭＡ転送を行う（ステップ３
５）。この間、プロセッサ１は、他の処理を並列に実行
している。（４） Ｄ Ｍ Ａ制御素子２内のアドレス
・レジスタ８を＋１し、転送語数レジスタ９を−１する
（ステップ３６）。
のサイクルの先頭で、ＤＭＡ制御素子２およびこの素子
２が制御するＤＭＡデバイス（１１０デバイス３、メモ
リ５）に対して、ライン２０６を介してプロセッサ１側
からのチップセレクト信号ＤＭＡＣ８ＣＰＵが出力され
ていないこと（ＤＭＡＣ８ＣＰＵ＝″Ｈ”）をチェック
する（ステップ３４）。（３１ＤＭＡＣ８ＣＰＵ二”Ｈ
”を確認すると、ＤＭＡ制御素子２はＤＭＡ側バス（２
０４，２０３，１０７）にそれぞれアドレス、ＤＭＡリ
ード／ライト信号（Ｒ／Ｗ）およびＤＭＡ転送ストロー
ブＴＸＳＴＢを出力し、ＤＭＡ転送を行う（ステップ３
５）。この間、プロセッサ１は、他の処理を並列に実行
している。（４） Ｄ Ｍ Ａ制御素子２内のアドレス
・レジスタ８を＋１し、転送語数レジスタ９を−１する
（ステップ３６）。
（５） Ｄ Ｍ Ａ転送要求信号ＴＸＲＱｎ（ライン１
０６ ）がローレベル忙戻る（ステップ３７）。（６）
アドレス・バス２０４．制御バス２０３は再びノ・イイ
ンビーダ／ス状態になり、転送ストローブＴＸＳＴＢは
ハイレベルとなる（ステップ３８）。
０６ ）がローレベル忙戻る（ステップ３７）。（６）
アドレス・バス２０４．制御バス２０３は再びノ・イイ
ンビーダ／ス状態になり、転送ストローブＴＸＳＴＢは
ハイレベルとなる（ステップ３８）。
以上の（１）〜（６）の手順で、ＤＭＡ転送が行われる
。
。
プロセッサ１を停止させずにＤＭＡ転送できるため、Ｄ
ＭＡ転送の処理時間は、プロセッサ１がＤＭＡ関連デバ
イスをアクセスしなければ、すべてのサイクルをＤＭＡ
転送の時間に充当できる。もし、ＤＭＡ転送が終了しな
い５．ちに、プロセッサ１からＤＭＡデバイスをアクセ
スするような命令が実行されても、命令をフェッチする
サイクル、そのオペランドを読み込むサイクルでは、ま
だＤＭＡデバイスをアクセスしないため、この期間内に
十分ＤＭＡ転送することができる。したがって、従来の
ＤＭＡ転送のよ５ＩＣ，１語のＤＭＡ転送の前後で、プ
ロセッサ１もＤＭＡ制御素子２もともにバスを使用しな
い、いわゆるデッド・サイクルが発生せず、またＤＭＡ
転送のために、プロセッサ１を停止させることもないの
で、ＤＭＡ転送中にプロセッサｌの処理効率を低下させ
ない。
ＭＡ転送の処理時間は、プロセッサ１がＤＭＡ関連デバ
イスをアクセスしなければ、すべてのサイクルをＤＭＡ
転送の時間に充当できる。もし、ＤＭＡ転送が終了しな
い５．ちに、プロセッサ１からＤＭＡデバイスをアクセ
スするような命令が実行されても、命令をフェッチする
サイクル、そのオペランドを読み込むサイクルでは、ま
だＤＭＡデバイスをアクセスしないため、この期間内に
十分ＤＭＡ転送することができる。したがって、従来の
ＤＭＡ転送のよ５ＩＣ，１語のＤＭＡ転送の前後で、プ
ロセッサ１もＤＭＡ制御素子２もともにバスを使用しな
い、いわゆるデッド・サイクルが発生せず、またＤＭＡ
転送のために、プロセッサ１を停止させることもないの
で、ＤＭＡ転送中にプロセッサｌの処理効率を低下させ
ない。
以上説明したように、本発明によれば、プロセッサとＤ
ＭＡ関連デバイスを結ぶバス上に、ＤＭＡ関連デバイス
をアクセスしないとき忙は、プロセッサとＤＭＡ関連デ
バイスのバスを分離するだめのバス・スイッチを設けた
ので、プロセッサがＤＭＡ関連デバイスをアクセスしな
いときには、プロセッサの演算とＤＭＡ転送を並列に処
理できる。
ＭＡ関連デバイスを結ぶバス上に、ＤＭＡ関連デバイス
をアクセスしないとき忙は、プロセッサとＤＭＡ関連デ
バイスのバスを分離するだめのバス・スイッチを設けた
ので、プロセッサがＤＭＡ関連デバイスをアクセスしな
いときには、プロセッサの演算とＤＭＡ転送を並列に処
理できる。
さらに、プロセッサを停止させずにＤＭＡ転送ができる
ため、ＤＭＡ転送の前後で、ＤＭＡ制御素子もプロセッ
サもともにバスを使用しない時間、つまりデッド・サイ
クルが生ず乞ことはなく、ＤＭＡ転送によりプロセッサ
の処理効率は低下しない。
ため、ＤＭＡ転送の前後で、ＤＭＡ制御素子もプロセッ
サもともにバスを使用しない時間、つまりデッド・サイ
クルが生ず乞ことはなく、ＤＭＡ転送によりプロセッサ
の処理効率は低下しない。
第１図は従来のＤＭＡ転送制御方式を示すブロック図、
第２図は第１図の動作タイム・チャート、第３図は本発
明の実施例を示すＤＭＡ転送制御方式のブロック図、第
４図は第３図におけるＤＭＡ制御素子の構成を示すブロ
ック図、第５図は第３図におけるバス・スイッチおよび
デコード回路の構成を示すブロック図、第６図は本発明
の実施例を示すＤＭＡ転送制御方式の動作タイム・チャ
ート、第７図は同じく処理フロー・チャートである。 １：プロセッサ、２ ： ＤＭＡ制御素子、３：ＤＭＡ
転送用Ｉ１０デバイス、４＝主メモリ、５：ＤＭＡ制御
用メモリ、６：バス・スイッチ、７：バス・スイッチを
開閉するデコーダ回路、８ニアドレス−・レジスタ、９
：データ・カウント・レジスタ、１０：コントローラ・
レジスタ、１１：ステータス・レジスタ、１２ニアドレ
ス・バッファ、１６：データ・バス・ゲート制御回路、
１９：双方向データ・バス・バッファ、２０：データ・
セレクタ。 第１図 第 ３ 図 第 ２ 図 第 ４ 図 第 ５ 図 ＺｔＪＯ３０４’ＩＩに） ３０３ ０５ 第 ６ 図 第 ７ 図
第２図は第１図の動作タイム・チャート、第３図は本発
明の実施例を示すＤＭＡ転送制御方式のブロック図、第
４図は第３図におけるＤＭＡ制御素子の構成を示すブロ
ック図、第５図は第３図におけるバス・スイッチおよび
デコード回路の構成を示すブロック図、第６図は本発明
の実施例を示すＤＭＡ転送制御方式の動作タイム・チャ
ート、第７図は同じく処理フロー・チャートである。 １：プロセッサ、２ ： ＤＭＡ制御素子、３：ＤＭＡ
転送用Ｉ１０デバイス、４＝主メモリ、５：ＤＭＡ制御
用メモリ、６：バス・スイッチ、７：バス・スイッチを
開閉するデコーダ回路、８ニアドレス−・レジスタ、９
：データ・カウント・レジスタ、１０：コントローラ・
レジスタ、１１：ステータス・レジスタ、１２ニアドレ
ス・バッファ、１６：データ・バス・ゲート制御回路、
１９：双方向データ・バス・バッファ、２０：データ・
セレクタ。 第１図 第 ３ 図 第 ２ 図 第 ４ 図 第 ５ 図 ＺｔＪＯ３０４’ＩＩに） ３０３ ０５ 第 ６ 図 第 ７ 図
Claims (3)
- （１）プロセッサ、記憶装置およびＤＭＡ制御装置を共
通バス上に接続した計算機システムにおいて、上記ＤＭ
Ａ制御装置、ＤＭＡ転送用Ｉ１０ 装置およびＤＭＡ転
送用記憶装置等のＤＭＡ関連装置を接続するバス部分と
、上記プロセッサおよび該プロセッサが使用するバス部
分との結合点に、上記両バス部分を切り離すためのバス
・スイッチを設け、上記ＤＭＡ転送用Ｉ１０装置からデ
ータ転送要求を受けたとき、上記ＤＭＡ制御装置は、上
記プロセッサがＤＭＡ関連装置をアクセスしていないこ
とを判別し、上記バス・スイッチが切り替えられてから
、ＤＭＡ転送を行うことを特徴とするＤＭＡ転送制御方
式。 - （２）前記バス・スイッチは、プロセッサからの制御信
号をデコードする回路により、プロセッサ側のバスまた
はＤＭＡ側のバスに接続されたバッファあるいはセレク
タの切り替えを制御することを特徴とする特許請求の範
囲第１項記載のＤＭＡ転送制御方式。 - （３）前記ＤＭＡ転送制御装置は、プロセッサの制御信
号をデコードする回路からレジスタ選択信号が送られる
ことにより、内部制御レジスタが選択されて動作状態と
なることを特徴とする特許請求の範囲第１項または第２
項記載のＤＭＡ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007531A JPH0630085B2 (ja) | 1983-01-20 | 1983-01-20 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007531A JPH0630085B2 (ja) | 1983-01-20 | 1983-01-20 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59133629A true JPS59133629A (ja) | 1984-08-01 |
| JPH0630085B2 JPH0630085B2 (ja) | 1994-04-20 |
Family
ID=11668360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007531A Expired - Lifetime JPH0630085B2 (ja) | 1983-01-20 | 1983-01-20 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630085B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260256A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | インタフエ−ス切替回路 |
| JPS6337453A (ja) * | 1986-08-01 | 1988-02-18 | Matsushita Electric Ind Co Ltd | バススイツチ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687128A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Data transfer system |
| JPS57176442A (en) * | 1981-04-24 | 1982-10-29 | Fujitsu Ltd | Information processing system |
-
1983
- 1983-01-20 JP JP58007531A patent/JPH0630085B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687128A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Data transfer system |
| JPS57176442A (en) * | 1981-04-24 | 1982-10-29 | Fujitsu Ltd | Information processing system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260256A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | インタフエ−ス切替回路 |
| JPS6337453A (ja) * | 1986-08-01 | 1988-02-18 | Matsushita Electric Ind Co Ltd | バススイツチ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630085B2 (ja) | 1994-04-20 |
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