JP2927108B2 - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
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- JP2927108B2 JP2927108B2 JP4194425A JP19442592A JP2927108B2 JP 2927108 B2 JP2927108 B2 JP 2927108B2 JP 4194425 A JP4194425 A JP 4194425A JP 19442592 A JP19442592 A JP 19442592A JP 2927108 B2 JP2927108 B2 JP 2927108B2
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- output
- memory
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- emulation
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、シングルチップマイク
ロコンピュータのインサーキットエミュレータに関す
る。
ロコンピュータのインサーキットエミュレータに関す
る。
【０００２】
【従来の技術】従来のインサーキットエミュレータ（以
降ＩＣＥと記す）について説明する。図３は従来のＩＣ
Ｅのブロック図である。
降ＩＣＥと記す）について説明する。図３は従来のＩＣ
Ｅのブロック図である。
【０００３】ＩＣＥ３００はターゲットデバイスのエミ
ュレーションチップ（以降エバチップと記す）３０１、
エミュレーションメモリ３０２、オルタネートメモリ３
０３、内部バス３０４、複合ゲート３０５、ＡＮＤゲー
ト３０６、ＯＲゲート３０７、インバータ３０８および
その他のエミュレーションに必要な周辺回路（図示しな
い）から構成されている。
ュレーションチップ（以降エバチップと記す）３０１、
エミュレーションメモリ３０２、オルタネートメモリ３
０３、内部バス３０４、複合ゲート３０５、ＡＮＤゲー
ト３０６、ＯＲゲート３０７、インバータ３０８および
その他のエミュレーションに必要な周辺回路（図示しな
い）から構成されている。
【０００４】エバチップ３０１とエミュレーションメモ
リ３０２とオルタネートメモリ３０３とは内部バス３０
４を介してデータ転送が行われる。
リ３０２とオルタネートメモリ３０３とは内部バス３０
４を介してデータ転送が行われる。
【０００５】エバチップ３０１の内部構成を説明する。
【０００６】エバチップ３０１は、命令をフェッチして
いるときに「１」となるＦＥＴＣＨ信号３１４、エミュ
レーションメモリ３０２に対して通常のリードライトを
行うときに「１」となるＮＲ／Ｗ信号３１６、スーパバ
イザーモード時にエミュレーションメモリ３０２に対し
てリードライトを行う特殊命令を実行したときに「１」
となるＳＲ／Ｗ信号３１５、マクロサービスを実行中に
「１」となるＭＳＲ／Ｗ信号３１７をはじめ種々の制御
信号（図示しない）を出力する実行制御を行うシーケン
サ３０９、スーパバイザ割り込み要求信号ＳＶＩＲＱ信
号３１２によって出力のＳＶＭＯＤ信号３１３がセット
され、シーケンサ３０９の出力であるスーパバイザ割り
込み解除信号ＲＥＴＳＶＩ信号３２０によって出力のＳ
ＶＭＯＤ信号３１３がリセットされるスーパバイザフラ
グ３１０およびマクロサービス要求信号３２１でセット
されシーケンサ３０９からのマクロサービスクリア信号
３２２でリセットされるマクロサービスフラグ３１１お
よびＡＮＤゲート３２３で構成されている。
いるときに「１」となるＦＥＴＣＨ信号３１４、エミュ
レーションメモリ３０２に対して通常のリードライトを
行うときに「１」となるＮＲ／Ｗ信号３１６、スーパバ
イザーモード時にエミュレーションメモリ３０２に対し
てリードライトを行う特殊命令を実行したときに「１」
となるＳＲ／Ｗ信号３１５、マクロサービスを実行中に
「１」となるＭＳＲ／Ｗ信号３１７をはじめ種々の制御
信号（図示しない）を出力する実行制御を行うシーケン
サ３０９、スーパバイザ割り込み要求信号ＳＶＩＲＱ信
号３１２によって出力のＳＶＭＯＤ信号３１３がセット
され、シーケンサ３０９の出力であるスーパバイザ割り
込み解除信号ＲＥＴＳＶＩ信号３２０によって出力のＳ
ＶＭＯＤ信号３１３がリセットされるスーパバイザフラ
グ３１０およびマクロサービス要求信号３２１でセット
されシーケンサ３０９からのマクロサービスクリア信号
３２２でリセットされるマクロサービスフラグ３１１お
よびＡＮＤゲート３２３で構成されている。
【０００７】エミュレーションメモリ３０２は、ユーザ
のプログラムを格納するメモリであり、ＯＲゲート３０
７の出力であるＥＭＥＭＲ／Ｗ信号３１８が「１」のと
きにエバチップ３０１とのデータのリードライトが行わ
れ、オルタネートメモリ３０３は、エバチップ３０１が
スーパバイザモードのときに実行するプログラムを格納
するメモリであり、インバータ３０８の出力であるＡＬ
ＴＲ／Ｗ信号３１９が「１」のときにエバチップ３０１
とのデータのリードライトが行われる。
のプログラムを格納するメモリであり、ＯＲゲート３０
７の出力であるＥＭＥＭＲ／Ｗ信号３１８が「１」のと
きにエバチップ３０１とのデータのリードライトが行わ
れ、オルタネートメモリ３０３は、エバチップ３０１が
スーパバイザモードのときに実行するプログラムを格納
するメモリであり、インバータ３０８の出力であるＡＬ
ＴＲ／Ｗ信号３１９が「１」のときにエバチップ３０１
とのデータのリードライトが行われる。
【０００８】次に、従来のインサーキットエミュレータ
の動作について説明する。
の動作について説明する。
【０００９】まずエバチップ３０１をリセットした後、
ＳＶＩＲＱ信号３１２を「１」とする。このときエバチ
ップ３０１内のスーパバイザフラグ３１０の出力のＳＶ
ＭＯＤ信号３１３が「１」にセットされ、スーパバイザ
モードとなる。次にリセットを解除する。
ＳＶＩＲＱ信号３１２を「１」とする。このときエバチ
ップ３０１内のスーパバイザフラグ３１０の出力のＳＶ
ＭＯＤ信号３１３が「１」にセットされ、スーパバイザ
モードとなる。次にリセットを解除する。
【００１０】ここで、オルタネートメモリ３０３内のプ
ログラムをフェッチする場合、エバチップ３０１内のシ
ーケンサ３０９はＦＥＴＣＨ信号３１４を「１」にして
出力する。このとき複合ゲート３０５の出力が「１」と
なりＯＲゲート３０７の出力であるＥＭＥＭＲ／Ｗ信号
３１８が「０」、インバータ３０８の出力であるＡＬＴ
Ｒ／Ｗ信号３１９が「１」にそれぞれなるので、エバチ
ップ３０１はオルタネートメモリ３０３内のプログラム
をフェッチする。
ログラムをフェッチする場合、エバチップ３０１内のシ
ーケンサ３０９はＦＥＴＣＨ信号３１４を「１」にして
出力する。このとき複合ゲート３０５の出力が「１」と
なりＯＲゲート３０７の出力であるＥＭＥＭＲ／Ｗ信号
３１８が「０」、インバータ３０８の出力であるＡＬＴ
Ｒ／Ｗ信号３１９が「１」にそれぞれなるので、エバチ
ップ３０１はオルタネートメモリ３０３内のプログラム
をフェッチする。
【００１１】また、命令によりオルタネートメモリ３０
３のデータリードライを行う場合、エバチップ３０１内
のシーケンサ３０９はＮＲ／Ｗ信号３１６を「１」にし
て出力する。このとき複合ゲート３０５の出力が「１」
となりＯＲゲート３０７の出力であるＥＭＥＭＲ／Ｗ信
号３１８が「０」、インバータ３０８の出力であるＡＬ
ＴＲ／Ｗ信号３１９が「１」にそれぞれなるので、エバ
チップ３０１はオルタネートメモリ３０３に対してデー
タのリードライトを行う。
３のデータリードライを行う場合、エバチップ３０１内
のシーケンサ３０９はＮＲ／Ｗ信号３１６を「１」にし
て出力する。このとき複合ゲート３０５の出力が「１」
となりＯＲゲート３０７の出力であるＥＭＥＭＲ／Ｗ信
号３１８が「０」、インバータ３０８の出力であるＡＬ
ＴＲ／Ｗ信号３１９が「１」にそれぞれなるので、エバ
チップ３０１はオルタネートメモリ３０３に対してデー
タのリードライトを行う。
【００１２】なお、オルタネートメモリ内に配置された
エミュレーションメモリアクセス用の特殊命令を実行し
た場合、シーケンサ３０９はＳＲ／Ｗ信号３１５を
「１」にして出力するために、ＡＮＤゲート３０６の出
力が「１」となり、ＯＲゲート３０７の出力のＥＭＥＭ
Ｒ／Ｗ信号３１８が「１」に、またインバータ３０８の
出力のＡＬＴＲ／Ｗ信号３１９が「０」となるので、こ
の場合のみエバチップ３０１はスーパバイザモード中で
もエミュレーションメモリ３０２に対してリードライト
動作を行う。
エミュレーションメモリアクセス用の特殊命令を実行し
た場合、シーケンサ３０９はＳＲ／Ｗ信号３１５を
「１」にして出力するために、ＡＮＤゲート３０６の出
力が「１」となり、ＯＲゲート３０７の出力のＥＭＥＭ
Ｒ／Ｗ信号３１８が「１」に、またインバータ３０８の
出力のＡＬＴＲ／Ｗ信号３１９が「０」となるので、こ
の場合のみエバチップ３０１はスーパバイザモード中で
もエミュレーションメモリ３０２に対してリードライト
動作を行う。
【００１３】また、スーパバイザモード中にマクロサー
ビス要求があった場合、マクロサービスフラグ３１１は
セットされるがＳＶＭＯＤ信号３１３が「１」なのでＡ
ＮＤゲート３１２の出力は「０」となりマクロサービス
は起動されない。
ビス要求があった場合、マクロサービスフラグ３１１は
セットされるがＳＶＭＯＤ信号３１３が「１」なのでＡ
ＮＤゲート３１２の出力は「０」となりマクロサービス
は起動されない。
【００１４】次に、スーパバイザモードを解除してエバ
チップ３０１にエミュレーションメモリ３０２内のプロ
グラムを実行する場合の動作を説明する。
チップ３０１にエミュレーションメモリ３０２内のプロ
グラムを実行する場合の動作を説明する。
【００１５】このとき、ＳＶＩＲＱ信号３１２を「０」
にして、スーパバイザ割り込みからの復帰命令を実行す
る。前記復帰命令の実行によりシーケンサ３０９はＲＥ
ＴＳＶＩ信号３２０を「１」にするので、スーパバイザ
フラグ３１０がリセットされ、ＳＶＭＯＤ信号３１３が
「０」となるのでエバチップ３０１のスーパバイザモー
ドが解除される。
にして、スーパバイザ割り込みからの復帰命令を実行す
る。前記復帰命令の実行によりシーケンサ３０９はＲＥ
ＴＳＶＩ信号３２０を「１」にするので、スーパバイザ
フラグ３１０がリセットされ、ＳＶＭＯＤ信号３１３が
「０」となるのでエバチップ３０１のスーパバイザモー
ドが解除される。
【００１６】そこで、エミュレーションメモリ３０２内
のプログラムをフェッチする場合、エバチップ３０１内
のシーケンサ３０９はＦＥＴＣＨ信号３１４を「１」に
して出力する。このとき複合ゲート３０５の出力が
「１」となりＯＲゲート３０７の出力であるＥＭＥＭＲ
／Ｗ信号３１８が「１」、インバータ３０８の出力であ
るＡＬＴＲ／Ｗ信号３１９が「０」にそれぞれなるの
で、エバチップ３０１はエミュレーションメモリ３０２
内のプログラムをフェッチする。
のプログラムをフェッチする場合、エバチップ３０１内
のシーケンサ３０９はＦＥＴＣＨ信号３１４を「１」に
して出力する。このとき複合ゲート３０５の出力が
「１」となりＯＲゲート３０７の出力であるＥＭＥＭＲ
／Ｗ信号３１８が「１」、インバータ３０８の出力であ
るＡＬＴＲ／Ｗ信号３１９が「０」にそれぞれなるの
で、エバチップ３０１はエミュレーションメモリ３０２
内のプログラムをフェッチする。
【００１７】また、命令によりオルタネートメモリ３０
２のデータリードライトを行う場合、エバチップ３０１
内のシーケンサ３０９はＮＲ／Ｗ信号３１６を「１」に
して出力する。このとき複合ゲート３０５の出力が
「１」となりＯＲゲート３０７の出力であるＥＭＥＭＲ
／Ｗ信号３１８が「１」、インバータ３０８の出力であ
るＡＬＴＲ／Ｗ信号３１９が「０」にそれぞれなるの
で、エバチップ３０１はエミュレーションメモリ３０３
に対してデータのリードライトを行う。
２のデータリードライトを行う場合、エバチップ３０１
内のシーケンサ３０９はＮＲ／Ｗ信号３１６を「１」に
して出力する。このとき複合ゲート３０５の出力が
「１」となりＯＲゲート３０７の出力であるＥＭＥＭＲ
／Ｗ信号３１８が「１」、インバータ３０８の出力であ
るＡＬＴＲ／Ｗ信号３１９が「０」にそれぞれなるの
で、エバチップ３０１はエミュレーションメモリ３０３
に対してデータのリードライトを行う。
【００１８】また、マクロサービス要求があった場合、
マクロサービス要求３２１が「１」となるので、マクロ
サービスフラグ３１１はセットされ、かつＳＶＭＯＤ信
号３１３が「０」なのでＡＮＤゲート３１２の出力は
「１」となりマクロサービスが起動され、シーケンサ３
０９はＭＳＲ／Ｗ信号３１７を「１」とする。よってＯ
Ｒゲート３０７の出力のＥＭＥＭＲ／Ｗ信号３１８が
「１」となるのでエミュレーションメモリ３０２に対し
てマクロサービスによるリードライトが行われる。
マクロサービス要求３２１が「１」となるので、マクロ
サービスフラグ３１１はセットされ、かつＳＶＭＯＤ信
号３１３が「０」なのでＡＮＤゲート３１２の出力は
「１」となりマクロサービスが起動され、シーケンサ３
０９はＭＳＲ／Ｗ信号３１７を「１」とする。よってＯ
Ｒゲート３０７の出力のＥＭＥＭＲ／Ｗ信号３１８が
「１」となるのでエミュレーションメモリ３０２に対し
てマクロサービスによるリードライトが行われる。
【００１９】
【発明が解決しようとする課題】一般的にＣＰＵとＤＭ
Ａコントローラと周辺チップで構成されるシステムて
は、スーパバイザモード中であってもメモリ−Ｉ／０間
デマンドリリースモードによってＤＭＡコントローラが
動作可能である。
Ａコントローラと周辺チップで構成されるシステムて
は、スーパバイザモード中であってもメモリ−Ｉ／０間
デマンドリリースモードによってＤＭＡコントローラが
動作可能である。
【００２０】しかしながら従来のエバチップにおいては
スーパバイザ割り込みが最高の優先順位であるため、エ
バチップがスーパバイザモードに入っている場合はマク
ロサービスも保留されてしまう。したがって上記のよう
なメモリ−Ｉ／０間デマンドリリースモードのような動
作が行われない問題点があった。
スーパバイザ割り込みが最高の優先順位であるため、エ
バチップがスーパバイザモードに入っている場合はマク
ロサービスも保留されてしまう。したがって上記のよう
なメモリ−Ｉ／０間デマンドリリースモードのような動
作が行われない問題点があった。
【００２１】
【課題を解決するための手段】本発明のインサーキット
エミュレータは、エミュレーションチップと、エミュレ
ーションメモリと、オルタネートメモリとを有するイン
サーキットエミュレータであって、スーパバイザモード
中でもマクロサービスで前記エミュレーションメモリに
対するリードライトを実行するよう、前記エミュレーシ
ョンチップは、命令実行を制御するシーケンサと、その
出力を直接前記シーケンサに入力してなり、マクロサー
ビス要求を保持するマクロサービスフラグと、スーパバ
イザ割り込み要求を保持するスーパバイザフラグとを具
備し、前記エミュレーションメモリおよび前記オルタネ
ートメモリへのリードおよびライト動作を制御する信号
を出力するゲートを備える構成である。
エミュレータは、エミュレーションチップと、エミュレ
ーションメモリと、オルタネートメモリとを有するイン
サーキットエミュレータであって、スーパバイザモード
中でもマクロサービスで前記エミュレーションメモリに
対するリードライトを実行するよう、前記エミュレーシ
ョンチップは、命令実行を制御するシーケンサと、その
出力を直接前記シーケンサに入力してなり、マクロサー
ビス要求を保持するマクロサービスフラグと、スーパバ
イザ割り込み要求を保持するスーパバイザフラグとを具
備し、前記エミュレーションメモリおよび前記オルタネ
ートメモリへのリードおよびライト動作を制御する信号
を出力するゲートを備える構成である。
【００２２】
【００２３】
【実施例】本発明の第１の実施例のインサーキットエミ
ュレータについて説明する。
ュレータについて説明する。
【００２４】図１は本発明の第１の実施例のインサーキ
ットエミュレータのブロック図である。
ットエミュレータのブロック図である。
【００２５】ＩＣＥ１００はエバチップ１０１、エミュ
レーションメモリ１０２、オルタネートメモリ１０３、
内部バス１０４、複合ゲート１０５および１０６、ＯＲ
ゲート１０７、インバータ１０８およびその他のエミュ
レションに必要な周辺回路（図示しない）から構成され
ている。
レーションメモリ１０２、オルタネートメモリ１０３、
内部バス１０４、複合ゲート１０５および１０６、ＯＲ
ゲート１０７、インバータ１０８およびその他のエミュ
レションに必要な周辺回路（図示しない）から構成され
ている。
【００２６】エバチップ１０１とエミュレーションメモ
リ１０２とオルタネートメモリ１０３とは内部バス１０
４を介してデータ転送が行われる。
リ１０２とオルタネートメモリ１０３とは内部バス１０
４を介してデータ転送が行われる。
【００２７】エバチップ１０１の内部構成を説明する。
【００２８】エバチップ１０１は、命令をフェッチして
いるときに「１」となるＦＥＴＣＨ信号１１４、エミュ
レーションメモリ１０２に対して通常のリードライトを
行うときに「１」となるＮＲ／Ｗ信号１１６、スーパバ
イザモード時にエミュレーションメモリ１０２に対して
リードライトを行う特殊命令を実行したときに「１」と
なるＳＲ／Ｗ信号１１５、マクロサービスを実行中に
「１」となるＭＳＲ／Ｗ信号１１７をはじめ種々の制御
信号（図示しない）を出力する実行制御を行うシーケン
サ１０９、スーパバイザ割り込み要求信号ＳＶＩＲＱ信
号１１２によって出力のＳＶＭＯＤ信号１１３がセット
され、シーケンサ１０９の出力であるスーパバイザ割り
込み解除信号ＲＥＴＳＶＩ信号１２０によって出力のＳ
ＶＭＯＤ信号１１３がリセットされるスーパバイザフラ
グ１１０およびマクロサービス要求信号１２１でセット
されシーケンサ１０９からのマクロサービスクリア信号
１２２でリセットされるマクロサービスフラグ１１１で
構成されている。
いるときに「１」となるＦＥＴＣＨ信号１１４、エミュ
レーションメモリ１０２に対して通常のリードライトを
行うときに「１」となるＮＲ／Ｗ信号１１６、スーパバ
イザモード時にエミュレーションメモリ１０２に対して
リードライトを行う特殊命令を実行したときに「１」と
なるＳＲ／Ｗ信号１１５、マクロサービスを実行中に
「１」となるＭＳＲ／Ｗ信号１１７をはじめ種々の制御
信号（図示しない）を出力する実行制御を行うシーケン
サ１０９、スーパバイザ割り込み要求信号ＳＶＩＲＱ信
号１１２によって出力のＳＶＭＯＤ信号１１３がセット
され、シーケンサ１０９の出力であるスーパバイザ割り
込み解除信号ＲＥＴＳＶＩ信号１２０によって出力のＳ
ＶＭＯＤ信号１１３がリセットされるスーパバイザフラ
グ１１０およびマクロサービス要求信号１２１でセット
されシーケンサ１０９からのマクロサービスクリア信号
１２２でリセットされるマクロサービスフラグ１１１で
構成されている。
【００２９】エミュレーションメモリ１０２は、ユーザ
のプログラムを格納するメモリであり、ＯＲゲート１０
７の出力であるＥＭＥＭＲ／Ｗ信号１１８が「１」のと
きにエバチップ１０１とのデータのリードライトが行わ
れ、オルタネートメモリ１０３は、エバチップ１０１が
スーパバイザモードのときに実行するプログラムを格納
するメモリであり、インバータ１０８の出力であるＡＬ
ＴＲ／Ｗ信号１１９が「１」のときにエバチップ１０１
とのデータのリードライトが行われる。
のプログラムを格納するメモリであり、ＯＲゲート１０
７の出力であるＥＭＥＭＲ／Ｗ信号１１８が「１」のと
きにエバチップ１０１とのデータのリードライトが行わ
れ、オルタネートメモリ１０３は、エバチップ１０１が
スーパバイザモードのときに実行するプログラムを格納
するメモリであり、インバータ１０８の出力であるＡＬ
ＴＲ／Ｗ信号１１９が「１」のときにエバチップ１０１
とのデータのリードライトが行われる。
【００３０】次に、本発明の第１の実施例のインサーキ
ットエミュレータの動作について説明する。
ットエミュレータの動作について説明する。
【００３１】まずエバチップ１０１をリセットした後、
ＳＶＩＲＱ信号１１２を「１」とする。このときエバチ
ップ１０１内のスーパバイザフラグ１１０の出力のＳＶ
ＭＯＤ信号１１３が「１」にセットされ、スーパバイザ
モードとなる。次にリセットを解除する。
ＳＶＩＲＱ信号１１２を「１」とする。このときエバチ
ップ１０１内のスーパバイザフラグ１１０の出力のＳＶ
ＭＯＤ信号１１３が「１」にセットされ、スーパバイザ
モードとなる。次にリセットを解除する。
【００３２】ここで、オルタネートメモリ１０３内のプ
ログラムをフェッチする場合、エバチップ１０１内のシ
ーケンサ１０９はＦＥＴＣＨ信号１１４を「１」にして
出力する。このとき複合ゲート１０５の出力が「１」と
なりＯＲゲート１０７の出力であるＥＭＥＭＲ／Ｗ信号
１１８が「０」、インバータ１０８の出力であるＡＬＴ
Ｒ／Ｗ信号１１９が「１」にそれぞれなるので、エバチ
ップ１０１はオルタネートメモリ１０３内のプログラム
をフェッチする。
ログラムをフェッチする場合、エバチップ１０１内のシ
ーケンサ１０９はＦＥＴＣＨ信号１１４を「１」にして
出力する。このとき複合ゲート１０５の出力が「１」と
なりＯＲゲート１０７の出力であるＥＭＥＭＲ／Ｗ信号
１１８が「０」、インバータ１０８の出力であるＡＬＴ
Ｒ／Ｗ信号１１９が「１」にそれぞれなるので、エバチ
ップ１０１はオルタネートメモリ１０３内のプログラム
をフェッチする。
【００３３】また、命令によりオルタネートメモリ１０
３のデータリードライトを行う場合、エバチップ１０１
内のシーケンサ１０９はＮＲ／Ｗ信号１１６を「１」に
して出力する。このとき複合ゲート１０５の出力が
「１」となりＯＲゲート１０７の出力であるＥＭＥＭＲ
／Ｗ信号１１８が「０」、インバータ１０８の出力であ
るＡＬＴＲ／Ｗ信号１１９が「１」にそれぞれなるの
で、エバチップ１０１はオルタネートメモリ１０３に対
してデータのリードライトを行う。
３のデータリードライトを行う場合、エバチップ１０１
内のシーケンサ１０９はＮＲ／Ｗ信号１１６を「１」に
して出力する。このとき複合ゲート１０５の出力が
「１」となりＯＲゲート１０７の出力であるＥＭＥＭＲ
／Ｗ信号１１８が「０」、インバータ１０８の出力であ
るＡＬＴＲ／Ｗ信号１１９が「１」にそれぞれなるの
で、エバチップ１０１はオルタネートメモリ１０３に対
してデータのリードライトを行う。
【００３４】なお、オルタネートメモリ内に配置された
エミュレーションメモリアクセス用の特殊命令を実行し
た場合、シーケンサ１０９はＳＲ／Ｗ信号１１５を
「１」にして出力するため、今度は複合ゲート１０６の
出力が「１」となり、ＯＲゲート１０７の出力のＥＭＥ
ＭＲ／Ｗ信号１１８が「１」に、またインバータ１０８
の出力のＡＬＴＲ／Ｗ信号１１９が「０」となるので、
この場合のみエバチップ１０１はスーパバイザモード中
でもエミュレーションメモリ１０２に対してリードライ
ト動作を行う。
エミュレーションメモリアクセス用の特殊命令を実行し
た場合、シーケンサ１０９はＳＲ／Ｗ信号１１５を
「１」にして出力するため、今度は複合ゲート１０６の
出力が「１」となり、ＯＲゲート１０７の出力のＥＭＥ
ＭＲ／Ｗ信号１１８が「１」に、またインバータ１０８
の出力のＡＬＴＲ／Ｗ信号１１９が「０」となるので、
この場合のみエバチップ１０１はスーパバイザモード中
でもエミュレーションメモリ１０２に対してリードライ
ト動作を行う。
【００３５】また、スーパバイザモード中にマクロサー
ビス要求があった場合、マクロサービスフラグ１１１は
セットされるのでスーパバイザモード中でもマクロサー
ビスが起動される。よってシーケンサ１０９はＭＳＲ／
Ｗ信号１１７を「１」にして出力するので複合ゲート１
０６、ＯＲゲート１０７の出力ＥＭＥＭＲ／Ｗ信号１１
８がもとに「１」となるのでマクロサービスによるエミ
ュレーションメモリ１０２に対するリードライトが行わ
れる。
ビス要求があった場合、マクロサービスフラグ１１１は
セットされるのでスーパバイザモード中でもマクロサー
ビスが起動される。よってシーケンサ１０９はＭＳＲ／
Ｗ信号１１７を「１」にして出力するので複合ゲート１
０６、ＯＲゲート１０７の出力ＥＭＥＭＲ／Ｗ信号１１
８がもとに「１」となるのでマクロサービスによるエミ
ュレーションメモリ１０２に対するリードライトが行わ
れる。
【００３６】次に、スーパバイザモードを解除してエバ
チップ１０１にエミュレーションメモリ１０２内のプロ
グラムを実行する場合の動作を説明する。
チップ１０１にエミュレーションメモリ１０２内のプロ
グラムを実行する場合の動作を説明する。
【００３７】まず第１に、ＳＶＩＲＱ信号１１２を
「０」にして、スーパバイザ割り込みからの復帰命令を
実行する。前記復帰命令の実行によりシーケンサ１０９
はＲＥＴＳＶＩ信号１２０を「１」にするので、スーパ
バイザフラグ１１０がリセットされ、ＳＶＭＯＤ信号１
１３が「０」となるのでエバチップ１０１のスーパバイ
ザモードが解除される。
「０」にして、スーパバイザ割り込みからの復帰命令を
実行する。前記復帰命令の実行によりシーケンサ１０９
はＲＥＴＳＶＩ信号１２０を「１」にするので、スーパ
バイザフラグ１１０がリセットされ、ＳＶＭＯＤ信号１
１３が「０」となるのでエバチップ１０１のスーパバイ
ザモードが解除される。
【００３８】次に、エミュレーションメモリ１０２内の
プログラムをフェッチする場合、エバチップ１０１内の
シーケンサ１０９はＦＥＴＣＨ信号３１５を「１」にし
て出力する。このとき複合ゲート１０５の出力が「１」
となりＯＲゲート１０７の出力であるＥＭＥＭＲ／Ｗ信
号１１８が「１」、インバータ１０８の出力であるＡＬ
ＴＲ／Ｗ信号１１９が「０」にそれぞれなるので、エバ
チップ１０１はエミュレーションメモリ１０２内のプロ
グラムをフェッチする。
プログラムをフェッチする場合、エバチップ１０１内の
シーケンサ１０９はＦＥＴＣＨ信号３１５を「１」にし
て出力する。このとき複合ゲート１０５の出力が「１」
となりＯＲゲート１０７の出力であるＥＭＥＭＲ／Ｗ信
号１１８が「１」、インバータ１０８の出力であるＡＬ
ＴＲ／Ｗ信号１１９が「０」にそれぞれなるので、エバ
チップ１０１はエミュレーションメモリ１０２内のプロ
グラムをフェッチする。
【００３９】また、命令によりオルタネートメモリ１０
３のデータリードライトを行う場合、エビチップ１０１
内のシーケンサ１０９はＮＲ／Ｗ信号１１７を「１」に
して出力する。このとき複合ゲート１０５の出力が
「１」となりＯＲゲート１０７の出力であるＥＭＥＭＲ
／Ｗ信号１１８が「１」、インバータ１０８の出力であ
るＡＬＴＲ／Ｗ信号１１９が「０」にそれぞれなるの
で、エバチップ１０１はオルタネートメモリ１０３に対
してデータのリードライトを行う。
３のデータリードライトを行う場合、エビチップ１０１
内のシーケンサ１０９はＮＲ／Ｗ信号１１７を「１」に
して出力する。このとき複合ゲート１０５の出力が
「１」となりＯＲゲート１０７の出力であるＥＭＥＭＲ
／Ｗ信号１１８が「１」、インバータ１０８の出力であ
るＡＬＴＲ／Ｗ信号１１９が「０」にそれぞれなるの
で、エバチップ１０１はオルタネートメモリ１０３に対
してデータのリードライトを行う。
【００４０】またさらに、マクロサービス要求があった
場合、マクロサービス要求１２１が「１」となるので、
マクロサービスフラグ１１１はセットされるので、マク
ロサービスが起動され、シーケンサ１０９はＭＳＲ／Ｗ
信号１１７を「１」とする。よってＯＲゲート１０７の
出力のＥＭＥＭＲ／Ｗ信号１１８が「１」となるのでエ
ミュレーションメモリ１０２に対してマクロサービスに
よるリードライトが行われる。
場合、マクロサービス要求１２１が「１」となるので、
マクロサービスフラグ１１１はセットされるので、マク
ロサービスが起動され、シーケンサ１０９はＭＳＲ／Ｗ
信号１１７を「１」とする。よってＯＲゲート１０７の
出力のＥＭＥＭＲ／Ｗ信号１１８が「１」となるのでエ
ミュレーションメモリ１０２に対してマクロサービスに
よるリードライトが行われる。
【００４１】次に、本発明の第２の実施例のインサーキ
ットエミュレータについて説明する。
ットエミュレータについて説明する。
【００４２】図２は本発明の第２の実施例のインサーキ
ットエミュレータのブロック図である。本発明の第２の
実施例のインサーキットエミュレータは、エバチップ２
０１にＳＰＲ／Ｗ信号２０４を出力とするＡＮＤゲート
２０３を追加して、ＳＶＭＯＤ信号１１３が「１」のと
き、すなわち、スーパバイザモード時のみシーケンサ１
０９からのＳＲ／Ｗ信号１１５が出力されるようにし、
オルタネートメモリ１０３に対するリードライト信号の
生成を複合ゲート２０２のみで構成したこと以外は第１
の実施例のＩＣＥと同じ構成で、同一構成要素には同一
参照符号が付してある。
ットエミュレータのブロック図である。本発明の第２の
実施例のインサーキットエミュレータは、エバチップ２
０１にＳＰＲ／Ｗ信号２０４を出力とするＡＮＤゲート
２０３を追加して、ＳＶＭＯＤ信号１１３が「１」のと
き、すなわち、スーパバイザモード時のみシーケンサ１
０９からのＳＲ／Ｗ信号１１５が出力されるようにし、
オルタネートメモリ１０３に対するリードライト信号の
生成を複合ゲート２０２のみで構成したこと以外は第１
の実施例のＩＣＥと同じ構成で、同一構成要素には同一
参照符号が付してある。
【００４３】この構成によってオルタネートメモリ１０
３に対してリードライトを行う場合は、スーパバイザモ
ードにおいて命令フェッチまたは通常のデータリードラ
イトを行うときのみであるため本発明の第１の実施例の
ＩＣＥと同様にスーパバイザモードでもマクロサービス
の実行が可能である。
３に対してリードライトを行う場合は、スーパバイザモ
ードにおいて命令フェッチまたは通常のデータリードラ
イトを行うときのみであるため本発明の第１の実施例の
ＩＣＥと同様にスーパバイザモードでもマクロサービス
の実行が可能である。
【００４４】
【発明の効果】以上に説明したＩＣＥの構成によって、
たとえばエバチップがスーパバイザモードに入っている
場合においてもマクロサービスは保留されずに実行され
る。
たとえばエバチップがスーパバイザモードに入っている
場合においてもマクロサービスは保留されずに実行され
る。
【００４５】また第２の実施例のＩＣＥの構成にすれば
外付け回路を削減できる効果もある。
外付け回路を削減できる効果もある。
【図１】本発明の第１の実施例のインサーキットエミュ
レータのブロック図である。
レータのブロック図である。
【図２】本発明の第２の実施例のインサーキットエミュ
レータのブロック図である。
レータのブロック図である。
【図３】従来技術のインサーキットエミュレータのブロ
ック図である。
ック図である。
１００，２００，３００ ＩＣＥ １０１，２０１，３０１ エバチップ １０２，３０２ エミュレーションメモリ １０３，３０３ オルタネートメモリ １０４，３０４ 内部バス １０５，１０６，２０２，３０５ 複合ゲート ２０３，３０６，３１２ ＡＮＤゲート １０７，３０７ ＯＲゲート １０８，３０８ インバータ １０９，３０９ シーケンサ １１０，３１０ スーパバイザフラグ １１１，３１１ マクロサービスフラグ １１２，３１２ ＳＶＩＲＱ信号 １１３，３１３ ＳＶＭＯＤ信号 １１４，３１４ ＦＥＴＣＨ信号 １１５，３１５ ＳＲ／Ｗ信号 １１６，３１６ ＮＲ／Ｗ信号 １１７，３１７ ＭＳＲ／Ｗ信号 １１８，３１８ ＥＭＥＭＲ／Ｗ信号 １１９，３１９ ＡＬＴＲ／Ｗ信号 １２０，３２０ ＲＥＴＳＶＩ信号 １２１，３２１ マクロサービス要求 １２２，３２２ マクロサービスクリア信号 ２０４ ＳＰＲ／Ｗ信号
Claims (1)
- 【請求項１】 エミュレーションチップと、エミュレー
ションメモリと、オルタネートメモリとを有するインサ
ーキットエミュレータであって、スーパバイザモード中
でもマクロサービスで前記エミュレーションメモリに対
するリードライトを実行するよう、前記エミュレーショ
ンチップは、命令実行を制御するシーケンサと、その出
力を直接前記シーケンサに入力してなり、マクロサービ
ス要求を保持するマクロサービスフラグと、スーパバイ
ザ割り込み要求を保持するスーパバイザフラグとを具備
し、前記エミュレーションメモリおよび前記オルタネー
トメモリへのリードおよびライト動作を制御する信号を
出力するゲートを備えることを特徴とするインサーキッ
トエミュレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194425A JP2927108B2 (ja) | 1992-07-22 | 1992-07-22 | インサーキットエミュレータ |
| US08/090,333 US5325512A (en) | 1992-07-22 | 1993-07-12 | Circuit emulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194425A JP2927108B2 (ja) | 1992-07-22 | 1992-07-22 | インサーキットエミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139097A JPH06139097A (ja) | 1994-05-20 |
| JP2927108B2 true JP2927108B2 (ja) | 1999-07-28 |
Family
ID=16324394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4194425A Expired - Lifetime JP2927108B2 (ja) | 1992-07-22 | 1992-07-22 | インサーキットエミュレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5325512A (ja) |
| JP (1) | JP2927108B2 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE19536622A1 (de) * | 1995-09-30 | 1997-04-03 | Kontron Elektronik | Emulationsvorrichtung |
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| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
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-
1992
- 1992-07-22 JP JP4194425A patent/JP2927108B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-12 US US08/090,333 patent/US5325512A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06139097A (ja) | 1994-05-20 |
| US5325512A (en) | 1994-06-28 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990413 |