JPH0778753B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0778753B2 JPH0778753B2 JP63175802A JP17580288A JPH0778753B2 JP H0778753 B2 JPH0778753 B2 JP H0778753B2 JP 63175802 A JP63175802 A JP 63175802A JP 17580288 A JP17580288 A JP 17580288A JP H0778753 B2 JPH0778753 B2 JP H0778753B2
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- Japan
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- memory
- signal
- bus
- emulation
- data access
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータ上で実行するプログラ
ムを開発するためのプログラム開発用マイクロコンピュ
ータに関する。
ムを開発するためのプログラム開発用マイクロコンピュ
ータに関する。
一般にマイクロコンピュータ上で動作するプログラムの
開発は、プログラムの実行動作を対象のマイクロコンピ
ュータと同一に行なう事ができ、ある特定アドレスでの
プログラム実行の中断機能（以下、ブレーク機能と記
す）と、その時のメモリ内容の読みだし及び変更機能等
のプログラムのデバックを容易に行なえるような機能と
を持つプログラム開発支援ツール（以下ICEと記す）が
用いられる。ICE上で前記の様な機能を実現するため
に、通常のマイクロコンピュータの機能に、マイクロコ
ンピュータ内部の動作（命令コードフェッチ，データア
クセス等）を表わす内部ステータス信号の出力、ICE用
の特殊割り込み機能（以下、SV割り込みと記す）等の機
能を付加したプログラム開発用マイクロコンピュータ
（以下、エバチップと記す）が用いられる。
開発は、プログラムの実行動作を対象のマイクロコンピ
ュータと同一に行なう事ができ、ある特定アドレスでの
プログラム実行の中断機能（以下、ブレーク機能と記
す）と、その時のメモリ内容の読みだし及び変更機能等
のプログラムのデバックを容易に行なえるような機能と
を持つプログラム開発支援ツール（以下ICEと記す）が
用いられる。ICE上で前記の様な機能を実現するため
に、通常のマイクロコンピュータの機能に、マイクロコ
ンピュータ内部の動作（命令コードフェッチ，データア
クセス等）を表わす内部ステータス信号の出力、ICE用
の特殊割り込み機能（以下、SV割り込みと記す）等の機
能を付加したプログラム開発用マイクロコンピュータ
（以下、エバチップと記す）が用いられる。
このエバチップが対象とするマイクロコンピュータの一
つにワンチップマイクロコンピュータと呼ばれるものが
あり、マイクロコンピュータ内部にメモリを持ち、多く
の入出力ポートを持っている。又、入出力ポートの一つ
は、マイクロコンピュータ外部にメモリを拡張する時
に、バス及び制御信号の入出力端子としても動作する機
能を持つ。
つにワンチップマイクロコンピュータと呼ばれるものが
あり、マイクロコンピュータ内部にメモリを持ち、多く
の入出力ポートを持っている。又、入出力ポートの一つ
は、マイクロコンピュータ外部にメモリを拡張する時
に、バス及び制御信号の入出力端子としても動作する機
能を持つ。
従来のエバチップを用いたICEの構成を第５図のブロッ
ク図を用いて説明する。第５図に示すICEは、エバチッ
プ310と、エミュレーションメモリ320と、ユーザメモリ
330と、オルタネートメモリ340と、ブレーク機能回路35
0と、デコード回路360と、チップセレクト回路370と、I
/Oエミュレート回路380で構成されている。
ク図を用いて説明する。第５図に示すICEは、エバチッ
プ310と、エミュレーションメモリ320と、ユーザメモリ
330と、オルタネートメモリ340と、ブレーク機能回路35
0と、デコード回路360と、チップセレクト回路370と、I
/Oエミュレート回路380で構成されている。
エミュレーションメモリ320は、エバチップ310が対象と
するマイクロコンピュータではマイクロコンピュータの
内部に含まれているメモリに相当する。又、ユーザメモ
リ330は、エバチップ310が対象とするマイクロコンピュ
ータではマイクロコンピュータの外部に置かれているメ
モリにあたる。上記の二つのメモリは、ユーザが開発し
たプログラム（以下、ユーザプログラムと記す）がプロ
グラム及びデータ領域として用いている。SV割り込み処
理時のモニタプログラム及びデータ領域の格納アドレス
は、ユーザプログラムのプログラム及びデータ領域と重
なるので、その格納領域として、オルタネートメモリ34
0を用いる。
するマイクロコンピュータではマイクロコンピュータの
内部に含まれているメモリに相当する。又、ユーザメモ
リ330は、エバチップ310が対象とするマイクロコンピュ
ータではマイクロコンピュータの外部に置かれているメ
モリにあたる。上記の二つのメモリは、ユーザが開発し
たプログラム（以下、ユーザプログラムと記す）がプロ
グラム及びデータ領域として用いている。SV割り込み処
理時のモニタプログラム及びデータ領域の格納アドレス
は、ユーザプログラムのプログラム及びデータ領域と重
なるので、その格納領域として、オルタネートメモリ34
0を用いる。
ブレーク機能回路350は、後述するステータス信号301と
第1ADバス390とEALE311を監視して所定のアドレスの命
令実行時にエバチップ310に対し出力しているSV割り込
み要求信号302をアクティブにする機能を持つ。
第1ADバス390とEALE311を監視して所定のアドレスの命
令実行時にエバチップ310に対し出力しているSV割り込
み要求信号302をアクティブにする機能を持つ。
デコード回路360は、後述するステータス信号301を監視
しエバチップ310がメモリアクセスのバスサイクルを実
行中に、データアクセス信号303に１を出力する機能を
持つ。
しエバチップ310がメモリアクセスのバスサイクルを実
行中に、データアクセス信号303に１を出力する機能を
持つ。
チップセレクト回路370は、データアクセス信号303と後
述する第1ADバス390とEALE311と第１出力ポート304とSV
MOD信号306を監視し、オルタネートメモリ340とエミュ
レーションメモリ320とI/Oエミュレート回路380に対し
て、第１チップセレクト信号307と第２チップセレクト
信号308と第３チップセレクト信号309を出力する。チッ
プセレクト信号が１の時、対象メモリはデータアクセス
を行なう事が出来る。第６図Ａに、チップセレクト回路
370の構成を示す。デコーダ379は、後述する第1ADバス3
90をEALE信号311のタイミングでラッチし、その値がユ
ーザメモリ330の領域なら０を、エミュレーションメモ
リ320の領域なら１を、デコーダ出力381に出力する。第
６図Ｂに、この回路の真理値を示す。
述する第1ADバス390とEALE311と第１出力ポート304とSV
MOD信号306を監視し、オルタネートメモリ340とエミュ
レーションメモリ320とI/Oエミュレート回路380に対し
て、第１チップセレクト信号307と第２チップセレクト
信号308と第３チップセレクト信号309を出力する。チッ
プセレクト信号が１の時、対象メモリはデータアクセス
を行なう事が出来る。第６図Ａに、チップセレクト回路
370の構成を示す。デコーダ379は、後述する第1ADバス3
90をEALE信号311のタイミングでラッチし、その値がユ
ーザメモリ330の領域なら０を、エミュレーションメモ
リ320の領域なら１を、デコーダ出力381に出力する。第
６図Ｂに、この回路の真理値を示す。
I/Oエミュレート回路380は、対象とするマイクロコンピ
ュータが持っている入出力ポートをエミュレートする機
能を持つ。又その入出力ポートは外部メモリ拡張端子を
兼ねている。そのため後述するPSEL信号321の値によっ
て、第2ADバス400を、バスとして使用するか入出力ポー
トとして使用するかを指定する事が出来る。外部メモリ
拡張端子として使用される時は、第1ADバス390と第2AD
バス400、EAIE信号311とALE信号314、FRD信号312とRD信
号315、EWR信号313とWR信号316を接続する。
ュータが持っている入出力ポートをエミュレートする機
能を持つ。又その入出力ポートは外部メモリ拡張端子を
兼ねている。そのため後述するPSEL信号321の値によっ
て、第2ADバス400を、バスとして使用するか入出力ポー
トとして使用するかを指定する事が出来る。外部メモリ
拡張端子として使用される時は、第1ADバス390と第2AD
バス400、EAIE信号311とALE信号314、FRD信号312とRD信
号315、EWR信号313とWR信号316を接続する。
エバチップ310は、命令実行処理を行ない、SV割り込み
中は１を出力するSVMOD信号306と、I/Oエミュレート回
路38の第2ADバス400をバスとして使用するか入出力ポー
トとして使用するかを指定するPSEL信号321と、現在の
エバチップ310の内部状態を示すステータス信号301とプ
ログラムで設定可能な第１出力ポート304を出力する。
第1ADバス390は、メモリアクセス時に、アドレス及びデ
ータのやり取りを行なうバスである。又第1ADバス390上
のアドレス出力タイミングを指定するEAL信号311とメモ
リ読み出し及び書き込みタイミングを指定するERD信号3
12とEWR信号313を出力する。
中は１を出力するSVMOD信号306と、I/Oエミュレート回
路38の第2ADバス400をバスとして使用するか入出力ポー
トとして使用するかを指定するPSEL信号321と、現在の
エバチップ310の内部状態を示すステータス信号301とプ
ログラムで設定可能な第１出力ポート304を出力する。
第1ADバス390は、メモリアクセス時に、アドレス及びデ
ータのやり取りを行なうバスである。又第1ADバス390上
のアドレス出力タイミングを指定するEAL信号311とメモ
リ読み出し及び書き込みタイミングを指定するERD信号3
12とEWR信号313を出力する。
第1ADバス390を、オルタネートメモリ340とエミュレー
ションメモリ320とI/Oエミュレート回路380とエバチッ
プ310を接合している。第2Aバス400は、ユーザメモリ33
0とI/Oエミュレート回路380を接続している。
ションメモリ320とI/Oエミュレート回路380とエバチッ
プ310を接合している。第2Aバス400は、ユーザメモリ33
0とI/Oエミュレート回路380を接続している。
次に第７図ＡないしＥのタイミングチャートを用いて、
ICE動作時のメモリアクセスの動作について説明する。
これらの図で、t1−t2,t3−t4,t4−t5は、命令コードフ
ェッチのタイミングをt2−t3は、データアクセスのタイ
ミングを示している。そのため、t2−t3期間中データア
クセス信号303が１となっている。又データアクセス時
のタイミングで、実線はメモリからの読み込み、破線は
メモリへの書き込みを示す。
ICE動作時のメモリアクセスの動作について説明する。
これらの図で、t1−t2,t3−t4,t4−t5は、命令コードフ
ェッチのタイミングをt2−t3は、データアクセスのタイ
ミングを示している。そのため、t2−t3期間中データア
クセス信号303が１となっている。又データアクセス時
のタイミングで、実線はメモリからの読み込み、破線は
メモリへの書き込みを示す。
第７図Ａは、ユーザプログラムを実行している時のエミ
ュレーションメモリ320への、第７図Ｂは、ユーザプロ
グラムを実行している時のユーザメモリ330へのメモリ
アクセスのタイミングチャートである。SV割り込み処理
を行なっていないので、SVMOD信号306は０になってい
る。そのため、第１チップセレクト信号307は０にな
る。ここでメモリアクセスのアドレスが、エミュレーシ
ョンメモリ320の領域ならば、第２チップセレクト信号3
08が１になりエミュレーションメモリ320がメモリアク
セス可能となる。メモリアクセスのアドレスが、ユーザ
メモリ330の領域ならば、第３チップセレクト信号309が
１になりユーザメモリ330がメモリアクセス可能とな
る。エバチップ310は、エミュレーションメモリ320及び
ユーザメモリ330に対して命令コードフェッチ、データ
アクセスの処理を行ないユーザプログラムを実行する。
ュレーションメモリ320への、第７図Ｂは、ユーザプロ
グラムを実行している時のユーザメモリ330へのメモリ
アクセスのタイミングチャートである。SV割り込み処理
を行なっていないので、SVMOD信号306は０になってい
る。そのため、第１チップセレクト信号307は０にな
る。ここでメモリアクセスのアドレスが、エミュレーシ
ョンメモリ320の領域ならば、第２チップセレクト信号3
08が１になりエミュレーションメモリ320がメモリアク
セス可能となる。メモリアクセスのアドレスが、ユーザ
メモリ330の領域ならば、第３チップセレクト信号309が
１になりユーザメモリ330がメモリアクセス可能とな
る。エバチップ310は、エミュレーションメモリ320及び
ユーザメモリ330に対して命令コードフェッチ、データ
アクセスの処理を行ないユーザプログラムを実行する。
第７図Ｃは、オルタネートメモリ340内に格納されるモ
ニタプログラムがオルタネートメモリ340に対して、命
令コードフェッチ及びデータアクセスしている時のタイ
ミングチャートである。SV割り込み処理中なので、SVMO
D信号306は１になっている。第１出力ポート304は０と
なっている。第６図Ｂより第１チップセレクト信号307
は１になり、第２チップセレクト信号308と第３チップ
セレクト信号309は０となりオルタネートメモリ340がメ
モリアクセス可能となる。エバチップ310は、オルタネ
ートメモリ340に対して命令コードフェッチ、データア
クセスの処理を行ないモニタプログラムを実行する。
ニタプログラムがオルタネートメモリ340に対して、命
令コードフェッチ及びデータアクセスしている時のタイ
ミングチャートである。SV割り込み処理中なので、SVMO
D信号306は１になっている。第１出力ポート304は０と
なっている。第６図Ｂより第１チップセレクト信号307
は１になり、第２チップセレクト信号308と第３チップ
セレクト信号309は０となりオルタネートメモリ340がメ
モリアクセス可能となる。エバチップ310は、オルタネ
ートメモリ340に対して命令コードフェッチ、データア
クセスの処理を行ないモニタプログラムを実行する。
第７図Ｄは、SV割り込み処理時にモニタプログラムがエ
ミュレーションメモリ320に対してデータアクセスをす
る時の、第７図Ｅは、SV割り込み処理時にモニタプログ
ラムがエミュレーションメモリ330に対してデータアク
セスをする時のタイミングチャートである。SV割り込み
処理中なので、SVMOD信号306は１になっている。t1−t2
の時点ではデータアクセス信号303が０となるので、第
１チップセレクト信号307は１、第２チップセレクト信
号308は０、第３チップセレクト信号309は０となり、オ
ルタネートメモリ340がアクセス可能となり、オルタネ
ートメモリ340から命令コードフェッチが行なわれる。
モニタプログラムによって、t11の時点で第１出力ポー
ト304が１に設定された後、t2−t3でデータアクセスが
行なわれると第１チップセレクト信号307は０になる。
データアクセスのアドレスが、エミュレーションメモリ
320の領域ならば第２チップセレクト信号308は１とな
り、エミュレーションメモリ320はアクセス可能となり
エミュレーションメモリ330からデータアクセスが行な
われる。データアクセスのアドレスが、ユーザメモリ33
0の領域ならば第３チップセレクト信号309は１となり、
ユーザメモリ330にRD信号315とWR信号316が出力されユ
ーザメモリ330からデータアクセスが行なわれる。t3の
時点でデータアクセス信号303が０となるので、第１チ
ップセレクト信号307は１、第２チップセレクト信号308
は０、第３チップセレクト信号309は０となり、オルタ
ネートメモリ340がアクセス可能となり、t3−t4,t4−t5
ではオルタネートメモリ340から命令コードフェッチが
行なわれる。
ミュレーションメモリ320に対してデータアクセスをす
る時の、第７図Ｅは、SV割り込み処理時にモニタプログ
ラムがエミュレーションメモリ330に対してデータアク
セスをする時のタイミングチャートである。SV割り込み
処理中なので、SVMOD信号306は１になっている。t1−t2
の時点ではデータアクセス信号303が０となるので、第
１チップセレクト信号307は１、第２チップセレクト信
号308は０、第３チップセレクト信号309は０となり、オ
ルタネートメモリ340がアクセス可能となり、オルタネ
ートメモリ340から命令コードフェッチが行なわれる。
モニタプログラムによって、t11の時点で第１出力ポー
ト304が１に設定された後、t2−t3でデータアクセスが
行なわれると第１チップセレクト信号307は０になる。
データアクセスのアドレスが、エミュレーションメモリ
320の領域ならば第２チップセレクト信号308は１とな
り、エミュレーションメモリ320はアクセス可能となり
エミュレーションメモリ330からデータアクセスが行な
われる。データアクセスのアドレスが、ユーザメモリ33
0の領域ならば第３チップセレクト信号309は１となり、
ユーザメモリ330にRD信号315とWR信号316が出力されユ
ーザメモリ330からデータアクセスが行なわれる。t3の
時点でデータアクセス信号303が０となるので、第１チ
ップセレクト信号307は１、第２チップセレクト信号308
は０、第３チップセレクト信号309は０となり、オルタ
ネートメモリ340がアクセス可能となり、t3−t4,t4−t5
ではオルタネートメモリ340から命令コードフェッチが
行なわれる。
上述した従来のエバチップを用いたICEでは、SV割り込
み処理中にエミュレーションメモリ及びユーザメモリへ
データアクセスを行なうために、メモリアクセス命令以
外に、その命令の前後で、出口ポートへの設定命令を実
行する必要があり、モニタプログラムによるエミュレー
ションメモリ及びユーザメモリへの処理を高速に行なう
事ができない。
み処理中にエミュレーションメモリ及びユーザメモリへ
データアクセスを行なうために、メモリアクセス命令以
外に、その命令の前後で、出口ポートへの設定命令を実
行する必要があり、モニタプログラムによるエミュレー
ションメモリ及びユーザメモリへの処理を高速に行なう
事ができない。
又、オルタネートメモリとエミュレーションメモリ及び
ユーザメモリの切り替えを行なうために、ポートを１端
子づつ使用する必要があり、ユーザに対し使用するポー
トに制限を加える必要があった。
ユーザメモリの切り替えを行なうために、ポートを１端
子づつ使用する必要があり、ユーザに対し使用するポー
トに制限を加える必要があった。
更にオルタネートメモリとエミュレーションメモリ及び
ユーザメモリを切り替えるチップセレクト信号を作成す
るために、エバチップ外部にステータス信号のデコード
回路、チップセレクト信号を作成するチップセレクト回
路、ユーザメモリに接続するバスを切り替えるバスセレ
クト回路等の付加回路が必要となりICEの部品数が増加
するという欠点があった。
ユーザメモリを切り替えるチップセレクト信号を作成す
るために、エバチップ外部にステータス信号のデコード
回路、チップセレクト信号を作成するチップセレクト回
路、ユーザメモリに接続するバスを切り替えるバスセレ
クト回路等の付加回路が必要となりICEの部品数が増加
するという欠点があった。
本発明によるマイクロコンピュータは、命令実行を行な
う命令実行手段と、外部装置とデータの入出力処理を行
なう複数の入出力手段と、出力端子と、外部装置とのデ
ータ転送処理を行なうための命令による入出力処理に同
期して出力端子の状態を制御し、出力端子の状態に同期
して複数の入出力手段の中から１つを選択する選択部と
を備えている。
う命令実行手段と、外部装置とデータの入出力処理を行
なう複数の入出力手段と、出力端子と、外部装置とのデ
ータ転送処理を行なうための命令による入出力処理に同
期して出力端子の状態を制御し、出力端子の状態に同期
して複数の入出力手段の中から１つを選択する選択部と
を備えている。
すなわち、本発明のエバチップは、従来のエバチップに
比べて、SV割り込み処理中にエミュレーションメモリ及
びユーザメモリに対してデータアクセスを行なうための
特殊命令が追加され、その特殊命令によりエミュレーシ
ョンメモリ及びユーザメモリに対してデータアクセスを
行なうタイミングにはそのタイミングに同期して例えば
０になる信号をエバチップ内で作成し、チップセレクト
用の信号として外部に出力している。又その信号に同期
してバス制御ユニットがバスの切り替え動作を行なって
いる。
比べて、SV割り込み処理中にエミュレーションメモリ及
びユーザメモリに対してデータアクセスを行なうための
特殊命令が追加され、その特殊命令によりエミュレーシ
ョンメモリ及びユーザメモリに対してデータアクセスを
行なうタイミングにはそのタイミングに同期して例えば
０になる信号をエバチップ内で作成し、チップセレクト
用の信号として外部に出力している。又その信号に同期
してバス制御ユニットがバスの切り替え動作を行なって
いる。
次に、本発明の第１の実施例であるエバチップを用いた
ICEの構成を第１図のブロック図を用いて説明する。本
実施例のエバチップでは、SV割り込み処理中にエミュレ
ーションメモリ及びユーザメモリに対してデータアクセ
スを行なうための特殊転送命令が新しく設定され、その
特殊命令によりエミュレーション及びユーザメモリに対
してデータアクセスを行なうタイミングに、そのタイミ
ングに同期して０になる信号をエバチップ内で作成し、
判別用の信号として外部に出力する。又その信号に同期
してバス制御ユニットがバスの切り替え処理を行なう。
ICEの構成を第１図のブロック図を用いて説明する。本
実施例のエバチップでは、SV割り込み処理中にエミュレ
ーションメモリ及びユーザメモリに対してデータアクセ
スを行なうための特殊転送命令が新しく設定され、その
特殊命令によりエミュレーション及びユーザメモリに対
してデータアクセスを行なうタイミングに、そのタイミ
ングに同期して０になる信号をエバチップ内で作成し、
判別用の信号として外部に出力する。又その信号に同期
してバス制御ユニットがバスの切り替え処理を行なう。
すなわち、第１図に示すICEは、本発明に基づくエバチ
ップ110と、エミュレーションメモリ120と、ユーザメモ
リ130と、オルタネートメモリ140と、ブレーク機能回路
150で構成されている。これらのうち、エミュレーショ
ンメモリ120、ユーザメモリ130、オルタネートメモリ14
0、ブレーク機能回路150の構成及び機能は、従来例で説
明したものと同一のため、詳細な説明を省略する。
ップ110と、エミュレーションメモリ120と、ユーザメモ
リ130と、オルタネートメモリ140と、ブレーク機能回路
150で構成されている。これらのうち、エミュレーショ
ンメモリ120、ユーザメモリ130、オルタネートメモリ14
0、ブレーク機能回路150の構成及び機能は、従来例で説
明したものと同一のため、詳細な説明を省略する。
エバチップ110は、CPU部110−１と、バス制御ユニット1
10−５と、CPU部110−１とバス制御ユニット110−５を
接続する第１内部バス110−４と、第1PORT110−６と、
バス制御ユニット110−５と第1PORT110−６を接続する
内部バス２ 110−７と、NANDゲート110−２と、ANDゲ
ート110−３で構成される。エバチップ310が対象とする
マイクロコンピュータの入出力ポートは入出力ポート機
能と名に、外部メモリ拡張機能を有している。CPU部110
−１は、命令実行処理を行なう他に、SV割り込み中は１
を出力SVMOD信号110−10と、データアクセスのバスサイ
クルに同期して１を出力するデータアクセス信号110−
９と、CPU部110−１が本発明に基づく特殊転送命令の実
行に同期して１を出力するSIF信号110−８と、後述する
第1PORT110−６を入出力ポートとして使用するかを指定
するPSEL信号110−14をそれぞれ出力する。バス制御ユ
ニット110−５は後述するALT信号117が０の時は、CPU部
110−１からのメモリアクセスの要請を受けてそのメモ
リアクセスのアドレスに対する判別処理を行ない、アク
セスアドレスがエミュレーションメモリ120の領域なら
ば第1ADバス160に対してメモリアクセスを起こし、ユー
ザメモリ130の領域ならば第2ADバス170に対してメモリ
アクセスを起こす機能を持つ。後述するALT信号117が１
の時は、一律第1ADバス160に対してメモリアクセスを起
こす。又、バス制御ユニット110−５は、第1ADバス160
上のアドレス出力タイミングを指定するEALE信号111と
メモリ読み出し及び書き込みタイミングを指定するERD
信号112とEWR信号113と、第２内部バス110−７上のアド
レス出力タイミングを指定するIALE信号110−11とメモ
リ読み出し及び書き込みタイミングを指定するIRD信号1
10−12とIWR信号110−13もそれぞれ出力する。
10−５と、CPU部110−１とバス制御ユニット110−５を
接続する第１内部バス110−４と、第1PORT110−６と、
バス制御ユニット110−５と第1PORT110−６を接続する
内部バス２ 110−７と、NANDゲート110−２と、ANDゲ
ート110−３で構成される。エバチップ310が対象とする
マイクロコンピュータの入出力ポートは入出力ポート機
能と名に、外部メモリ拡張機能を有している。CPU部110
−１は、命令実行処理を行なう他に、SV割り込み中は１
を出力SVMOD信号110−10と、データアクセスのバスサイ
クルに同期して１を出力するデータアクセス信号110−
９と、CPU部110−１が本発明に基づく特殊転送命令の実
行に同期して１を出力するSIF信号110−８と、後述する
第1PORT110−６を入出力ポートとして使用するかを指定
するPSEL信号110−14をそれぞれ出力する。バス制御ユ
ニット110−５は後述するALT信号117が０の時は、CPU部
110−１からのメモリアクセスの要請を受けてそのメモ
リアクセスのアドレスに対する判別処理を行ない、アク
セスアドレスがエミュレーションメモリ120の領域なら
ば第1ADバス160に対してメモリアクセスを起こし、ユー
ザメモリ130の領域ならば第2ADバス170に対してメモリ
アクセスを起こす機能を持つ。後述するALT信号117が１
の時は、一律第1ADバス160に対してメモリアクセスを起
こす。又、バス制御ユニット110−５は、第1ADバス160
上のアドレス出力タイミングを指定するEALE信号111と
メモリ読み出し及び書き込みタイミングを指定するERD
信号112とEWR信号113と、第２内部バス110−７上のアド
レス出力タイミングを指定するIALE信号110−11とメモ
リ読み出し及び書き込みタイミングを指定するIRD信号1
10−12とIWR信号110−13もそれぞれ出力する。
第1PORT110−６は、入出力ポート機能と外部メモリ拡張
機能を有しており、PSEL信号110−14の値によって、第2
ADバス170を入出力ポートとして使用するかバスとして
使用するかが制御される。NANDゲート110−２とANDゲー
ト110−３は、CPU部110−１から出力されるSVMOD信号11
0−10と、データアクセス信号110−９と、SIF信号110−
８を使用して、バス制御ユニット110−５とオルタネー
トメモリ140とエミュレーションメモリ120を制御するた
めのALT信号117を作り出す。又エバチップ110は、現在
のエバチップ110内部の状態を示すステータス信号118も
出力している。
機能を有しており、PSEL信号110−14の値によって、第2
ADバス170を入出力ポートとして使用するかバスとして
使用するかが制御される。NANDゲート110−２とANDゲー
ト110−３は、CPU部110−１から出力されるSVMOD信号11
0−10と、データアクセス信号110−９と、SIF信号110−
８を使用して、バス制御ユニット110−５とオルタネー
トメモリ140とエミュレーションメモリ120を制御するた
めのALT信号117を作り出す。又エバチップ110は、現在
のエバチップ110内部の状態を示すステータス信号118も
出力している。
オルタネートメモリ140及びエミュレーションメモリ120
は、エバチップ110と第1ADバス160で接続されている。
ユーザメモリ130は、エバチップ110と第2ADバス170で接
続されている。
は、エバチップ110と第1ADバス160で接続されている。
ユーザメモリ130は、エバチップ110と第2ADバス170で接
続されている。
次に第２図ＡないしＥのタイミングチャートを用いて、
ICE動作時のメモリアクセスの動作について説明する。
これらの図で、t1−t2,t3−t4,t4−t5は、命令コードフ
ェッチのタイミングを、t2−t3は、データアクセスのタ
イミングを示しており、t2−t3期間中データアクセス信
号110−９が１となっている。又データアクセス時のタ
イミングで、実線はメモリからの読み込み、破線はメモ
リへの書き込みを示す。
ICE動作時のメモリアクセスの動作について説明する。
これらの図で、t1−t2,t3−t4,t4−t5は、命令コードフ
ェッチのタイミングを、t2−t3は、データアクセスのタ
イミングを示しており、t2−t3期間中データアクセス信
号110−９が１となっている。又データアクセス時のタ
イミングで、実線はメモリからの読み込み、破線はメモ
リへの書き込みを示す。
第２図Ａは、ユーザプログラムを実行している時のエミ
ュレーションメモリ120への、第２図Ｂは、ユーザメモ
リ130へのメモリアクセスのタイミングチャートであ
る。本例ではSV割り込み処理を行なっていないので、SV
MOD信号110−10は０でALT信号117も０となる。ALT信号1
17によって制御されるバス制御ユニット110−５は、ALT
信号117が０なのでエミュレーションメモリ120を参照対
象とする。エバチップ110は、エミュレーションメモリ1
20とユーザメモリ130に対して命令コードフェッチ、デ
ータアクセスの処理を行ないユーザプログラムを実行す
る。
ュレーションメモリ120への、第２図Ｂは、ユーザメモ
リ130へのメモリアクセスのタイミングチャートであ
る。本例ではSV割り込み処理を行なっていないので、SV
MOD信号110−10は０でALT信号117も０となる。ALT信号1
17によって制御されるバス制御ユニット110−５は、ALT
信号117が０なのでエミュレーションメモリ120を参照対
象とする。エバチップ110は、エミュレーションメモリ1
20とユーザメモリ130に対して命令コードフェッチ、デ
ータアクセスの処理を行ないユーザプログラムを実行す
る。
第２図Ｃは、SV割り込み処理中でモニタプログラムがオ
ルタネートメモリ140に対して、命令コードフェッチ及
びデータアクセスをしている時のタイミングチャートで
ある。SV割り込み処理中なのでを、SVMOD信号110−10は
１になっている。又、特殊入出力命令は使用していない
のでSIF信号110−８は０になっている。前記２つの信号
の値よりALT信号117は１となり、ALT信号117によって制
御されるバス制御ユニット110−５は、一律第1ADバス16
0を選択し、オルタネートメモリ140がメモリアクセス可
能となる。エバチップ110は、オルタネートメモリ140に
対して命令コードフェッチ、データアクセスの処理を行
ないモニタプログラムを実行する。
ルタネートメモリ140に対して、命令コードフェッチ及
びデータアクセスをしている時のタイミングチャートで
ある。SV割り込み処理中なのでを、SVMOD信号110−10は
１になっている。又、特殊入出力命令は使用していない
のでSIF信号110−８は０になっている。前記２つの信号
の値よりALT信号117は１となり、ALT信号117によって制
御されるバス制御ユニット110−５は、一律第1ADバス16
0を選択し、オルタネートメモリ140がメモリアクセス可
能となる。エバチップ110は、オルタネートメモリ140に
対して命令コードフェッチ、データアクセスの処理を行
ないモニタプログラムを実行する。
第２図ＤはSV割り込み処理時にモニタプログラムがエミ
ュレーションメモリ120に、第２図ＥはSV割り込み処理
時にモニタプログラムがユーザメモリ130に対して、デ
ータアクセスをする時のタイミングチャートである。SV
割り込み処理中なので、SVMOD信号110−10は１になって
いる。t1−t2のタイミングは命令コードフェッチのタイ
ミングなので、データアクセス信号110−９が０となっ
ているので、ALT信号117が１になり、ALT信号117によっ
て制御されるバス制御ユニット110−５は、一律第1ADバ
ス160を選択し、オルタネートメモリ140がメモリアクセ
スの対象となる。t2−t3のタイミングは特殊転送命令に
よるデータアクセスのタイミングを示しSIF信号110−８
は１に、データアクセス信号110−９が１となり、ALT信
号117が０になる。そのためALT信号117によって制御さ
れるバス制御ユニット110−５は、第２図Ｄではメモリ
アクセスの対象がエミュレーションメモリ120なので、
第1ADバス160を選択しエミュレーションメモリ120がメ
モリアクセスの対象になる。又第２図Ｅの場合、対象は
ユーザメモリ130なので、エバチップ110は、ユーザメモ
リ130に対して、データアクセスを行なう。t3−t4,t4−
t5のタイミングはデータアクセス信号110−９が０とな
っているので、ALT信号117が１になりALT信号117によっ
て制御されるバス制御ユニット110−５は、一律第1ADバ
ス160を選択し、オルタネートメモリ140がメモリアクセ
スの対象になる。エバチップ110、オルタネート140に対
して、命令コードフェッチを行なう。
ュレーションメモリ120に、第２図ＥはSV割り込み処理
時にモニタプログラムがユーザメモリ130に対して、デ
ータアクセスをする時のタイミングチャートである。SV
割り込み処理中なので、SVMOD信号110−10は１になって
いる。t1−t2のタイミングは命令コードフェッチのタイ
ミングなので、データアクセス信号110−９が０となっ
ているので、ALT信号117が１になり、ALT信号117によっ
て制御されるバス制御ユニット110−５は、一律第1ADバ
ス160を選択し、オルタネートメモリ140がメモリアクセ
スの対象となる。t2−t3のタイミングは特殊転送命令に
よるデータアクセスのタイミングを示しSIF信号110−８
は１に、データアクセス信号110−９が１となり、ALT信
号117が０になる。そのためALT信号117によって制御さ
れるバス制御ユニット110−５は、第２図Ｄではメモリ
アクセスの対象がエミュレーションメモリ120なので、
第1ADバス160を選択しエミュレーションメモリ120がメ
モリアクセスの対象になる。又第２図Ｅの場合、対象は
ユーザメモリ130なので、エバチップ110は、ユーザメモ
リ130に対して、データアクセスを行なう。t3−t4,t4−
t5のタイミングはデータアクセス信号110−９が０とな
っているので、ALT信号117が１になりALT信号117によっ
て制御されるバス制御ユニット110−５は、一律第1ADバ
ス160を選択し、オルタネートメモリ140がメモリアクセ
スの対象になる。エバチップ110、オルタネート140に対
して、命令コードフェッチを行なう。
次に、本発明の第２の実施例であるエバチップを用いた
ICEはデータアクセスの対象をオルタネートメモリから
エミュレーションメモリ及びユーザメモリに切り替える
特殊命令１と、データアクセスの対象をエミュレーショ
ンメモリ及びユーザメモリからオルタネートメモリに切
り替える特殊命令２を有する。
ICEはデータアクセスの対象をオルタネートメモリから
エミュレーションメモリ及びユーザメモリに切り替える
特殊命令１と、データアクセスの対象をエミュレーショ
ンメモリ及びユーザメモリからオルタネートメモリに切
り替える特殊命令２を有する。
第３図に示すICEは、本発明に基づくエバチップ210と、
エミュレーションメモリ220と、ユーザメモリ230と、オ
ルタネートメモリ240と、ブレーク機能回路250で構成さ
れている。これらのうち、エミュレーションメモリ22
0、ユーザメモリ230、オルタネートメモリ240、ブレー
ク機能回路250の構成及び機能は、従来例で説明したも
のと同一のため、詳細な説明を省略する。
エミュレーションメモリ220と、ユーザメモリ230と、オ
ルタネートメモリ240と、ブレーク機能回路250で構成さ
れている。これらのうち、エミュレーションメモリ22
0、ユーザメモリ230、オルタネートメモリ240、ブレー
ク機能回路250の構成及び機能は、従来例で説明したも
のと同一のため、詳細な説明を省略する。
エバチップ210は、CPU部210−１と、バス制御ユニット2
10−５と、CPU部210−１とバス制御ユニット210−５を
接続する第１内部バス210−４と、第1PORT210−６と、
バス制御ユニット210−５と第1PORT210−６を接続する
第２内部バス210−７と、RSFF210−15と、NANDゲート21
0−２と、ANDゲート210−３とを有する。これらのう
ち、バス制御ユニット210−５と、信号線の第１内部バ
ス210−４と、PORT1 210−６と、第２内部バス210−７
は実施例１で説明したものと同じため、詳細な説明を省
略する。CPU部210−１は、命令実行処理を行ない、SV割
り込み中は１を出力するSVMOD信号210−10と、CPU部210
−１のメモリアクセスの要請がデータアクセスの場合そ
のバスサイクルに同期して１を出力するデータアクセス
信号210−９と、特殊命令１の実行に同期してシングル
パルスが出力されるFSET信号210−16と、特殊命令２の
実行に同期してシングルパルスが出力されるFCLR信号21
0−17と、第1PORT210−６を入出力ポートとして使用す
るかを指定するPSEL信号210−14を出力する。RS−FF210
−15とNANDゲート210−２とANDゲート210−３は、CPU部
210−１から出力されるSVMOD信号210−10と、データア
クセス信号210−９と、FSET信号210−16と、FCLR信号21
0−17を使用して、バス制御ユニット210−５とオルタネ
ートメモリ240とエミュレーションメモリ220を制御する
ためのALT信号217を作り出す。又エバチップ210は、現
在のエバチップ210内部の状態を示すステータス信号218
も出力している。
10−５と、CPU部210−１とバス制御ユニット210−５を
接続する第１内部バス210−４と、第1PORT210−６と、
バス制御ユニット210−５と第1PORT210−６を接続する
第２内部バス210−７と、RSFF210−15と、NANDゲート21
0−２と、ANDゲート210−３とを有する。これらのう
ち、バス制御ユニット210−５と、信号線の第１内部バ
ス210−４と、PORT1 210−６と、第２内部バス210−７
は実施例１で説明したものと同じため、詳細な説明を省
略する。CPU部210−１は、命令実行処理を行ない、SV割
り込み中は１を出力するSVMOD信号210−10と、CPU部210
−１のメモリアクセスの要請がデータアクセスの場合そ
のバスサイクルに同期して１を出力するデータアクセス
信号210−９と、特殊命令１の実行に同期してシングル
パルスが出力されるFSET信号210−16と、特殊命令２の
実行に同期してシングルパルスが出力されるFCLR信号21
0−17と、第1PORT210−６を入出力ポートとして使用す
るかを指定するPSEL信号210−14を出力する。RS−FF210
−15とNANDゲート210−２とANDゲート210−３は、CPU部
210−１から出力されるSVMOD信号210−10と、データア
クセス信号210−９と、FSET信号210−16と、FCLR信号21
0−17を使用して、バス制御ユニット210−５とオルタネ
ートメモリ240とエミュレーションメモリ220を制御する
ためのALT信号217を作り出す。又エバチップ210は、現
在のエバチップ210内部の状態を示すステータス信号218
も出力している。
次に第４図ＡないしＥのタイミングチャートを用いて、
ICE動作時のメモリアクセスの動作について説明する。
これらの図で、t1−t2,t2−t3,t4−t5は、命令コードフ
ェッチのタイミングを、t3−t4を、データアクセスのタ
イミングを示している。そのため、t3−t4期間中データ
アクセス信号210−９が１となっている。又データアク
セス時のタイミングで、実線はメモリからの読み込み、
破線はメモリへの書き込みを示す。
ICE動作時のメモリアクセスの動作について説明する。
これらの図で、t1−t2,t2−t3,t4−t5は、命令コードフ
ェッチのタイミングを、t3−t4を、データアクセスのタ
イミングを示している。そのため、t3−t4期間中データ
アクセス信号210−９が１となっている。又データアク
セス時のタイミングで、実線はメモリからの読み込み、
破線はメモリへの書き込みを示す。
第４図A,Bのタイミングチャートは、ユーザプログラム
を実行している時のエミュレーションメモリ220とユー
ザメモリ230へのメモリアクセスのタイミングチャート
である。この動作は、前述の実施例と同じため詳細な説
明は省略する。
を実行している時のエミュレーションメモリ220とユー
ザメモリ230へのメモリアクセスのタイミングチャート
である。この動作は、前述の実施例と同じため詳細な説
明は省略する。
第４図Ｃのタイミングチャートは、SV割り込み処理中に
モニタプログラムがオルタネートメモリ240に対して、
命令コードフェッチ及びデータアクセスをしている時の
タイミングチャートである。SV割り込み処理中なので、
SVMOD信号210−10は１になっているが、特殊命令１は使
用していないのでRS−FF210−15はRESET状態となってい
る。前記２つの信号の値より、ALT信号217は１となりAL
T信号217によって制御されるバス制御ユニット210−５
は、一律第1ADバス260を選択しオルタネートメモリ240
がメモリアクセスの対象となる。エバチップ210は、オ
ルタネートメモリ240に対して命令コードフェッチ，デ
ータアクセスの処理を行ないモニタプログラムを実行す
る。
モニタプログラムがオルタネートメモリ240に対して、
命令コードフェッチ及びデータアクセスをしている時の
タイミングチャートである。SV割り込み処理中なので、
SVMOD信号210−10は１になっているが、特殊命令１は使
用していないのでRS−FF210−15はRESET状態となってい
る。前記２つの信号の値より、ALT信号217は１となりAL
T信号217によって制御されるバス制御ユニット210−５
は、一律第1ADバス260を選択しオルタネートメモリ240
がメモリアクセスの対象となる。エバチップ210は、オ
ルタネートメモリ240に対して命令コードフェッチ，デ
ータアクセスの処理を行ないモニタプログラムを実行す
る。
第４図Ｄのタイミングチャートは、SV割り込み処理時に
モニタプログラムがエミュレーションメモリ220に対し
て、第４図Ｅのタイミングチャートは、SV割り込み処理
時にモニタプログラムがユーザメモリ230に対してデー
タアクセスをする時のタイミングチャートである。SV割
り込み処理中なので、SVMOD信号210−10は１になってい
る。t1−t2,t2−t3のタイミングは命令コードフェッチ
のタイミングなので、データアクセス信号210−９が０
となっているので、ALT信号217が１になりALT信号217に
よって制御されるバス制御ユニット210−５は、一律第1
ADバス260を選択しオルタネートメモリ240がメモリアク
セスの対象となる。エバチップ210は、オルタネートメ
モリ240に対して、命令コードフェッチを行なう。t3−t
4のタイミングはエミュレーション220に対してのデータ
アクセスのタイミングを示している。t11の時点で、特
殊命令１の実行によりFSET信号210−16にシングルパル
スが出力され、RS−FF210−15がSETされる。データアク
セスのタイミングである。t3−t4では、RS−FF210−15
はセット状態で、データアクセス信号210−９が１とな
っているので、ALT信号217が０になりALT信号217によっ
て制御されるバス制御ユニット210−５は、メモリアク
セスのアドレスによってバスの切り替え動作を行なう。
第４図Ｄの場合、対象はエミュレーションメモリ220な
ので、第1ADバス260を選択しALT信号217が０なので、エ
ミュレーションメモリ220がメモリアクセスの対象とな
る。第４図Ｅの場合、対象はユーザメモリ230なので、
第2ADバス270を選択しエバチップ210は、ユーザメモリ2
30に対して、データアクセスを行なう。RS−FF210−15
は、t41の時点で特殊命令２によってRESETされ、ALT信
号217が１になる。
モニタプログラムがエミュレーションメモリ220に対し
て、第４図Ｅのタイミングチャートは、SV割り込み処理
時にモニタプログラムがユーザメモリ230に対してデー
タアクセスをする時のタイミングチャートである。SV割
り込み処理中なので、SVMOD信号210−10は１になってい
る。t1−t2,t2−t3のタイミングは命令コードフェッチ
のタイミングなので、データアクセス信号210−９が０
となっているので、ALT信号217が１になりALT信号217に
よって制御されるバス制御ユニット210−５は、一律第1
ADバス260を選択しオルタネートメモリ240がメモリアク
セスの対象となる。エバチップ210は、オルタネートメ
モリ240に対して、命令コードフェッチを行なう。t3−t
4のタイミングはエミュレーション220に対してのデータ
アクセスのタイミングを示している。t11の時点で、特
殊命令１の実行によりFSET信号210−16にシングルパル
スが出力され、RS−FF210−15がSETされる。データアク
セスのタイミングである。t3−t4では、RS−FF210−15
はセット状態で、データアクセス信号210−９が１とな
っているので、ALT信号217が０になりALT信号217によっ
て制御されるバス制御ユニット210−５は、メモリアク
セスのアドレスによってバスの切り替え動作を行なう。
第４図Ｄの場合、対象はエミュレーションメモリ220な
ので、第1ADバス260を選択しALT信号217が０なので、エ
ミュレーションメモリ220がメモリアクセスの対象とな
る。第４図Ｅの場合、対象はユーザメモリ230なので、
第2ADバス270を選択しエバチップ210は、ユーザメモリ2
30に対して、データアクセスを行なう。RS−FF210−15
は、t41の時点で特殊命令２によってRESETされ、ALT信
号217が１になる。
これ以降、データアクセスはオルタネートメモリ240に
対して行なわれる。t4−5tのタイミングはデータアクセ
ス信号210−９が０となっているので、ALT信号217が１
になりALT信号217によって制御されるバス制御ユニット
210−５は、一律第1ADバス260を選択し、ALT信号217が
１なので、オルタネートメモリ240がメモリアクセスの
対象となる。エバチップ210は、オルタネートメモリ240
に対して、命令コードフェッチを行なう。
対して行なわれる。t4−5tのタイミングはデータアクセ
ス信号210−９が０となっているので、ALT信号217が１
になりALT信号217によって制御されるバス制御ユニット
210−５は、一律第1ADバス260を選択し、ALT信号217が
１なので、オルタネートメモリ240がメモリアクセスの
対象となる。エバチップ210は、オルタネートメモリ240
に対して、命令コードフェッチを行なう。
以上説明したように本発明は、エバチップにSV割り込み
処理中にエミュレーションメモリ及びユーザメモリにデ
ータアクセスするため特殊命令を追加すると共に、デー
タアクセス参照バスサイクルに同期して出力値を変更す
るチップセレクト用出力端子を付加した事により、以下
に述べる効果が得られる。
処理中にエミュレーションメモリ及びユーザメモリにデ
ータアクセスするため特殊命令を追加すると共に、デー
タアクセス参照バスサイクルに同期して出力値を変更す
るチップセレクト用出力端子を付加した事により、以下
に述べる効果が得られる。
エミュレーションメモリ及びユーザメモリとオルタ
ネートメモリを切り替えるチップセレクト信号をエバチ
ップ内部より供給するため、外部にチップセレクト信号
を作成するための回路を付加する必要がなく、又ユーザ
メモリをアクセスするバスを切り替えるためのバスセレ
クト回路も付加する必要がなく、ICEの部品数を削減す
る事ができる。
ネートメモリを切り替えるチップセレクト信号をエバチ
ップ内部より供給するため、外部にチップセレクト信号
を作成するための回路を付加する必要がなく、又ユーザ
メモリをアクセスするバスを切り替えるためのバスセレ
クト回路も付加する必要がなく、ICEの部品数を削減す
る事ができる。
従来のエバチップを用いたICEのように、モニタプ
ログラム実行中にエミュレーションメモリ及びユーザメ
モリをアクセスするために、ソフトウェアで操作するポ
ートを１端子づつ設定する必要がなく、エミュレーショ
ンメモリ及びユーザメモリのアクセス速度を高める事が
出来る。
ログラム実行中にエミュレーションメモリ及びユーザメ
モリをアクセスするために、ソフトウェアで操作するポ
ートを１端子づつ設定する必要がなく、エミュレーショ
ンメモリ及びユーザメモリのアクセス速度を高める事が
出来る。
さらにSV割り込み処理中のエミュレーションメモリ
及びユーザメモリへのデータアクセスを、１命令で実行
する事ができるため、モニタプログラムからのエミュレ
ーションメモリ及びユーザメモリに対する処理を高速化
す。
及びユーザメモリへのデータアクセスを、１命令で実行
する事ができるため、モニタプログラムからのエミュレ
ーションメモリ及びユーザメモリに対する処理を高速化
す。
SV割り込み中でのエミュレーションメモリ及びユー
ザメモリへのアクセスが１命令で実行する事ができ、モ
ニタプログラム中のエミュレーションメモリ及びユーザ
メモリへのアクセス時の手順を簡素化する事が出来る。
ザメモリへのアクセスが１命令で実行する事ができ、モ
ニタプログラム中のエミュレーションメモリ及びユーザ
メモリへのアクセス時の手順を簡素化する事が出来る。
出力ポートの値を設定しメモリアクセス対象を切り
替えるより、特殊命令でエバチップ内部の信号を切り替
える方が速度が早いので、エバチップはSV割り込み処理
中に、本来持つ多様なメモリアクセス命令を、エミュレ
ーションメモリ及びユーザメモリに対して、高速に実行
する事が出来る。
替えるより、特殊命令でエバチップ内部の信号を切り替
える方が速度が早いので、エバチップはSV割り込み処理
中に、本来持つ多様なメモリアクセス命令を、エミュレ
ーションメモリ及びユーザメモリに対して、高速に実行
する事が出来る。
第１図は本発明の一実施例によるエバチップを使用した
ICEのブロック図、第２図ＡないしＥは、第１図実施例
で使用されるエバチップの動作のタイミングチャート
図、第３図は他の実施例によるエバチップを使用したIC
Eのブロック図、第４図ＡないしＥは、第３図実施例で
使用されるエバチップの動作のタイミングチャート図、
第５図は従来のエバチップを使用したICEのブロック
図、第６図ＡおよびＢはそれぞれ第５図に示したチップ
セレクト回路の回路図および真理値図、第７図Ａないし
Ｅは従来例で使用されるエバチップの動作のタイミング
チャート図。 エバチップ……110,210,310、CPU部……110−1,210−
１、NANDゲート……110−2,210−2,374、ANDゲート……
110−3,210−3,375、内部バス１……110−4,210−４、
バス制御ユニット……110−5,210−５、PORT1……110−
6,210−６、内部バス２……110−7,210−７、SIF信号…
…110−８、データアクセス信号……110−9,210−9,30
3、SVMOD信号……110−10,210−10,306、IALE信号……1
10−11,210−11、IRD信号……110−12,210−12、IRD信
号110−13,210−13、PSEL信号……110−14,210−14,32
1、EALE信号……111,211,311、ERD信号……112,212,31
2、EWR信号……113,213,303、ALE信号……114,214,31
4、RD信号……115,215,315、WR信号……116,216,316、A
LT信号……117,217、ステータス信号……118,218,301、
SV割り込み要求信号……119,219,302、エミュレーショ
ンメモリ……120,220,320、ユーザメモリ……130,230,3
30、オルタネートメモリ……140,240,340、ブレーク機
能回路……150,250,350、ADバス１……160,260,390、AD
バス２……170,270,400、RS−FF……210−15、FSET信号
……210−16、FCLR信号……210−17、出力ポート１……
304、チップセレクト信号１……307、チップセレクト信
号２……308、チップセレクト信号３……309、デコード
回路……360、チップセレクト回路……370、NORゲート
……376,377、INVERTER……378、I/Oエミュレート回路
……380。
ICEのブロック図、第２図ＡないしＥは、第１図実施例
で使用されるエバチップの動作のタイミングチャート
図、第３図は他の実施例によるエバチップを使用したIC
Eのブロック図、第４図ＡないしＥは、第３図実施例で
使用されるエバチップの動作のタイミングチャート図、
第５図は従来のエバチップを使用したICEのブロック
図、第６図ＡおよびＢはそれぞれ第５図に示したチップ
セレクト回路の回路図および真理値図、第７図Ａないし
Ｅは従来例で使用されるエバチップの動作のタイミング
チャート図。 エバチップ……110,210,310、CPU部……110−1,210−
１、NANDゲート……110−2,210−2,374、ANDゲート……
110−3,210−3,375、内部バス１……110−4,210−４、
バス制御ユニット……110−5,210−５、PORT1……110−
6,210−６、内部バス２……110−7,210−７、SIF信号…
…110−８、データアクセス信号……110−9,210−9,30
3、SVMOD信号……110−10,210−10,306、IALE信号……1
10−11,210−11、IRD信号……110−12,210−12、IRD信
号110−13,210−13、PSEL信号……110−14,210−14,32
1、EALE信号……111,211,311、ERD信号……112,212,31
2、EWR信号……113,213,303、ALE信号……114,214,31
4、RD信号……115,215,315、WR信号……116,216,316、A
LT信号……117,217、ステータス信号……118,218,301、
SV割り込み要求信号……119,219,302、エミュレーショ
ンメモリ……120,220,320、ユーザメモリ……130,230,3
30、オルタネートメモリ……140,240,340、ブレーク機
能回路……150,250,350、ADバス１……160,260,390、AD
バス２……170,270,400、RS−FF……210−15、FSET信号
……210−16、FCLR信号……210−17、出力ポート１……
304、チップセレクト信号１……307、チップセレクト信
号２……308、チップセレクト信号３……309、デコード
回路……360、チップセレクト回路……370、NORゲート
……376,377、INVERTER……378、I/Oエミュレート回路
……380。
Claims (1)
- 【請求項１】命令実行を行なう命令実行手段と、第一お
よび第二の外部装置に対してデータの入出力処理を行う
第一の入出力手段と、第三の外部装置に対してデータの
入出力処理を行なう第二の入出力手段と、前記第二若し
くは第三の外部装置に対してデータ転送処理を行うため
の命令により制御信号を第一および第二の状態の一方に
その前の状態にかかわらず制御する制御手段と、前記制
御信号が前記一方の状態のときは前記データ転送処理の
対象に応じて前記第一および第二の入出力手段の一方を
選択し前記制御信号が他方の状態のときは前記第一の入
出力手段を選択する選択手段とを備えることを特徴とす
るマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175802A JPH0778753B2 (ja) | 1988-07-13 | 1988-07-13 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175802A JPH0778753B2 (ja) | 1988-07-13 | 1988-07-13 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0224732A JPH0224732A (ja) | 1990-01-26 |
| JPH0778753B2 true JPH0778753B2 (ja) | 1995-08-23 |
Family
ID=16002501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63175802A Expired - Lifetime JPH0778753B2 (ja) | 1988-07-13 | 1988-07-13 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778753B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04139538A (ja) * | 1990-10-01 | 1992-05-13 | Nec Corp | デバッグ用マイクロプロセッサ |
| JPH0466646U (ja) * | 1990-10-12 | 1992-06-12 | ||
| JP2927108B2 (ja) * | 1992-07-22 | 1999-07-28 | 日本電気株式会社 | インサーキットエミュレータ |
-
1988
- 1988-07-13 JP JP63175802A patent/JPH0778753B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0224732A (ja) | 1990-01-26 |
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Legal Events
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