JPH0514290B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピユータ・インストラク
シヨン・フエツチ用メモリ切換回路に関し、特に
マイクロコンピユータが出力するアドレスが所定
の値になつたならばフエツチ用メモリを切換える
ことの可能なマイクロコンピユータ・インストラ
クシヨン・フエツチ用メモリ切換回路に関する。

〔従来の技術〕

従来、マイクロコンピユータが実行するインス
トラクシヨンをマイクロクンピユータの外部に存
在するメモリから取出してくるインストラクシヨ
ン・フエツチ回路の中には、フエツチするための
アドレスが所定のアドレス値になつたならば、フ
エツチしてくるメモリを、通常のフエツチ用メモ
リでなく別のメモリに切換えることのできるイン
ストラクシヨン・フエツチ用メモリ切換回路を有
するものがある。

第４図は従来のマイクロコンピユータ・インス
トラクシヨン・フエツチ用メモリ切換回路の一例
のブロツク図である。

マイクロコンピユータ１は、実行するインスト
ラクシヨンをバス３を通してフエツチするために
アドレスをバス１１に送出する。このアドレスは
バス８を通して第１のインストラクシヨン・フエ
ツチ用メモリ６に加えられ、第１のインストラク
シヨン・フエツチ用メモリ６はインストラクシヨ
ンをバス５に出す。この時、フエツチしてくるメ
モリとして第１のインストラクシヨン・フエツチ
用メモリ６が選択されていれば、このインストラ
クシヨンはバス３を通してマイクロコンピユータ
１に加えられ、このインストラクシヨンが実行さ
れる。

第５図は第４図に示す回路のインストラクシヨ
ン・フエツチのタイミングを示すタイミング図で
ある。

マイクロコンピユータ１の出力するシステムク
ロツクCLKの立上りに同期してアドレスがバス
１１に出力される（これを番号２１で示す）。こ
のアドレスが出力されてから時間ｔだけ遅れてイ
ンストラクシヨンをフエツチする（これを番号２
２で示す）。従つて、この時間ｔの間にフエツチ
するメモリを切換えることができる。続いて、次
のクロツクの立上りで次のインストラクシヨンの
フエツチを開始する。

従来のインストラクシヨン・フエツチ用メモリ
切換回路は、アドレスデコーダ９でバス８上のデ
ータを解読して所定のアドレスが出力されたこと
を確認したならばその旨を示すアドレス一致信号
７を信号線を通してメモリ切換部４に加え、第１
のインストラクシヨン・フエツチ用メモリ６のイ
ンストラクシヨンをバス３に出さないようにバス
５をバス３から切離し、代りに第２のインストラ
クシヨン・フエツチ用メモリ２をバス３に接続し
てインストラクシヨンを送り出すように制御して
いた。また、この制御はリセツト信号１０により
解除されるまで続けられていた。

〔発明が解決しようとする問題点〕

従来の技術では、このようにフエツチするメモ
リを切換えるタイミングは、アドレスが出力され
てからこのアドレスで示されるフエツチ用メモリ
内のインストラクシヨンをフエツチする前（すな
わち、第５図に示す時間ｔの間）かこのインスト
ラクシヨンをフエツチしてマイクロコンピユータ
が次のインストラクシヨンをフエツチする前（第
５図に示す時間t₁の間）かをただ一つしか選択で
きない欠点があつた。そのため、マイクロコンピ
ユータのプログラムを評価やデバツグがやりにく
いという欠点があつた。

本発明の目的は、マイクロコンピユータが出力
するアドレスで示されるフエツチ用メモリのイン
ストラクシヨンをフエツチする前か、あるいは次
に出力するアドレスで示されるイストラクシヨン
をフエツチする前かを選択できるようにし、マイ
クロコンピユータのプログラムの評価を容易に行
えるようにしたマイクロコンピユータ・インスト
ラクシヨン・フエツチ用メモリ切換回路を提供す
ることにある。

〔問題点を解決するための手段〕

本発明のマイクロコンピユータ・インストラク
シヨン・フエツチ用メモリ切換回路は、マイクロ
コンピユータから送出されるアドレスにより記憶
しているインストラクシヨンをバスに出力する第
１及び第２のインストラクシヨン・フエツチ用メ
モリと、前記第１あるいは第２のインストラクシ
ヨン・フエツチ用メモリのいずれか一方を選択す
る切換タイミングが前記アドレスでフエツチされ
るべきインストラクシヨンをフエツチする前に前
記第１のインストラクシヨン・フエツチ用メモリ
と第２のインストラクシヨン・フエツチ用メモリ
との切換えを行うかあるいは次に出力されるアド
レスでフエツチされるべきインストラクシヨンを
フエツチする前に前記第１のインストラクシヨ
ン・フエツチ用メモリと第２のインストラクシヨ
ン・フエツチ用メモリとの切換えを行うかを選択
する情報を記憶するレジスタと、前記アドレスを
解読し前記アドレスが所定のアドレス値である時
には一致信号を出力するデコーダと、該デコーダ
からの一致信号と前記レジスタからの切換情報と
を入力し前記第１のインストラクシヨン・フエツ
チ用メモリに切換えるか前記第２のインストラク
シヨン・フエツチ用メモリに切換えるかの制御信
号を出力するアドレス一致信号制御部と、前記制
御信号の入力により第１または第２のインストラ
クシヨン・フエツチ用メモリのいずれかからフエ
ツチされたインストラクシヨンを前記マイクロコ
ンピユータに送出するメモリ切換部とを含んで構
成される。

〔実施例〕

次に、本発明の実施例について図面を参照して
説明する。

第１図は本発明の一実施例のブロツク図であ
る。

この実施例は、マイクロコンピユータ１から送
出されるアドレスにより記憶しているインストラ
クシヨンをバス８に出力する第１及び第２のイン
ストラクシヨン・フエツチ用メモリ６，２と、こ
の第１あるいは第２のインストラクシヨン・フエ
ツチ用メモリ６，２のいずれか一方を選択する切
換タイミングが前記アドレスでフエツチされるべ
きインストラクシヨンをフエツチする前に第１の
インストラクシヨン・フエツチ用メモリ６と第２
のインストラクシヨン・フエツチ用メモリ２との
切換えを行うかあるいは次に出力されるアドレス
でフエツチされるべきインストラクシヨンをフエ
ツチする前に第１のインストラクシヨン・フエツ
チ用メモリ６と第２のインストラクシヨン・フエ
ツチ用メモリ２との切換えを行うかを選択する情
報を記憶するレジスタと、前記アドレスを解読
し、解読されたアドレスが所定のアドレス値であ
る時には一致信号７を出力するアドレスデコーダ
９と、このアドレスデコーダ９からの一致信号７
と、レジスタ１２からの切換情報とクロツクとを
入力し制御信号１６を出力するフリツプフロツプ
１４と、一致信号７と制御信号１６とを入力し、
第１のインストラクシヨン・フエツチ用メモリ６
に切換えるか第２のインストラクシヨン・フエツ
チ用メモリ２に切換えるかの制御信号１５を出力
するアドレス一致信号制御部１７と、制御信号１
７の入力により第１または第２のインストラクシ
ヨン・フエツチ用メモリのいずれかからフエツチ
されたインストラクシヨンをマイクロコンピユー
タ１に送出するメモリ切換部４とを含んで構成さ
れる。

次に、この実施例の動作について説明する。

第２図及び第３図は第１図の実施例のインスト
ラクシヨン・フエツチのタイミングを示すタイミ
ング図である。

マイクロコンピユータ１は、実行するインスト
ラクシヨンをフエツチするためにアドレスをバス
１１に送出する。アドレスは第１のインストラク
シヨン・フエツチ用メモリ６に送られインストラ
クシヨンがバス５上に読出される。この時、切換
信号１５が第１のインストラクシヨン・フエツチ
用メモリ６を選択している場合には、このインス
トラクシヨンがバス３を経由してマイクロコンピ
ユータ１に加えられる。同時にこのバス８上に出
力されているアドレスはアドレスデコーダ９で解
読される。アドレス値が所定のアドレス値であつ
た場には一致信号（この実施例ではアクテイブ・
ハイとする）７がフリツプフロツプ１４とアドレ
ス一致信号制御部１７とに加えられる。この一致
信号７はリセツト信号１０によりアドレスデコー
ダ９がリセツトされるまで出力される。フリツプ
フロツプ１４には、レジスタ１２からの切換情報
信号１３も加えられている。このレジスタ１２に
は、予めアドレスで示されるインストラクシヨン
をフエツチする前にメモリを切換えるか、次に出
力されるアドレスで示されるインストラクシヨン
をフエツチする前に切換えるかを選択する情報
（この実施例では前者の場合を“Ｌ”（低レベル）、
後者の場合を“Ｈ”（高レベル）とする）が書込
み信号１９により書かれている。

一致信号７が出力されていて、かつレジスタ１
２の情報が“Ｌ”の場合にはフリツプフロツプ１
４によりアドレス一致信号制御部１７にはアクテ
イブの信号が加えられるので一致信号７は直接切
換信号１５として出力され、メモリ切換部４と第
２のインストラクシヨン・フエツチ用メモリ２に
加えられる。メモリ切換部４はこの切換信号１５
によりバス５をバス３から切離し、またこの代わ
りに第２のインストラクシヨン・フエツチ用メモ
リ２がバス３に接続される。第２図はこの切換え
タイミングを示している。

また、一致信号７が出力されていて、かつレジ
スタ１２の情報が“Ｈ”の場合にはフリツプフロ
ツプ１４により、一致信号７が出された次のクロ
ツクCLKの立上りでアクテイブな信号がアドレ
ス一致信号制御部１７に加えられるのでメモリ切
換部４と第２のインストラクシヨン・フエツチ用
メモリ２にはレジスタ１２の内容が“Ｌ”の場合
に比較して１クロツク分遅れて一致信号７が加わ
り、バス５がバス３から切離され、代わりに第２
のインストラクシヨン・フエツチ用メモリ２が接
続される。

アドレスデコーダ９にリセツト信号１０が加わ
ると一致信号７は非一致信号になるため、フリツ
プフロツプ１４により制御信号１６は非アクテイ
ブ信号になりアドレス一致信号制御部１７は第１
のインストラクシヨン・フエツチ用メモリ６を選
択する信号を出力し、第２のインストラクシヨ
ン・フエツチ用メモリ２がバス３から切離され
る。これにより第１のインストラクシヨン・フエ
ツチ用メモリ６が再び選択されることになる。

〔発明の効果〕

以上説明したように本発明は、マイクロコンピ
ユータの複数のインストラクシヨン・フエツチ用
メモリをマイクロコンピユータが出力するアドレ
スで示されるフエツチ用メモリのインストラクシ
ヨンをフエツチする前か次に出力するアドレスで
示されるインストラクシヨンをフエツチする前か
を選択できるようになるので、マイクロコンピユ
ータのエミユレータに内蔵されるブレーク回路に
応用され、効果的なプログラムデバツグが行なえ
るようになるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図及び第３図は第１図の実施例における切変タイ
ミングを示すタイミング図、第４図はマイクロコ
ンピユータ・フエツチ用メモリ切換回路の一例の
ブロツク図、第５図は第４図の回路のインストラ
クシヨン・フエツチ・タイミングを示すタイミン
グ図である。 １……マイクロコンピユータ、２……インスト
ラクシヨン・フエツチ用メモリ、３……バス、４
……メモリ切換部、５……バス、６……インスト
ラクシヨン・フエツチ用メモリ、７……一致信
号、８……バス、９……アドレスデコーダ、１０
……リセツト信号、１１……バス、１２……レジ
スタ、１３……切換情報信号、１４……フリツプ
フロツプ、１５……切換信号、１６……制御信
号、１７……アドレス一致信号制御部、１９……
書込み信号、２１……インストラクシヨンアドレ
スの出力、２２……インストラクヨンデータのフ
エツチ、CLK……クロツク信号。

Claims (1)

【特許請求の範囲】
1. １ マイクロコンピユータから送出されるアドレ
   スにより記憶しているインストラクシヨンをバス
   に出力する第１及び第２のインストラクシヨン・
   フエツチ用メモリと、前記第１あるいは第２のイ
   ンストラクシヨン・フエツチ用メモリのいずれか
   一方を選択する切換タイミングが前記アドレスで
   フエツチされるべきインストラクシヨンをフエツ
   チする前に前記第１のインストラクシヨン・フエ
   ツチ用メモリと第２のインストラクシヨン・フエ
   ツチ用メモリとの切換えを行うかあるいは次に出
   力されるアドレスでフエツチされるべきインスト
   ラクシヨンをフエツチする前に前記第１のインス
   トラクシヨン・フエツチ用メモリと第２のインス
   トラクシヨン・フエツチ用メモリとの切換えを行
   うかを選択する情報を記憶するレジスタと、前記
   アドレスを解読し前記アドレスが所定のアドレス
   値である時には一致信号を出力するデコーダと、
   該デコーダからの一致信号と前記レジスタからの
   切換情報とを入力し前記第１のインストラクシヨ
   ン・フエツチ用メモリに切換えるか前記第２のイ
   ンストラクシヨン・フエツチ用メモリに切換える
   かの制御信号を出力するアドレス一致信号制御部
   と、前記制御信号の入力により第１または第２の
   インストラクシヨン・フエツチ用メモリのいずれ
   かからフエツチされたインストラクスヨンを前記
   マイクロコンピユータに送出するメモリ切換部と
   を含むことを特徴とするマイクロコンピユータ・
   インストラクシヨン・フエツチ用メモリ切換回
   路。