JPS645343B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置における記憶装置のメ
モリアクセス方式に関し、特にメモリアクセスパ
スを動的に切替えるように構成したメモリアクセ
ス方式の改良に関する。

（従来技術） 従来、複数個のデータ処理装置により共有され
た記憶装置は、第１図に示すように複数個のデー
タ処理装置と共にバスに接続されていた。すなわ
ち、第１図において第１〜第３のデータ処理装置
１，４，５からそれぞれのデータ処理装置へのア
クセスパス６，８，９と、バス３と、記憶装置２
へのアクセスパス７とを経由して記憶装置２がア
クセスされていた。しかし、第１のデータ処理装
置１が記憶装置２に格納されていた命令を実行
し、他の第２および第３のデータ処理装置４，５
を制御する場合には、記憶装置２に対するアクセ
ス回数のうち第１のデータ処理装置１によるアク
セス回数が大半を占めるようになり、バス３を介
して行うアクセスに要する時間が長くなつてしま
うという欠点があつた。

一方、第１図のメモリアクセス方式を改良した
第２図の方式では、データ処理装置１から記憶装
置２へのアクセスはバス３を介せずに直接パス１
０から行い、他の第２および第３のデータ処理装
置４，５からはバス３を介して行うことができ
る。このように、アクセスバス８，９，１１と直
接パス１０とを使用して記憶装置２をアクセスす
ることにより、第１のデータ処理装置１から記憶
装置２へのアクセスを高速にすることができる。
しかし、第２図のシステム構成において、システ
ムの機能試験を行うときにはデータ処理装置１が
記憶装置２に格納してある試験プログラムを実行
し、小さい範囲から除々に大きい範囲までを試験
する方法が最善である。すなわち、データ処理装
置１および記憶装置２の試験からバス３の試験を
行い、続いて第２および第３のデータ処理装置
４，５の順で試験を行う方法が最善の方法であ
る。しかし、アクセスパス１１から記憶装置２へ
のアクセスを行うという第１のデータ処理装置１
の試験が第２および第３のデータ処理装置４，５
を使用しなければならないという欠点を有してい
た。

（発明の目的） 本発明の目的は、第１の種類のデータ処理装置
からのアクセスパスと、バスと、第１の種類のデ
ータ処理装置へのアクセスパスとを使用して記憶
装置をアクセスする手段を有し、第２の種類のデ
ータ処理装置を使用しなくても第２の種類のデー
タ処理装置から記憶装置へ通ずるアクセスパスを
単独に試験できるようにして上記欠点を除去し、
試験法を簡略したメモリアクセス方式を提供する
ことである。

（発明の構成） 本発明によるメモリアクセス方式は第１および
第２の種類のデータ処理装置と、バスと、記憶装
置とを具備して実現したものである。

第１の種類のデータ処理装置は直接アクセスを
行うための第１のパスと、間接アクセスを行うた
めの第２のパスとを備えていて、第２の種類のデ
ータ処理装置に対してコマンドを送出してこれを
制御するためのものである。

第２の種類のデータ処理装置は１台以上から成
立ち、それぞれバスに接続してあつて、第１の種
類のデータ処理装置により制御されている。

バスは第１および第２の種類のデータ処理装置
を共通接続するためのものである。

記憶装置はプログラムやデータなどを格納し、
第１の種類のデータ処理装置からバスを介さずに
第１のパスによりアクセスされ、第２の種類のデ
ータ処理装置からバスを介して第１および第２の
パスによりアクセスされるものである。

本発明によるメモリアクセス方式は第１の種類
のデータ処理装置に、第１の種類のデータ処理装
置が実行する命令によりテストモードを設定可能
なフリツプフロツプおよび命令の取り出しかデー
タの読出しまたは書込みかを判定する手段を備え
たパス切替手段を設け、前記パス切替手段を動作
させることにより、前記記憶装置をアクセスする
第１のパスと第２のパスは物理的な経路の相違だ
けでメモリアクセス動作として同一の機能を実行
することとなる前記第１の種類のデータ処理装置
において実行される命令により前記フリツプフロ
ツプにテストモードを設定しテストモード設定時
は命令の取出し、データの読出しならびに書込み
のために前記記憶装置がアクセスされる場合に、
前記バスを介さずに直接的に前記記憶装置をアク
セスするための前記第１のパスから前記記憶装置
に至るアクセスの種類を、前記命令の取出しであ
るか、あるいは前記データの読出し、書込みであ
るか、判定する。そこで、前記命令の取出しの場
合には前記パス切替手段は切替指示をせず前記第
１のパスのままで処理を続行する。一方、前記デ
ータの読出し、また書込みの場合には前記バスを
介して前記記憶装置をアクセスするために前記パ
ス切替手段は切替指示を行い前記第２のパスに切
替えて使用し、元に戻すときには前記テストモー
ドを解除することにより前記第１のパスに切替え
を行うように構成したものである。

（作用） このような構成により本試験ではパスを切替え
る前と後では実行できるプログラムは同一でよい
ことから、パスを切替える前の試験プログラムを
そのままパスを切替てアクセスパスを試験できる
ので、新しい試験プログラムを作らなくてもよい
と云う効果がある。

（実施例） 次に本発明について図面を参照して詳細に説明
する。

第３図において、記憶装置２に接続された第１
の種類のデータ処理装置１はデータ制御機能と演
算機能とを実行するためのプロセサ部２０と、プ
ロセサ部２０からの行先情報を受付け、コマンド
の行先が記憶装置２であるか、あるいはバス３を
介して他の装置に送出されるものであるかを判断
するためのコマンド解読部２１と、バス３を介し
て他の装置をアクセスするための能動ポート２４
と、他の装置からバス３を介してアクセスされる
受動ポート２５と、記憶装置２をアクセスするた
めのメモリポート２３と、プロセサ部２０からと
受動ポート２５からとの記憶装置２へのアクセス
に対して優先度を与え、メモリポート２３をアク
セスするための優先度回路部２２とから構成され
ている。

上記の構成の第１の種類のデータ処理装置１で
は、処理装置２に対する命令のフエツチ、データ
の読出しや書込みなどの場合に、プロセサ部２０
より受けとる先行情報が記憶装置２のものである
ことを判別し、コマンド解読部２１と、優先度回
路部２２と、メモリポート２３とを介して記憶装
置２をアクセスする。また、記憶装置２以外への
アクセス、例えば、第２の種類のデータ処理装置
４に対する制御コマンドアクセスは、コマンド解
読部２１で行先情報が記憶装置２のものではない
ことを判別し、プロセサ部２０より第２の種類の
データ処理装置４に個有の行先表示情報を受付
け、コマンドと行先表示とを能動ポート２４を介
してバス３へ送出し、これによつてアクセスす
る。これにより、行先表示にしたがつてバス３か
ら第２の種類のデータ処理装置４へ上記コマンド
をわたす。また、第２の種類のデータ処理装置４
から記憶装置２へのメモリ読出しアクセスが送出
された場合にはバス３を介してメモリデータの返
送表示情報とコマンドとを第２の種類のデータ処
理装置４の受動ポート２５へわたす。上記コマン
ドにより優先度回路部２２と、メモリポート２３
とを介して記憶装置２がアクセスされ、読出され
たデータはメモリポート２３と、優先度回路部２
２と、受動ポート２５とを介して上記返送表示情
報と共にバス３へわたされる。そこで、バス３は
返送表示情報にしたがつて、データをデータ処理
装置４へわたす。

上記の動作に対して、第１の種類のデータ処理
装置１を含むシステムの機能試験は、第１の種類
のデータ処理装置１により記憶装置２に格納して
ある機能試験プログラムを実行し、小さい範囲か
ら大きい範囲に至るまでを試験する方法が最善で
ある。すなわち、第１の種類のデータ処理装置１
および記憶装置２の試験から始まり、次にバス
３、バス３に接続された第２の種類のデータ処理
装置４の順で試験を行う方法が最善の方法であ
る。

しかし、第１の種類のデータ処理装置１の機能
試験のうち、受動ポート２５の試験と優先度回路
部２２との試験とは第２の種類のデータ処理装置
４およびバス３を動作させないと試験できないの
で、第１の種類のデータ処理装置１の受動ポート
２５と優先度回路部２２とを除く部分の試験を終
了した後、未試験のバス３と第２の種類のデータ
処理装置４とを使用し、受動ポート２５と優先度
回路部２２とを試験するという大きな範囲の試験
を一度に実施しなければならなくなる。

第４図は、第３図に示したコマンド解読部２１
の詳細なブロツク図である。第４図において、５
０はコマンドのルートであり、プロセサ部２０よ
り能動ポート２４と優先度回路部２２とに対して
コマンドをわたすためのものである。５１は行先
情報のルートであり、プロセサ部２０より能動ポ
ート２４と先行デコーダ４１とに対して行先情報
をわたすためのものである。行先情報が記憶装置
２へのアクセス情報である場合に限つて、行先デ
コーダ４１はその出力端子４５の出力を論理値１
にするためのデコーダである。本発明によらない
場合には、コマンド解読部２１の内部にテストモ
ードフリツプフロツプ４２と、NAND回路４３
とが存在せず、AND／NAND回路４４に対する
入力は行先デコーダ４１の出力端子４５上の信号
のみとなる。そこで、行先デコーダ４１の出力端
子４５上の信号は論理値１となる、このため、優
先度回路部２２へのアクセス信号線５０上のアク
セス信号が論理値１となると共に、能動ポート２
４へのアクセス信号線４９上のアクセス信号が論
理値０となり、これによつて優先度回路部２２が
アクセスされる。逆に、行先情報が記憶装置２へ
のアクセス信号ではない場合には、行先デコーダ
４１の出力端子４５上の信号は論理値０となり、
優先度回路部２２へのアクセス信号線５０上のア
クセス信号が論理値０となると共に、能動ポート
２４へのアクセス信号線４９上のアクセス信号が
論理値１となる。これにより能動ポート２４への
アクセスが行われるので、能動ポート２４にはル
ート５１およびルート５２によりそれぞれ受付け
られたコマンドおよび行先情報が与えられる。そ
こで、能動ポート２４からバス３を介し、バス３
に対して接続されたデータ処理装置がアクセスさ
れる。

次に、本発明を実施した場合のコマンド解読部
２１の動作を第４図を用いて説明する。第４図に
おいては、データ処理装置により実行されるべき
命令によりセツトしたりリセツトしたりすること
が可能であるテストモードフリツプフロツプ４２
と、プロセサ部２０から送出され、データの書込
み時に論理値１となり、命令の読出し時に論理値
０となるようなデータアクセス指示信号線４７
と、NAND回路４３とが追加されている。これ
によつて、AND／NAND回路４４の入力は行先
デコーダ４１の出力端子４５と、NAND回路４
３の出力端子４８との２つになる。例えば、テス
トモードフリツプフロツプ４２がセツトされてい
なければテストモード出力信号線４６上の信号は
論理値０であり、NAND回路４３の出力線４８
上の信号は論理値１に固定されている。この場合
の動作は上記のテストモードフリツプフロツプ４
２と、NAND回路４３とが存在しない場合と同
じである。この場合には、行先デコーダ４１の出
力端子４５上の信号にしたがい、能動ポート２４
か、あるいは優先度回路部２２かがアクセスされ
る。また、テストモードフリツプフロツプ４２が
セツトされていればテストモード出力信号線４６
上の信号の論理値は１であるので、NAND回路
４３の出力端子４８上の信号の論理値はデータア
クセス指示信号線４７上の論理値とは逆の値とな
る。すなわち、記憶装置２から命令の取出しを行
う場合には、NAND回路４３の出力端子４８上
の信号の論理値は１となり、行先デコーダ４１の
出力端子４５上の信号の論理値も１であるので、
優先度回路部２２がアクセスされる。しかし、記
憶装置２に対してデータの読出し／書込みを指示
する場合には、NAND回路４３の出力端子４８
上の信号の論理値は０となる。これが記憶装置２
へのアクセス指示であつても、能動ポート２４へ
のアクセスは行われる。その結果、記憶装置２へ
のアクセスはバス３を介して行われ、したがつ
て、受動ポート２５から記憶装置２がアクセスさ
れることになる。

上記のように第１の種類のデータ処理装置１を
実行するための命令によりテストモードフリツプ
フロツプ４１をセツトおよびリセツトする手段を
設け、これによつてテストモードフリツプフロツ
プ４２をテストすることにより、第１の種類のデ
ータ処理装置１の記憶装置２に対するメモリアク
セスは、バス３を介さずに記憶装置２を直接アク
セスできる第１のパスより行われる。一方、命令
取り出しの場合を除くデータの読出し／書込みの
場合にのみ、能動ポート２４と、バス３と、受動
ポート２５とを介して記憶装置２をアクセスする
第２のバスに切替えることができる。

したがつて、本発明を実施すれば、上記第１の
種類のデータ処理装置１の機能試験のうち、受動
ポート２５と、優先度回路部２２との試験は、未
試験のデータ処理装置４を使用しなくても行うこ
とができる。すなわち、第１の種類のデータ処理
装置１の受動ポート２５と優先度回路部２２とを
除く試験済の部分により、機能試験プログラムの
命令の取出しを行うが、データの読出し／書込み
時にはバス３を介して受動ポート２５がアクセス
される。これによつて、未試験の範囲を小さくす
ることができるわけである。また、このようにし
て試験された受動ポート２５と、優先度回路部２
２と、記憶装置２とを使用して第２の種類のデー
タ記憶装置４の試験を行うことができるので、未
試験の範囲を小さくすることができるわけであ
る。

（発明の効果） 以上説明したように、本発明は第１の種類のデ
ータ処理装置からのアクセスパスと、バスと、第
１の種類のデータ処理装置へのアクセスパスとを
使用して記憶装置をアクセスする手段を有し、第
２の種類のデータ処理装置を使用しなくても第２
の種類のデータ処理装置から記憶装置へ通ずるア
クセスパスを単独に試験できるように構成するこ
とにより、メモリアクセスをきわめて容易に行う
ことができ、これにより運用性が向上するという
効果がある。

【図面の簡単な説明】

第１図は、従来の方式によるデータ処理システ
ムの一例のブロツク図を示す。第２図は、第１図
の方式を改良したデータ処理システムの一例のブ
ロツク図を示す。第３図は、本発明によるメモリ
アクセス方式を実現するデータ処理システムの一
実施例のブロツク図を示す。第４図は、第３図の
コマンド解読部の一実施例の詳細ブロツク図を示
す。 １，４，５……データ処理装置、２……記憶装
置、２０……プロセサ部、２１……コマンド解読
部、２２……優先度回路部、２３……メモリポー
ト、２４……能動ポート、２５……受動ポート、
４１……行先デコーダ、４２……テストモードフ
リツプフロツプ、４３……NAND回路、４４…
…AND／NAND回路、３……バス、６〜１１，
３０〜３４，４５〜５２……信号線。

Claims (1)

【特許請求の範囲】
1. １ 直接アクセスを行うための第１のパスと間接
   アクセスを行うための第２のパスとを備えコマン
   ドを送出して他を制御するための１台の第１の種
   類のデータ処理装置と、前記第１の種類のデータ
   処理装置により制御される１台以上の第２の種類
   のデータ処理装置と、前記１および第２の種類の
   データ処理装置を共通に接続するためのバスと、
   プログラムやデータなどを格納し、前記第１の種
   類のデータ処理装置からは前記バスを介さずに前
   記第１のパスによりアクセスされ、前記第２の種
   類のデータ処理装置からは前記バスを介して前記
   第１および第２のパスによりアクセスされること
   により前記プログラムや前記データなどを読出
   し／書込むための記憶装置とから構成されるデー
   タ処理システムにおいて、前記第１の種類のデー
   タ処理装置に、第１の種類のデータ処理装置が実
   行する命令によりテストモードを設定可能である
   フリツプフロツプおよび命令の取出しかデータの
   読出しまたは書込みかを判定する手段を備えたパ
   ス切替手段を設け、前記パス切替手段を動作させ
   ることにより、前記記憶装置をアクセスする第１
   のパスと第２のパスは物理的な経路の相違だけで
   メモリアクセス動作としては同一の機能を実行す
   ることとなる前記第１の種類のデータ処理装置に
   おいて実行される命令により前記フリツプフロツ
   プにテストモードを設定しテストモード設定時は
   命令の取出し、データの読出し、ならびに書込み
   のために前記記憶装置がアクセスされる場合に、
   前記バスを介さずに直接的に前記記憶装置をアク
   セスするための前記第１のパスから前記記憶装置
   に至るアクセスの種類を、前記命令の取出しであ
   るか、あるいは前記データの読出し、書込みであ
   るか、判定し、前記命令の取出しの場合には前記
   パス切替手段は切替指示をせず前記第１のパスの
   ままで処理を続行し、前記データの読出し、また
   は書込みの場合には前記バスを介して前記記憶装
   置をアクセスするために前記パス切替手段は切替
   指示を行い前記第２のパスに切替えて使用し、元
   に戻すときには前記テストモードを解除すること
   により前記第１のパスに切替えを行うように構成
   したことを特徴とするメモリアクセス方式。