JP2597409B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2597409B2 JP2597409B2 JP1340217A JP34021789A JP2597409B2 JP 2597409 B2 JP2597409 B2 JP 2597409B2 JP 1340217 A JP1340217 A JP 1340217A JP 34021789 A JP34021789 A JP 34021789A JP 2597409 B2 JP2597409 B2 JP 2597409B2
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- Japan
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- mode
- memory
- external memory
- access time
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、内部メモリを有し、外部メモリともアク
セスが可能なマイクロコンピュータに関する。
セスが可能なマイクロコンピュータに関する。
第２図は従来のマイクロコンピュータを示したブロッ
ク構成図である。
ク構成図である。
同図に示すように、マイクロコンピュータ１はROM等
の内部メモリ２を内蔵している。マイクロコンピュータ
１中の図示しないCPUは、イネーブル信号制御回路３よ
り出力されるイネーブル信号S3がＬレベル期間中に内部
メモリ２をアクセスするまた、CPUは外部メモリ５とも
アクセス可能であり、内部メモリ２と同様、外部端子P2
を介して与えられるイネーブル信号S3のＬレベル期間中
に外部メモリ５をアクセスする。
の内部メモリ２を内蔵している。マイクロコンピュータ
１中の図示しないCPUは、イネーブル信号制御回路３よ
り出力されるイネーブル信号S3がＬレベル期間中に内部
メモリ２をアクセスするまた、CPUは外部メモリ５とも
アクセス可能であり、内部メモリ２と同様、外部端子P2
を介して与えられるイネーブル信号S3のＬレベル期間中
に外部メモリ５をアクセスする。
モードレジスタ４には、モードデータD4が格納されて
おり、このモードデータD4は外部端子P1を介して外部よ
り外部入力信号S4を入力することにより設定可能であ
る。
おり、このモードデータD4は外部端子P1を介して外部よ
り外部入力信号S4を入力することにより設定可能であ
る。
イネーブル信号制御回路３は、通常、実使用状態にお
いて、アクセスするアドレスに基づき、アクセスするメ
モリが内部メモリ２であるか外部メモリ５であるかを判
断し、アクセスするメモリが内部メモリ２である場合、
イネーブル信号S3のＬレベル期間を比較的短くし高速ア
クセスを行い、一方、アクセスするメモリが外部メモリ
５である場合、イネーブル信号S3のＬレベル期間を比較
的長くし低速アクセスを行う、自動アクセス時間変更機
能を有している。
いて、アクセスするアドレスに基づき、アクセスするメ
モリが内部メモリ２であるか外部メモリ５であるかを判
断し、アクセスするメモリが内部メモリ２である場合、
イネーブル信号S3のＬレベル期間を比較的短くし高速ア
クセスを行い、一方、アクセスするメモリが外部メモリ
５である場合、イネーブル信号S3のＬレベル期間を比較
的長くし低速アクセスを行う、自動アクセス時間変更機
能を有している。
この自動アクセス時間変更機能は、例えばCPUが外部
メモリ５に対するアクセス時間を短くするか長くするか
を選択でき、アクセス時間を長く設定している場合に有
効であり、高速動作を行うCPUに、比較的低速動作の外
部メモリ５の接続を可能にしている。
メモリ５に対するアクセス時間を短くするか長くするか
を選択でき、アクセス時間を長く設定している場合に有
効であり、高速動作を行うCPUに、比較的低速動作の外
部メモリ５の接続を可能にしている。
また、マイクロコンピュータ１は、ROM等の内部メモ
リ２に書き込むプログラムを開発する時に利用されるエ
バリューエーションモードを有している。エバリューエ
ーションモードになると、CPUがアクセスするメモリが
全て外部メモリ５に設定される。したがって、実使用状
態では内部メモリ２に割り当てられたアドレスも、外部
メモリ５の領域5aに割り当てられる。そして、前述した
イネーブル信号制御回路３の自動アクセス時間変更機能
が不能状態となり、強制的にメモリアクセスは、イネー
ブル信号S3のＬレベル期間を比較的長くして低速で行わ
れる。
リ２に書き込むプログラムを開発する時に利用されるエ
バリューエーションモードを有している。エバリューエ
ーションモードになると、CPUがアクセスするメモリが
全て外部メモリ５に設定される。したがって、実使用状
態では内部メモリ２に割り当てられたアドレスも、外部
メモリ５の領域5aに割り当てられる。そして、前述した
イネーブル信号制御回路３の自動アクセス時間変更機能
が不能状態となり、強制的にメモリアクセスは、イネー
ブル信号S3のＬレベル期間を比較的長くして低速で行わ
れる。
ここで、マイクロコンピュータ１が実使用時に、内部
メモリ２を用い、さらに、内部には存在しないアドレス
空間である外部メモリ５の領域5bを接続する場合を想定
して、エバリューエーションモードを利用してプログラ
ム開発を行う場合を考える。
メモリ２を用い、さらに、内部には存在しないアドレス
空間である外部メモリ５の領域5bを接続する場合を想定
して、エバリューエーションモードを利用してプログラ
ム開発を行う場合を考える。
まず、所定の外部入力信号S4をモードレジスタ４に与
え、エバリューエーションモードを指示するモードデー
タD4を、モードレジスタ４に格納する。そして、CPUが
外部メモリ５をアクセスする時にはそのアクセス時間を
長くとれるように設定しておいた場合、アクセス時に、
イネーブル信号制御回路３は、イネーブル信号S3のＬレ
ベル期間を比較的長くしたイネーブル信号S3を常に出力
する。
え、エバリューエーションモードを指示するモードデー
タD4を、モードレジスタ４に格納する。そして、CPUが
外部メモリ５をアクセスする時にはそのアクセス時間を
長くとれるように設定しておいた場合、アクセス時に、
イネーブル信号制御回路３は、イネーブル信号S3のＬレ
ベル期間を比較的長くしたイネーブル信号S3を常に出力
する。
この状況下で、外部メモリ５の領域5a及び5bにプログ
ラムを書き込み、随時CPUに外部メモリ５に格納された
プログラムを実行させつつプログラム開発を行う。つま
り、実使用状態に用いるROM等の内部メモリ２のアドレ
ス空間を、外部メモリ５の領域5aに置き換えてプログラ
ム開発が行われる。
ラムを書き込み、随時CPUに外部メモリ５に格納された
プログラムを実行させつつプログラム開発を行う。つま
り、実使用状態に用いるROM等の内部メモリ２のアドレ
ス空間を、外部メモリ５の領域5aに置き換えてプログラ
ム開発が行われる。
〔発明が解決しようとする課題〕 従来のマイクロコンピュータは以上のように構成され
ており、プログラム開発用のエバリューエーションモー
ドを有しており、エバリューエーションモードになる
と、CPUがアクセスするメモリが全て外部メモリ５に設
定されると共に、外部メモリ５がアクセスされるとアク
セス時間を長くとれるように設定しておいた場合、イネ
ーブル信号制御回路３の自動アクセス時間変更機能は不
能状態となり、外部メモリ５のアクセス時間は、常にイ
ネーブル信号S3のＬレベル期間が比較的長く設定される
ことにより、強制的に低速で行われる。
ており、プログラム開発用のエバリューエーションモー
ドを有しており、エバリューエーションモードになる
と、CPUがアクセスするメモリが全て外部メモリ５に設
定されると共に、外部メモリ５がアクセスされるとアク
セス時間を長くとれるように設定しておいた場合、イネ
ーブル信号制御回路３の自動アクセス時間変更機能は不
能状態となり、外部メモリ５のアクセス時間は、常にイ
ネーブル信号S3のＬレベル期間が比較的長く設定される
ことにより、強制的に低速で行われる。
したがって、実使用状態では、高速アクセス可能な内
部メモリ２にアクセスするアドレスに割り当てられた外
部メモリ５の領域5aへのアクセスも、エバリュエション
モード時は低速で行われることになる。このため、エバ
リューエーションモードにおいて実行されるプログラム
の、時間的実行評価が正しくできないという問題点があ
った。
部メモリ２にアクセスするアドレスに割り当てられた外
部メモリ５の領域5aへのアクセスも、エバリュエション
モード時は低速で行われることになる。このため、エバ
リューエーションモードにおいて実行されるプログラム
の、時間的実行評価が正しくできないという問題点があ
った。
この発明は上記のような問題点を解決するためになさ
れたもので、時間的実行評価を正しく行うことのでき
る、プログラム開発用のエバリューエーションモードを
有するマイクロコンピュータを得ることを目的とする。
れたもので、時間的実行評価を正しく行うことのでき
る、プログラム開発用のエバリューエーションモードを
有するマイクロコンピュータを得ることを目的とする。
この発明にかかるマイクロコンピュータは、内部メモ
リを有し、外部メモリともアクセスが可能であって、外
部より入力可能で、エバリュエーションモードを指示す
る第１のモードデータを格納する第１のモードレジスタ
と、エバリュエーションモード中に、実使用状態に適合
した、メモリへのアクセス時間を指示する第２のモード
データを、当該エバリュエーションモードに係るプログ
ラムによって格納する第２のモードレジスタと、前記第
１のモードデータに基づき、外部メモリをアクセスする
CPUと、前記第２のモードデータに基づき、実使用状態
に適合した前記CPUのメモリへのアクセス時間を制御す
るメモリアクセス時間制御手段とを備えて構成されてい
る。
リを有し、外部メモリともアクセスが可能であって、外
部より入力可能で、エバリュエーションモードを指示す
る第１のモードデータを格納する第１のモードレジスタ
と、エバリュエーションモード中に、実使用状態に適合
した、メモリへのアクセス時間を指示する第２のモード
データを、当該エバリュエーションモードに係るプログ
ラムによって格納する第２のモードレジスタと、前記第
１のモードデータに基づき、外部メモリをアクセスする
CPUと、前記第２のモードデータに基づき、実使用状態
に適合した前記CPUのメモリへのアクセス時間を制御す
るメモリアクセス時間制御手段とを備えて構成されてい
る。
この発明おけるメモリアクセス時間制御手段は、第２
のモードデータに基づき、エバリュエーションモード中
に実使用状態に適合した、CPUのメモリへのアクセス時
間を制御する。一方、CPUは第１のモードデータに基づ
き、外部のメモリをアクセスする。
のモードデータに基づき、エバリュエーションモード中
に実使用状態に適合した、CPUのメモリへのアクセス時
間を制御する。一方、CPUは第１のモードデータに基づ
き、外部のメモリをアクセスする。
従って、エバリュエーションモード時にCPUが外部の
メモリをアクセスしても、実使用状態に適合したCPUの
メモリへのアクセス時間が制御される。
メモリをアクセスしても、実使用状態に適合したCPUの
メモリへのアクセス時間が制御される。
第１図はこの発明の一実施例であるマイクロコンピュ
ータを示すブロック図である。
ータを示すブロック図である。
同図に示すように、マイクロコンピュータ１はモード
レジスタ４′に加え、モードレジスタ６を有している。
モードレジスタ６には、モードデータD6が格納されてお
り、このモードデータD6は図示しないCPUに所定のプロ
グラムを実行させることにより設定可能である。そし
て、イネーブル信号制御回路３のイネーブル信号S3のＬ
レベル期間は、モードレジスタ６に格納されたモードデ
ータD6に基づき決定される。
レジスタ４′に加え、モードレジスタ６を有している。
モードレジスタ６には、モードデータD6が格納されてお
り、このモードデータD6は図示しないCPUに所定のプロ
グラムを実行させることにより設定可能である。そし
て、イネーブル信号制御回路３のイネーブル信号S3のＬ
レベル期間は、モードレジスタ６に格納されたモードデ
ータD6に基づき決定される。
また、モードレジスタ４′にはモードデータD4′が格
納されており、このモードデータD4′は外部端子P1′を
介して外部より外部入力信号S4′を入力することにより
設定可能である。
納されており、このモードデータD4′は外部端子P1′を
介して外部より外部入力信号S4′を入力することにより
設定可能である。
イネーブル信号制御回路３は、アクセスするアドレス
に基づき、実使用状態にアクセスするメモリが内部メモ
リ２であれば、イネーブル信号S3のＬレベル期間を比較
的短くし高速アクセスを行ったり、外部メモリ５をアク
セスする時にはそのアクセス時間を長くするように設定
している場合、実使用状態時にアクセスするメモリが外
部メモリ５であれば、イネーブル信号S3のＬレベル期間
を比較的長くし低速アクセスを行う、自動アクセス時間
変更機能を有している。この自動アクセス時間変更機能
は、モードレジスタ６にはモードデータD6が所定の値に
設定された場合に実行される。なお、他の構成は従来と
同様であるため、説明は省略する。
に基づき、実使用状態にアクセスするメモリが内部メモ
リ２であれば、イネーブル信号S3のＬレベル期間を比較
的短くし高速アクセスを行ったり、外部メモリ５をアク
セスする時にはそのアクセス時間を長くするように設定
している場合、実使用状態時にアクセスするメモリが外
部メモリ５であれば、イネーブル信号S3のＬレベル期間
を比較的長くし低速アクセスを行う、自動アクセス時間
変更機能を有している。この自動アクセス時間変更機能
は、モードレジスタ６にはモードデータD6が所定の値に
設定された場合に実行される。なお、他の構成は従来と
同様であるため、説明は省略する。
マイクロコンピュータ１は、従来同様、内部メモリ２
に書き込むプログラムを開発する時に利用されるエバリ
ューエーションモードを有している。エバリューエーシ
ョンモードになると、CPUがアクセスするメモリが全て
外部メモリ５に設定される。したがって、実使用状態で
は内部メモリ２に割り当てられたアドレスも、外部メモ
リ５の領域5aに割り当てられる。
に書き込むプログラムを開発する時に利用されるエバリ
ューエーションモードを有している。エバリューエーシ
ョンモードになると、CPUがアクセスするメモリが全て
外部メモリ５に設定される。したがって、実使用状態で
は内部メモリ２に割り当てられたアドレスも、外部メモ
リ５の領域5aに割り当てられる。
しかしながら、前述したように、エバリュエーション
モードに設定されても、イネーブル信号制御回路３の自
動アクセス時間変更機能は不能状態とならず、モードレ
ジスタ６に所定のモードデータD6を書込むことにより、
実行することができる。
モードに設定されても、イネーブル信号制御回路３の自
動アクセス時間変更機能は不能状態とならず、モードレ
ジスタ６に所定のモードデータD6を書込むことにより、
実行することができる。
ここで、マイクロコンピュータ１が実使用時に、内部
メモリ２を用い、さらに、内部には存在しないアドレス
空間である外部メモリ５の領域5bを接続する場合を想定
して、エバリューエーションモードを利用してプログラ
ム開発を行う場合を考える。
メモリ２を用い、さらに、内部には存在しないアドレス
空間である外部メモリ５の領域5bを接続する場合を想定
して、エバリューエーションモードを利用してプログラ
ム開発を行う場合を考える。
まず、所定の外部入力信号S4′をモードレジスタ４′
に与え、エバリューエーションモードを指示するモード
データD4′を、モードレジスタ４′に格納する。する
と、CPUは全てのアドレスに対して外部メモリ５をアク
セスするようになる。一方、モードレジスタ６に、自動
アクセス時間変更機能を指示するモードデータ６を格納
する命令を、開発中のプログラム内の必要箇所すべてに
必要な内容で書き込むことにより、プログラム実行時に
自動アクセス時間変更機能が設定されるようにする。
に与え、エバリューエーションモードを指示するモード
データD4′を、モードレジスタ４′に格納する。する
と、CPUは全てのアドレスに対して外部メモリ５をアク
セスするようになる。一方、モードレジスタ６に、自動
アクセス時間変更機能を指示するモードデータ６を格納
する命令を、開発中のプログラム内の必要箇所すべてに
必要な内容で書き込むことにより、プログラム実行時に
自動アクセス時間変更機能が設定されるようにする。
この状況下で、外部メモリ５の領域5a及び5bにプログ
ラムを書き込み、随時CPUに外部メモリ５に格納された
プログラムを実行させつつプログラム開発を行う。つま
り、実使用状態に用いるROM等の内部メモリ２のアドレ
ス空間に、外部メモリ５の領域5aを置き換えてプログラ
ム開発が行われる。
ラムを書き込み、随時CPUに外部メモリ５に格納された
プログラムを実行させつつプログラム開発を行う。つま
り、実使用状態に用いるROM等の内部メモリ２のアドレ
ス空間に、外部メモリ５の領域5aを置き換えてプログラ
ム開発が行われる。
この時、自動アドレス変更機能が働くことにより、実
使用状態において、アクセスするメモリが内部メモリ２
に相当する外部メモリの領域5aの場合、イネーブル信号
S3のＬレベル期間を比較的短くし高速アクセスを行い、
一方、実使用時もアクセスするメモリが、外部メモリ５
である場合、すなわち外部メモリの領域5bをアクセスす
る場合、イネーブル信号S3のＬレベル期間を比較的長く
し低速アクセスを行う。
使用状態において、アクセスするメモリが内部メモリ２
に相当する外部メモリの領域5aの場合、イネーブル信号
S3のＬレベル期間を比較的短くし高速アクセスを行い、
一方、実使用時もアクセスするメモリが、外部メモリ５
である場合、すなわち外部メモリの領域5bをアクセスす
る場合、イネーブル信号S3のＬレベル期間を比較的長く
し低速アクセスを行う。
つまり、エバリューエーションモードになっても、実
使用状態では、高速アクセス可能な内部メモリ２をアク
セスするアドレスに割当てられた外部メモリ５の領域5a
へのアクセスは高速で行われることになる。その結果、
エバリューエーションモードにおいて実行されるプログ
ラムの時間的実行評価を正しく行なうことができる。
使用状態では、高速アクセス可能な内部メモリ２をアク
セスするアドレスに割当てられた外部メモリ５の領域5a
へのアクセスは高速で行われることになる。その結果、
エバリューエーションモードにおいて実行されるプログ
ラムの時間的実行評価を正しく行なうことができる。
このように、エバリュエーションモードを指示するモ
ードデータD4′を格納するモードレジスタ４′と、実使
用状態に適合したメモリへのアクセス時間を指示するモ
ードデータD6と格納するモードレジスタ６とをそれぞれ
独立して設けることにより、エバリューエーションモー
ドであっても、実使用状態を想定してメモリアクセスを
行うことができるため、実行されるプログラムの時間的
実行評価を正しく行うことができる。
ードデータD4′を格納するモードレジスタ４′と、実使
用状態に適合したメモリへのアクセス時間を指示するモ
ードデータD6と格納するモードレジスタ６とをそれぞれ
独立して設けることにより、エバリューエーションモー
ドであっても、実使用状態を想定してメモリアクセスを
行うことができるため、実行されるプログラムの時間的
実行評価を正しく行うことができる。
なお、実使用時に内部メモリ２のみを用いる場合を想
定して、エバリューエーションモードを利用してプログ
ラム開発を行う場合は、所定の外部入力信号S4′をモー
ドレジスタ４′に与え、エバリューエーションモードを
指示するモードデータD4′をモードレジスタ４′に格納
し、実使用状態に適合した、内部メモリ２用のアクセス
時間を指示するモードデータD6をモードレジスタ６に格
納する。
定して、エバリューエーションモードを利用してプログ
ラム開発を行う場合は、所定の外部入力信号S4′をモー
ドレジスタ４′に与え、エバリューエーションモードを
指示するモードデータD4′をモードレジスタ４′に格納
し、実使用状態に適合した、内部メモリ２用のアクセス
時間を指示するモードデータD6をモードレジスタ６に格
納する。
また、実使用時に外部メモリ５のみを用いる場合を想
定して、エバリューエーションモードを利用してプログ
ラム開発を行う場合は、所定の外部入力信号S4′をモー
ドレジスタ４′に与え、エバリューエーションモードを
指示するモードデータD4′をモードレジスタ４′に格納
し、実使用状態に適合した、外部メモリ５用のアクセス
時間を指示するモードデータD6をモードレジスタ６に格
納する。
定して、エバリューエーションモードを利用してプログ
ラム開発を行う場合は、所定の外部入力信号S4′をモー
ドレジスタ４′に与え、エバリューエーションモードを
指示するモードデータD4′をモードレジスタ４′に格納
し、実使用状態に適合した、外部メモリ５用のアクセス
時間を指示するモードデータD6をモードレジスタ６に格
納する。
以上説明したように、この発明によれば、メモリアク
セス時間制御手段は、第２のモードデータに基づき、実
使用状態に適合したCPUのメモリへのアクセス時間を制
御する。一方、CPUは第１のモードデータに基づき、外
部のメモリとアクセスする。
セス時間制御手段は、第２のモードデータに基づき、実
使用状態に適合したCPUのメモリへのアクセス時間を制
御する。一方、CPUは第１のモードデータに基づき、外
部のメモリとアクセスする。
その結果、CPUが外部のメモリにアクセスするプログ
ラム開発用のエバリューエーションモード時であって
も、実使用状態では内部メモリにアクセスする場合は、
内部メモリに応じたアクセス時間でアクセスさせること
ができるため、時間的実行評価を正しく行うことのでき
るエバリューエーションモードが実現できる。
ラム開発用のエバリューエーションモード時であって
も、実使用状態では内部メモリにアクセスする場合は、
内部メモリに応じたアクセス時間でアクセスさせること
ができるため、時間的実行評価を正しく行うことのでき
るエバリューエーションモードが実現できる。
第１図はこの発明の一実施例であるマイクロコンピュー
タを示すブロック図、第２図は従来のマイクロコンピュ
ータを示すブロック図である。 図において、１はマイクロコンピュータ、２は内部メモ
リ、３はイネーブル信号制御回路、４′,6はモードレジ
スタ、５は外部メモリである。 なお、各図中同一符号は同一または相当部分を示す。
タを示すブロック図、第２図は従来のマイクロコンピュ
ータを示すブロック図である。 図において、１はマイクロコンピュータ、２は内部メモ
リ、３はイネーブル信号制御回路、４′,6はモードレジ
スタ、５は外部メモリである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】内部メモリを有し、外部メモリともアクセ
スが可能なマイクロコンピュータであって、 外部より入力可能で、エバリュエーションモードを指示
する第１のモードデータを格納する第１のモードレジス
タと、 エバリュエーションモード中に、実使用状態に適合し
た、メモリへのアクセス時間を指示する第２のモードデ
ータを、当該エバリュエーションモードに係るプログラ
ムによって格納する第２のモードレジスタと、 前記第１のモードデータに基づき、外部メモリとアクセ
スするCPUと、 前記第２のモードデータに基づき、実使用状態に適合し
た前記CPUのメモリへのアクセス時間を制御するメモリ
アクセス時間制御手段とを備えたマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340217A JP2597409B2 (ja) | 1989-12-28 | 1989-12-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340217A JP2597409B2 (ja) | 1989-12-28 | 1989-12-28 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201036A JPH03201036A (ja) | 1991-09-02 |
| JP2597409B2 true JP2597409B2 (ja) | 1997-04-09 |
Family
ID=18334816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340217A Expired - Lifetime JP2597409B2 (ja) | 1989-12-28 | 1989-12-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597409B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5893923A (en) * | 1997-05-12 | 1999-04-13 | Lexmark International, Inc. | Microcontroller utilizing a circuit to select during reset process an internal or external memory as base memory |
| JP3943277B2 (ja) | 1999-03-23 | 2007-07-11 | セイコーエプソン株式会社 | マイクロコンピュータ及び電子機器 |
| US8327090B2 (en) * | 2007-10-22 | 2012-12-04 | Advantest Corporation | Histogram generation with mixed binning memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175043A (ja) * | 1987-12-28 | 1989-07-11 | Mitsubishi Electric Corp | 論理回路 |
| JPH01234947A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | プロセッサシステム |
-
1989
- 1989-12-28 JP JP1340217A patent/JP2597409B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03201036A (ja) | 1991-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
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