JPH0256644A - マイクロプロセッサ用デバッグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はマイクロプロセッサ用デバッグ装置、特にマ
イクロプロセッサを用いたシステムのプログラム実行状
態を記録するアドレス範囲を指定して、前記プログラム
実行状態を逐次記録し、該記録したデータを再生してデ
バッグを行うマイクロプロセッサ用デバッグ装置に関す
るものである。

［従来の技術］ 一般にマイクロプロセッサを用いたシステム（以下、こ
れを被デバッグ装置と略す）をデバッグする装置（以下
、これをデバッグ装置と略す）には、被デバッグ装置の
マイクロプロセッサの動作、即ちマイクロプロセッサの
出力するアドレス及びその時のデータを記録する機能（
以下、これをトレース機能と略す）が装備されている。

第２図は例えば従来のマイクロプロセッサ用デバッグ装
置のトレース機能部分の回路図であり、図において１０
１は被デバッグ装置、１７は被デバッグ装置１０１が内
蔵するマイクロプロセッサ（以下ＣＰ　Ｕ　１７と略す
）であり、例えばアドレス２４ビツト、データ１６ビツ
、トであるとする。このＣＰＵ１７のアドレスとデータ
情報をデバッグ装置で記録するのである。２００はデバ
ッグ装置であり、以下の１〜１６の機器を内蔵する。１
Ｂはデバッグ装置２００を制御するためのマイクロプロ
セッサ（以下ＣＰＵ１Ｂと略す）であり、例えばアドレ
ス１６ビツト、データ８ビツトであるとする。１４はＣ
ＰＵ１６の制御プログラムを格納しておくＲＯＭ、１．
２は被デバッグ装置のデータとアドレスを記録しておく
メモリで、第２図ではデータ記録回数が４ｋ（２”’）
回分の記録容量をもつ例を示す。３，４は被デバッグ装
置のデータとアドレスのドライバ、１０．１１は記録し
たデータをデバッグ装置のＣＰＵ１Ｂが読出すためのド
ライバ、５はデータを記録しておくメモリ１，２のデー
タ格納アドレスを発生する例えば桁数１２ビツトのカウ
ンタ、６はカウンタ５の発生する１２ビツトのアドレス
とＣＰＵ１６の出力するアドレスのうちの１２ビツトの
アドレスデータとを切換えるためのセレクタ、８はセレ
クタ６に供給するセレクト信号を出力するアンドゲート
、７はカウンタ５の計数値をデバッグ装置のＣＰＵ１Ｂ
が読出すためのドライバ、１３は被デバッグ装置１０１
のデータの記録を行なうかどうかを制御する例えば１ビ
ツトのレジスタ、１２は被デバッグ装置からのリード信
号とライト信号よりデータをメモリ１，２に書込むため
のタイミング用のアンドゲート、９はレジスタ１３から
のデータ記録許可信号と書込みタイミング用信号との論
理演算をするためのオアゲート、１５はデバッグ装置２
００内の各制御を行なうためのデコーダであり、入力さ
れる１６ビツトのアドレスデータをデコードして制御信
号ａ　％　ｆを出力する。

第２図の動作を説明する。まず記録を始める前にカウン
タ５の初期設定を行なう。これはデバッグ装置のＣＰＵ
１１３がデータバスを介してカウンタ５に初期設定デー
タを与え、カウンタ５へのセット命令を実行すると、デ
コーダ１５がこのセット命令をデコードしてカウンタ５
へセット信号すを供給することにより、カウンタ５への
初期データの設定が行なわれる。次に被デバッグ装置１
０１のデータを記録する場合、ＣＰＵ１Ｂはレジスタ１
３にデータ“０“を設定する。これは前記同様にＣＰＵ
１Ｂがデータバスを介してデータ“０”をレジスタ１３
に供給し、同時にデコーダ１５がこのセット命令をデコ
ードしてレジスタ１３にセット信号ｆを供給することに
より実行される。この結果レジスタ１３の出力信号ｇが
“０”となるためドライバ３．４が有効（一般にＥＮＡ
ＢＬＥと呼ばれ素子が動作可能となること）となり被デ
バッグ装置のＣＰＵ１７のデータ及びアドレスがメモリ
１，２に与えられるようになると共にデータ書込みタイ
ミング信号であるアンドゲート１２の出力信号ｔがオア
ゲート９を介してメモリ１，２のライト信号として与え
られるようになり、メモリ１．２に被デバッグ装置のＣ
ＰＵ１７のデータ及びアドレスが記録される。なおこの
時、デコーダの出力ｄ、ｅは共に“１”であり、アンド
ゲート８の出力信号りが“１”となりセレクタ６にセレ
クト信号として供給されるため、セレクタ６は２つの入
力信号のうちカウンタ５からの入力信号を選択出力し、
メモリ１，２へ１２ビツトのアドレス信号として供給し
ている。前記データ書込みタイミング信号ｔは１回発生
する毎にカウンタ５にクロックとして供給され、その計
数値が＋１される。このカウンタ５の計数値がセレクタ
６を介してメモリ１，２のデータ格納アドレスとして供
給されるため、順次メモリ１，２にデータ記録が行われ
る。

またメモリ１，２に記録されたデータを読出す場合は、
まずＣＰＵ１Ｂはレジスタ１３に“１”を書込み、メモ
リ１，２への記録を中止させる。次にＣＰＵ１Ｇはカウ
ンタ５の現在の計数値を知るため、カウンタ５のリード
命令によりデコーダ１５の出力信号Ｃを“０“にしドラ
イバ７に供給する。ドライバ７は有効（ＥＮＡＢＬＥ）
となり、入力されるカウンタ５の計数値を出力しデータ
バスを介してＣＰＵ１Ｂに供給する。ＣＰＵ１６はこの
ようにしてカウンタ５の計数値を読込むと、この計数値
をもとにして必要なメモリのアドレスを計算する。この
計算されたアドレスに対応するメモリ１あるいはメモリ
２に対するリード命令を実行すると、デコーダ１５の出
力信号ｄあるいはｅが“０“となり、その結果アンドゲ
ート８の出力よりセレクタ６に供給されるセレクト信号
りが“０“となる。従ってセレクタ６はＣＰＵ１Ｂのア
ドレスバスから入力されるアドレス信号を選択出力して
メモリ１及び２に供給する。デコーダ１５の出力信号ｄ
とｅはそれぞれドライバ１０と１１に供給されているの
で、同時にドライバ１０あるいは１１が有効となり、Ｃ
ＰＵＩＢはドライバ１０あるいは１１を介してメモリ１
あるいは２の指定したアドレスから記録されたデータを
データバスを介して読取ることができる。

ＣＰ　Ｕ　１６はメモリ１，２に記録されている被デバ
ッグ装置のＣＰＵ１７のデータ及びアドレスに必要な処
理を施こし表示等を行なう。なお以上述べたカウンタ５
への初期設定、記録の制御、記録したデータの読み出し
及び処理等はＲＯＭＬＡ内のプログラムに従いデバッグ
装置のＣＰＵｌ０が行なう。

［発明が解決しようとする課題］ 上記のような従来のマイクロプロセッサ用デバッグ装置
では、マイクロプロセッサの総ての動作を記録するため
、デバッグ装置のメモリ容量が小さいと短時間分の動作
しか記録できないため、必要な部分の動作が十分に記録
されない。また長時間の記録をするためにはメモリの容
量を大きくする必要があり、記憶素子数の増加や価格の
上昇の原因となるとともに、デバッグに必要とする部分
以外の動作も記録されしまうため、マイクロプロセッサ
の動作解析に時間を要するという第１の問題点があった
。

また彼デバッグ装置とデバッグ装置のマイクロプロセッ
サのバス幅が一致しない場合、例えば被デバッグ装置の
データバスが１６ビツトでデバッグ装置のデータバスが
８ビツトの場合に、２回に分けてデータを読込む必要が
あり、効率良く被デバッグ装置のデータ記録が行なえな
いという第２の問題点があった。

この第１の発明は上記第１の問題点を解決するためにな
されたもので、データ記録時における不必要な部分の動
作をも記録するという問題点を除去し、トレース機能を
有効に利用できるマイクロプロセッサ用デバッグ装置を
提供することを目的とする。

この第２の発明は上記第２の問題点を解決するためにな
されたもので、被デバッグ装置とデバッグ装置のマイク
ロプロセッサのバス幅か一致しない場合にも、効率良く
被デバッグ装置のデータ記録が行なえるマイクロプロセ
ッサ用デバッグ装置を提供することを目的とする。

［課題を解決するための手段］ この第１の発明に係るマイクロプロセッサ用デバッグ装
置は、マイクロプロセッサを用いたシステムのプログラ
ム実行状態を逐次記録し、該記録したデータを再生して
デバッグを行う装置において、前記マイクロプロセッサ
のプログラム実行状態を記録するアドレス範囲を設定す
るアドレス範囲設定回路と、前記マイクロプロセッサの
データバス及びアドレスバスのデータをそれぞれ記録及
び再生するデータ記憶回路と、前記マイクロプロセッサ
のアドレスデータが前記アドレス範囲設定回路の設定範
囲内のとき、前記データ記憶回路に対して、前記マイク
ロプロセッサのデーパス及ヒアドレスバスのデータの記
録制御と、該記録したデータの再生制御とを行うデータ
記録及び再生制御回路とを備えたものである。

この第２の発明に係るマイクロプロセッサ用デバッグ装
置は、マイクロプロセッサを用いたシステムのプログラ
ム実行状態を逐次記録し、該記録したデータを再生して
デバッグを行う装置において、前記被デバッグ用マイク
ロプロセッサのプログラム実行状態を記録するアドレス
範囲を設定するアドレス範囲設定回路と、前記被デバッ
グ用マイクロプロセッサのデータバス及びアドレスバス
のデータをそれぞれ記録及び再生するデータ記憶回路と
、前記被デバッグ用マイクロプロセッサのアドレスデー
タが前記アドレス範囲設定回路の設定範囲内で、データ
記録又はデータ再生の要求が発生したとき、前記被デバ
ッグ用マイクロプロセッサによるデータ記録又はデータ
再生の初期制御に基づき、前記初期制御終了後に前記デ
ータ記憶回路に対して、前記被デバッグ用マイクロプロ
セッサのデータバス及びアドレスバスのデータの記録制
御と、該記録したデータの再生制御とを行うデータ記録
及び再生制御回路とを備え、たちのである。

［作用］ この第１の発明においては、マイクロプロセッサを用い
たシステムのプログラム実行状態を逐次記録し、該記録
したデータを再生してデバッグを行う装置において、前
記被デバッグ用マイクロプロセッサのプログラム実行状
態を記録するアドレス範囲を限定するため、前記アドレ
スの上限値及び下限値をそれぞれ設定する１対のレジス
タを設け、前記１対のレジスタの設定値と前記被デバッ
グ用マイクロプロセッサのアドレスとを比較して、前記
披デバッグ用マイクロプロセッサのアドレスが設定範囲
内のときのみに、被デバッグ用マイクロプロセッサのデ
ータバス及びアドレスバスのデ・−タの記録を可能とす
る制御動作を行い、デバッグに不要な部分の記録を行な
わないようにしたものである。

この第２の発明においては、マイクロプロセッサを用い
たシステムのプログラム実行状態を逐次記録し、該記録
したデータを再生してデバッグを行う装置において、デ
バッグ装置の制御用マイクロプロセッサに被デバッグ装
置のマイクロプロセッサを利用し、デバッグ装置からの
データ記録又はデータ再生の要求により、被デバッグ用
マイクロプロセッサにデバッグ装置のデータ記録又はデ
ータ再生に必要な初期制御を行なわせ、前記初期制御終
了後は、デバッグ装置が単独で被デバッグ用マイクロプ
ロセッサのデータバス及びアドレスバスのデータの記録
及び再生を行なえるようにしたものである。

［実施例コ 第１図はこの第１の発明に係るマイクロプロセッサ用デ
バッグ装置の回路図であり、１〜８．ｌＯ〜１４．１６
〜１７及び１０１は前記従来装置と全く同一のものであ
る。２０及び２１は記録するアドレスの下限値及び上限
値をそれぞれ指定するための例えば２４ビツトのレジス
タであり、２０はＹレジスタ、２１はＺレジスタと称す
る。２２及び２３はＹレジスタ２０及びＺレジスタ２１
のそれぞれ２４ビツトの設定値と被デバッグ装置のＣＰ
Ｕ１７の２４ビツトのアドレス値を個別に比較するデー
、夕比較器である。２４及び２５はオアゲート、２Ｂは
デコーダ、２７は例えばキーボード等の入力装置である
。１００はデバッグ装置で上記１〜８．１０〜１４．　
ｔｅ、及び２０〜２７の機器を内蔵している。

第１図の回路図の接続につき説明する。被デバッグ装置
１０１のＣＰＵ１７は例えばアドレス２４ビツト、デー
タ１６ビツトであるとする。このＣＰＵ１７の１６ビツ
トのデータバスはドライバ３を介してメモリ１のデータ
入力端子に接続され、２４ビツトのアドレスバスはドラ
イバ４を介してメモリ２のデータ入力端子及びデータ比
較器２２．２３のそれぞれの一方の入力端子に接続され
ている。メモリ１゜２のデータ出力端子は、ドライバ１
０．１１を介してデバッグ装置１００のＣＰＵ１Ｂのデ
ータバスに接続されている。Ｙレジスタ２０及びＺレジ
スタ２１の入刃端子はＣＰＵ１６のデータバスに接続さ
れ、それぞれのレジスタの出力はデータ比較器２２．２
３の他方の入力端子に接続される。データ比較器２２．
２３のそれぞれの出力はオアゲート２４を介してオアゲ
ート２５の入力端子の１つに人力される。被デバッグ装
置のＣＰＵ１．７のリード信号とライト信号はアンドゲ
ート１２を介してオアゲート２５の入力端子の１つに接
続される。レジスタ１３の出力はオアゲート２５の入力
端子の１つと、ドライバ３，４のイネーブル端子に接続
されている。オアゲート２５の出力はメモリ１，２のラ
イト端子及びカウンタ５のカウントクロック端子に接続
されている。デコーダ２６の出力信号ｄとｅはそれぞれ
メモリ１と２のリード端子及びドライバ１０と１１のイ
ネーブル端子に接続される。アンドゲート８はデコーダ
２６の出力信号ｄとｅの論理積を出力し、セレクタ６の
セレクト端子に接続される。カウンタ５の出力はセレク
タ６の一方の入力に接続されるのと同時にドライバ７を
介してＣＰＵ１Ｂのデータバスに接続されている。セレ
クタ６の他方の入力にはＣＰＵ１８のアドレスバスか接
続され、その出力はメモリ１゜２のアドレス入力端子に
接続されている。またＲ２Ｍ１７はＣＰＵ１１３のアド
レスバスとデータバスに接続されている。デコーダ２６
の出力信号ｐは入力装置２７に接続され、入力装置２７
の出力はデータバスに接続されている。

第１図の動作を説明する。まずデータ記録を行う場合に
は、データ記録を行いたいアドレス範囲の下限値をＹレ
ジスタ２０に、上限値をＺレジスタ２１に設定する。こ
れはデバッグ装置の入力装置２７からの下限及び上限設
定値を、ＣＰＵＩＧがそれぞれのレジスタへのセット命
令を実行することにより、デコーダ２６の出力信号に、
Ωを操作して行なう。第１図の場合ＣＰＵ１６のデータ
バスが８ビツトであるのに対し、Ｙ、Ｚレジスタには２
４ビツトのデータを設定する必要があるため、ＣＰＵＬ
Ｂは３回に分けてこの設定を行う。必要てあればカウン
タ５にも同様の方法で入力装置２７からのカウンタ初期
値を設定する。次に、実際にデータを記録する場合につ
いて説明する。デバッグ装置のＣＰＵ１６はレジスタ１
３に“０”をセットし、レジスタ１３の出力である記録
書込み許可信号ｇを“０゛にする。これによりドライバ
３．４が有効になり、彼デバッグ装置のＣＰＵ１７の１
６ビツトのデータ及び２４ビツトのアドレスデータがメ
モリ１，２に供給されるようになる。被デバッグ装置の
ＣＰＵ１７のアドレスデータは同時にドライバ４を介し
てデータ比較器２２及び２３の一方に入力される。デー
タ比較器２２は入力されるそれぞれ２４ビツトのＣＰＵ
１７のアドレスデータと、Ｙレジスタ２０に設定されて
いる下限値とを比較する。この時（ＣＰＵＬ７のアドレ
ス値）≧（Ｙレジスタの設定値）ならばデータ比較器２
２の出力は“０″となるが、それ以外ならば“１″とな
る。同様にデータ比較器２３は人力されるそれぞれ２４
ビツトのＣＰＵ１７のアドレスデータと、Ｚレジスタ２
１に設定されている上限値とを比較する。この時（ＣＰ
Ｕ１７のアドレス値）≦（Ｚレジスタの設定値）ならば
データ比較器２３の出力は“Ｄ″となるが、それ以外な
らば“１”となる。従ってＣＰＵ１７のアドレス値が次
の（１）式を満足するときのみオアゲート２４の出力信
号ｊが０″となる。

（Ｚレジスタの設定値）≧（ＣＰＵ１７のアドレス値）
≧（Ｙレジスタの設定値）　　　　・・・（１）オアゲ
ート２４からオアゲート２５に入力される信号ｊが“０
″　（即ちＣＰＵ１７のアドレス値が上下限設定値内に
ある場合）で且つ、レジスタ１３からオアゲート２５に
入力される記録書込み許可信号ｇも“０゛の場合に、Ｃ
ＰＵ１７よりリード信号あるいはライト信号が発生しア
ンドゲート１２の出力信号ｔが“０″になるとアオゲー
ト２５の出力信号ｉが“０″となり、メモリ１．２への
ライト信号が発生し、ＣＰＵＬ７のデータ及びアドレス
データがメモリ１，２に記録される。また同時にカウン
タ５にこのライト信号がカウントクロックとして入力さ
れているためカウンタ５の計数値が＋１される。

またこのデータ記録書込み時には、デコーダ２６の出力
信号ｄ、ｅが共に“１″であり、アンドゲート８の出力
が“１”となり、セレクタ６に供給されるため、セレク
タ６はカウンタ５からの入力デ−タを選択出力してメモ
リ１．２へアドレス信号として供給している。従ってカ
ウンタ５の計数値が＋１される度に、メモリ１，２のデ
ータ格納アドレスも１番地ずつ増加され、順次メモリ１
，２へのデータ書込みが実行される。このメモリ１゜２
へのデータ書込みは、ＣＰＵ１７のアドレス値が前記（
１）式を満足する期間中は継続される。しかしＣＰＵ１
７のアドレス値が（１）式を満足しなくなると、オアゲ
ート２４の出力信号ｊが“１”となり、その結果メモリ
１．２へのライト信号及びカウンタ５へのカウントクロ
ックも発生しなくなり、メモリ１，２へのデータ記録動
作は停止する。

次に記録された情報を読出す場合は、まずデバッグ装置
のＣＰＵ１Ｂはカウンタ５の計数値を読込むためにカウ
ンタ５のリード命令を実行すると、デコーダ２６の出力
信号Ｃが“０＃となり、ドライバ７を介してカウンタ５
の計数値を読込むことができる。また記録したメモリの
内容を読出す場合にＣＰＵ１Ｂは、レジスタ１３に１′
を設定し、メモリ１，２への記録を停止する。レジスタ
１３の出力信号ｇが１″になるとオアゲート２５の出力
信号ｉが“１″となり、メモリ１，２へのライト信号及
びカウンタへのクロックが発生しなくなり、同時にドラ
イバ３，４が無効となるので、デバッグ装置１００と被
デバッグ装置１０１が切離された状態になる。そして先
に読込んだカウンタ５の計数値をもとに、データ読出し
に必要なメモリ１．２のアドレスを計算する。そしてＣ
ＰＵ１７のデータの内容を知りたい時は、計算したアド
レスをＣＰＵ１６はアドレスバスに与え、メモリ１への
リード命令を実行する。この場合デコーダ２６の出力信
号ｄが“Ｏ”となり、アンドゲート８の出力信号りも“
０”となり、この出力信号りの“０”がセレクタ６に供
給されているため、セレクタ６はアドレスバス上のデー
タ１２ビツトを選択出力してメモリ１に供給する。また
ドライバ１０が有効となり、メモリ１の１８ビツトのデ
ータがドライバ１０を介して２回に分けてＣＰ　Ｕ　１
Ｂのデータバス上に出力されるのでＣＰＵ１Ｂは８ビツ
トずつこのデータを読込むことができる。全、く同様の
方法によりメモリ２に記録されている２４ビツトのＣＰ
Ｕ１７のアドレス情報をｃ　Ｐ　Ｕ　１Ｂは３回に分け
て８ビツトずつ読込むことができる。この場合ＣＰ０１
Ｂのメモリ２へのリード命令によりデコーダ２６の出力
信号ｅが“０”となり、ドライバ１１が有効となり、２
４ビツトのデータを３回に分けて読込む点が異なるのみ
で、その他はＣＰＵ１７のデータ情報の読込みと全く同
じ動作となる。以上のようにして読込んだ情報をＣＰＵ
１Ｂで処理をして表示等を行なう。

デバッグ装置１００の上記処理動作は同装置内のＲＯＭ
　１４に格納された制御プログラムに従ってＣＰ　Ｕ　
１Ｂが行なう。

第３図はＹレジスタ及び２レジスタの設定値と記録され
るアドレス範囲を示す図である。図においてはＣＰＵ１
７のアドレス範囲を０≦ＣＰＵ１７のアドレス≦Ｍとし
、また２つの数ａ、ｂを０≦ａく５６Ｍとしている。記
録されるＣＰＵ１７のアドレス範囲は、Ｙレジスタの設
定値及びＺレジスタの設定値の組み合せに従って、それ
ぞれのケース番号の欄に示されている。

第４図はこの第２の発明に係るマイクロプロセッサ用デ
バッグ装置の回路図であり、１〜８，１０〜１４．１７
．２０〜２４．２７及び１０１は前記第１図の装置と全
く同一のものである。２５Ａはオアゲート、２６Ａはデ
コーダ、２８はナンド（ＮＡＮＤ）ゲート、１００　Ａ
はデバッグ装置で上記１〜８．１０〜１４．２０〜２４
．２５Ａ、　２６Ａ及び２７〜２８を内蔵するがＣＰＵ
は内蔵しない。

第４図の回路図の接続につき説明する。被デバッグ装置
ｌｏｔのＣＰＵ１７は例えばアドレス２４ビツト、デー
タ１６ビツトであるとする。このＣＰＵ１７の２４ビツ
トのアドレスバスは直接デバッグ装置１００　Ａのセレ
クタ６の一方の入力、ＲＯＭ１４のアドレス端子及びデ
コーダ２Ｂに接続されると共に、ドライバ４を介してメ
モリ２のデータ入力端子及びデータ比較器２２．２３の
一方の入力に接続される。

ＣＰＵ１７の１６ビツトのデータバスは直接Ｙレジスタ
２０、ｚレジタ２１（７）入力、ＲＯＭ　１４（７）デ
ータ端子、カウンタ５の入力、レジスタ１３の入力及び
入力装置２７の出力に接続されると共に、ドライバ３を
介してメモリ１のデータ入力端子にも接続される。

メモリ１，２のデータ出力端子はドライバｔｏ、ｉｉを
介してＣＰＵＬ７のデータバスに接続され、カウンタ５
の出力はセレクタ６の他方の入力及びドライバ７を介し
て、ＣＰＵ１７のデータバスに接続される。Ｙレジスタ
２０とＺレジスタ２１の出力はそれぞれデータ比較器２
２と２３の他方の入力に接続され、データ比較器２２．
２３の出力は共通にオアゲート２４を介してオアゲート
２５Ａの入力端子の１つに接続される。ＣＰ　Ｕ　１７
のリード信号とライト信号はアンドゲート１２を介して
オアゲート２５Ａの入力端子の１つに接続されると共に
、それぞれ個別にデコーダ２６Ａにも接続される。レジ
スタ１３の出力はオアゲート２５Ａの入力端子の１つ及
びドライバ３゜４のイネーブル端子に接続される。デコ
ーダ２６Ａの出力総てがナントゲート２７を介してオア
ゲート２５の入力端子の１つに接続され、オアゲート２
５の出力はメモリ１．２のライト端子及びカウンタ５へ
のカウントクロック端子に接続される。また、デコーダ
２６Ａの出力信号ｄ、ｅはそれぞれメモリ１．２のリー
ド端子及びドライバ１０．１１のイネーブル端子に接続
されるとともに、アンドゲート８を介してセレクタ６の
セレクト入力端子に接続される。そして入力装置２７の
一方の出力信号ｎはデバッグ装置用に割当てられた被デ
バッグ装置のＣＰＵ１７の割込入力端子に接続され、他
方の出力信号ＱはＣＰ　Ｕ　１７のデータバスに接続さ
れる。またデコーダ２６Ａの出力信号ｐは入力装置２７
の入力端子に接続されている。

第５図はこの第２の発明に係るマイクロプロセッサ用デ
バッグ装置の状態変移図である。

第５図を参照し第４図の動作の説明を行なう。

第５図の状態変遷図の状態Ｉにおいては、被デバッグ装
置１０１はデバッグ装置１００Ａと切り離されている状
態である。即ち被デバッグ装置１０１のＣＰＵ１７は自
己の実行プログラムに従って所定の動作を行い、デバッ
グ装置１００Ａはデータの記録を行っていない。状態■
から状態ｍＡへの移行は、デバッグ装置内の入力装置２
７のスイッチ等の操作により、一定時間割込入力信号ｎ
を０″とじて披デバッグ装置１０１のＣＰＵ１７に割込
みを発生させることにより行われる。この状態ｍＡでは
ＣＰＵ、１７は自己の実行プログラムを一時中断し、あ
らかじめ割込処理プログラムであるデバッグ装置の制御
プログラムが格納されているＲＯＭ１４に制御を移す。

これにより前述の第１図のＣＰＵ１Ｂが行ったことをＣ
ＰＵ１７が行う。即ちＣＰＵ１７は人力装置２７からの
指示により記録したいアドレスの下限値と上限値をそれ
ぞれＹレジスタ２０、Ｚレジスタ２１に設定し、カウン
タ５の初期設定を行ない、レジスタ１３に“０”をセッ
トし１．書込み許可信号ｇを“０″にする。被デバッグ
装置１０１のＣＰＵ１７はデバッグ装置１００Ａに対す
る上記初期設定動作を終了した後、入力装置２７からの
指示により、実行コマンド又は復帰コマンドを実行する
ことにより、状態ＩＩＢに移行し被デバッグ装置ｌｏｔ
のプログラムに制御を移す。またデバッグ装置１００　
Ａは以後単独でデータの記録を開始する。

即ちデバッグ装置のデコーダ２８Ａはデバッグ装置１０
０Ａに割当てられたアドレス以外のアドレスデータが入
力されるとその出力が総て“１″となり、その結果ナン
トゲート２７Ａの出力信号ｍが“０″となり、ＣＰＵ２
７のアドレス値が上下限設定値内であるとオアゲート２
４の出力信号ｊが“０”になり、またＣＰＵ１７よりリ
ード信号あるいはライト信号が“０“となると、アンド
ゲート１２の出力信号ｔも“０”となるので、オアゲー
ト２５Ａの総ての入力信号が０”となる。従ってオアゲ
ート２５Ａの出力信号もＯ”となり、メモリ１．２への
ライト信号が発生する。また同時にカウンタ５にこのラ
イト信号がカウンタクロックとして入力され、カウンタ
５の計数値が＋１される。このようにして、第１図の装
置と同様にＣＰＵ１７のデータ及びアドレスがメモリ１
．２に順次記録される。

また被デバッグ装置１０１はデバッグ装置１００Ａとは
関係なく、自己のプログラムにより独立に制御されてい
る。この状態ＩＩＢにおいて再びデバッグ装置内の入力
装置２７のスイッチ等の操作により、一定時間割込信号
ｎを“０”として被デバッグ装置１０１のＣＰＵ１７に
割込みを発生させると状態■に移行する。この状態■は
、状態１１Ｂでの被デバッグ装置１０１は単独で自己の
プログラムに従って動作を行い、デバッグ装置１００Ａ
も単独でデータ記憶を行っていた状態から、再び披デバ
ッグ装置１０１の（、Ｐ　Ｕ　１７の制御をデバッグ装
置１００Ａ内のＲＯＭ１４のプログラムに移すことにな
る。この状態■においては、ＣＰＵ１７はデバッグ装置
１００Ａに制御が移るため、デバッグ装置１００Ａに割
当てられたアドレスで動作する。このためデコーダ２６
Ａの出力のいずれかが“０”になり、ナントゲート２７
Ａの出力信号ｍは“１”となり、オアゲート２５Ａの出
力信号ｉも１＃となる。従ってメモリ１．２へのライト
信号が発生しない。それ故レジスタ１３の出力信号ｇが
“０“で書込み許可状態であっても、被デバッグ装置１
０１のＣＰＵ１７がデバッグ装置１００Ａの制御を行っ
ている時間中は、ＣＰ　Ｕ　１７のデータ及びアドレス
データの記録は行われない。このデータ記録か一時中断
された状態が状態■である。ＣＰＵ１７がデバッグ装置
の入力装置２７からの指示により再び自己の実行プログ
ラムに戻ると、この状態■から最初の状態Ｉ又は状態ｎ
Ｂに移行する。例えばこの状態■において入力装置２７
からの指示が「データの記録を停止させる」場合は状態
Ｉに戻る。また状態■において入力装置２７からの指示
が「現在まで記録したデータを表示器に表示し、以後再
びデータ記録を再開させる」場合は、状態■Ｂに復帰す
る。

このように被デバッグ装置のＣＰＵｌ７をデバッグ装置
のＣＰＵとして用いるためＣＰＵが共用されるほか、被
デバッグ装置とデバッグ装置のバス幅が異なるというこ
とがなく、効率的なデバッグ処理が行なえる。

［発明の効果コ 以上のようにこの第１の発明によれば、マイクロプロセ
ッサを用いたシステムのプログラム実行状態を記録する
ときに、前記記録する被デバッグ用マイクロプロセッサ
のアドレス範囲を限定するアドレス範囲設定回路を設け
たので、不要な部分の記録が少くなり、記録用メモリ容
量が節約され、またマイクロプロセッサの動作解析に必
要な時間が短縮できる効果を有する。

またこの第２の発明によれば、マイクロプロセッサを用
いたシステムのプログラム実行状態を記録し又は再生を
するときに、デバッグ装置の制御用マイクロプロセッサ
として披デバッグ用マイクロプロセッサを使用し、記録
又は再生の初期制御を行なわせ、デバッグ装置自身はマ
イクロプロセッサを内蔵しないので、デバッグ装置の構
成が簡単になり、装置の価格を下げる効果がある。また
デバッグ装置の記録又は再生の初期制御期間中はデータ
の記録を行わないため、従来のデバッグ装置と同様なト
レース機能を有する。さらに、被デバッグ装置のマイク
ロプロセッサをデバッグ装置の制御用マイクロプロセッ
サとして用いるため、バスの幅が同じになり効率的な処
理を行なえることが期待できる。

【図面の簡単な説明】

第１図はこの第１の発明に係るマイクロプロセッサ用デ
バッグ装置の回路図、第２図は従来のマイクロプロセッ
サ用デバッグ装置のトレース機能部分の回路図、第３図
はＹレジスタ及びＺレジスタの設定値と記録されるアド
レス範囲を示す図、第４図はこの第２の発明に係るマイ
クロプロセッサ用デバッグ装置の回路図、第５図はこの
第２の発明に係るマイクロプロセッサ用デバッグ装置の
状態変位図である。 図において、１，２はメモリ、３，４，７．１０゜１１
はドライバ、５はカウンタ、６はセレクタ、８゜１２は
アンドゲート、９．２４．２５．２５Ａはオアゲート、
１３はレジスタ、１４はＲ−ＯＭ、　１５．２８．２６
Ａはデコーダ、１６．１７はＣＰＵ、２０はＹレジスタ
、２１はＺレジスタ、２２．２３はデータ比較器、２７
は入力装置、２８はナントゲート、１００　、１００　
Ａ、　２００はデバッグ装置、１０１は被デバッグ装置
である。 第５図

Claims (2)

【特許請求の範囲】
1. （１）マイクロプロセッサを用いたシステムのプログラ
   ム実行状態を逐次記録し、該記録したデータを再生して
   デバッグを行う装置において、前記マイクロプロセッサ
   のプログラム実行状態を記録するアドレス範囲を設定す
   るアドレス範囲設定回路と、 前記マイクロプロセッサのデータバス及びアドレスバス
   のデータをそれぞれ記録及び再生するデータ記憶回路と
   、 前記マイクロプロセッサのアドレスデータが前記アドレ
   ス範囲設定回路の設定範囲内のとき、前記データ記憶回
   路に対して、前記マイクロプロセッサのデータバス及び
   アドレスバスのデータの記録制御と、該記録したデータ
   の再生制御とを行うデータ記録及び再生制御回路とを備
   えたことを特徴とするマイクロプロセッサ用デバッグ装
   置。
2. （２）マイクロプロセッサを用いたシステムのプログラ
   ム実行状態を逐次記録し、該記録したデータを再生して
   デバッグを行う装置において、前記被デバッグ用マイク
   ロプロセッサのプログラム実行状態を記録するアドレス
   範囲を設定するアドレス範囲設定回路と、 前記被デバッグ用マイクロプロセッサのデータバス及び
   アドレスバスのデータをそれぞれ記録及び再生するデー
   タ記憶回路と、 前記被デバッグ用マイクロプロセッサのアドレスデータ
   が前記アドレス範囲設定回路の設定範囲内で、データ記
   録又はデータ再生の要求が発生したとき、前記被デバッ
   グ用マイクロプロセッサによるデータ記録又はデータ再
   生の初期制御に基づき、前記初期制御終了後に前記デー
   タ記憶回路に対して、前記被デバッグ用マイクロプロセ
   ッサのデータバス及びアドレスバスのデータの記録制御
   と、該記録したデータの再生制御とを行うデータ記録及
   び再生制御回路とを備えたことを特徴とするマイクロプ
   ロセッサ用デバッグ装置。