JP2007524274A - データのコンパクト化およびピン割当て - Google Patents
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Abstract
Description
本発明の局面は、概してエミュレーションの分野に関し、特に、デバッグ・リソースと、データを効率的にコンパクト化し、ピンを効率的に利用する方法とに関する。
エミュレーション・システムは通常、デバッグ機能を組み込まずに、汎用フィールド・プログラマブル・ゲート・アレイ(FPGA)などのプログラム可能な論理回路(PLD)を含むエミュレーション集積回路を用いて形成されていた。このようなエミュレーション・システムに関する設計をエミュレートする場合、設計は、設計の形式的な記述をコンパイルし、設計をサブセットとして区画化し、様々なサブセットをエミュレーション・システムの様々な論理ボードのエミュレーション集積回路の論理素子(LE)にマップし、次いで論理素子を相互接続するように様々な相互接続を構成することによって「実現」される。区画化動作およびマッピング動作は通常、エミュレーション・システムの一部であるかまたはエミュレーション・システムと相補的なワークステーション上で実行され、それに応じて、構成情報が、エミュレーション集積回路を備える論理ボード上にダウンロードされ、次いでエミュレーション集積回路上にダウンロードされる。
したがって、様々な状態データ・サンプルからの関心対象データのソートおよび/またはコンパクト化を可能にすることのできるエミュレーション・システムが必要である。本発明の一局面は、状態データのサンプルを受信し、状態データをソートして関心対象データおよび無視されるデータをグループ分けし、かつ/または各サンプルから関心対象データを抽出する第1の選択論理回路を含んでよいエミュレーション・デバッグ・リソースを提供する。エミュレーション・デバッグ・リソースは、抽出された関心対象データを交互に受信し、したがって、一方のバッファが満杯になった後で他方のバッファが抽出された関心対象データを受信するカレント・バッファおよびバックアップ・バッファを含んでよい。カレント・バッファとバックアップ・バッファを交互に選択し、選択されたバッファが満杯になったときに選択されたバッファからデータを吐き出させる第2の選択論理回路をエミュレーション・デバッグ・リソースの一部として設けることができる。さらに、エミュレーション・デバッグ・リソースは、選択されたバッファから吐き出されたデータを受信する出力ストレージデバイスを含んでよい。
様々な例示的な態様についての以下の説明では、添付の図面を参照する。図面は各態様の一部を形成し、図面には、本発明を実施できる様々な態様が一例として示されている。他の態様を利用することができ、本発明の範囲から逸脱せずに構造および機能上の修正を施せることを理解されたい。
Claims (31)
- 以下の段階を含む、エミュレーション・システムの状態データをコンパクト化する方法:
第1の状態データ・サンプルを受信する段階;
第1のサンプルをソートする段階;
第1のバッファ内の残りのストレージスペースが存在するかどうかを判定する段階;および
ソート済みの第1のサンプルを格納する段階。 - ソート済みの第1のサンプルを第1のバッファに格納した後、第1のバッファが満杯であるかどうかを判定する段階をさらに含む、請求項1記載の方法。
- ソート済みの第1のサンプルを2つの部分に分割する段階をさらに含む、請求項1記載の方法。
- ソート済みの第1のサンプルを格納する段階が、ソート済みの第1のサンプルの一部を第1のバッファに格納する段階、および、ソート済みの第1のサンプルの残りの部分を第2のバッファに格納する段階を含む、請求項3記載の方法。
- ソート済みの第1のサンプルの一部によって第1のバッファが満杯になる、請求項4記載の方法。
- 第2のバッファが第1のバッファの役割を負い、第1のバッファは第2のバッファの役割を負う、請求項5記載の方法。
- 第1のバッファのデータを出力ストレージデバイスに吐き出す段階をさらに含む、請求項5記載の方法。
- 以下の段階をさらに含む請求項1記載の方法:
第2の状態データ・サンプルを受信する段階;
第2のサンプルをソートする段階;および
ソート済みの第2のサンプルを格納する段階。 - ソート済みの第2のサンプルを格納する段階が、
ソート済みの第1のサンプルを格納した後で、第1のバッファ内に残りのストレージスペースが存在するかどうかを判定する段階、および
ソート済みの第1のサンプルを格納した後で第1のバッファ内に残りのストレージスペースが存在する場合、ソート済みの第2のサンプルの少なくとも一部を第1のバッファに格納する段階を含む、請求項8記載の方法。 - 第1の状態データ・サンプルが、再構成可能なエミュレーション・リソースから受信される、請求項1記載の方法。
- ソート済みの第1のサンプルを格納する段階が、第1のサンプル全体をカレント・バッファに格納する段階を含む、請求項1記載の方法。
- ソート済みの第1のサンプルが、関心対象データおよび無視されるデータの両方を含む、請求項1記載の方法。
- 第1のサンプルをソートする段階が、
第1のサンプル内の関心対象データのビットを識別する段階、
残りのストレージスペースが存在する第1のバッファ内のビット位置を識別する段階、および
第1のサンプルの識別された関心対象データのビットを、ソート済みの第1のサンプルのビット位置に対応するようにソートする段階を含み、
第1のバッファ内の識別されたビット位置が、ソート済みの第1のサンプルのビット位置である、請求項1記載の方法。 - 残りのストレージスペースが存在する第1のバッファ内の次のビット位置を識別する段階、および
第1のサンプルの識別された関心対象データの少なくとも第2のビットを、ソート済みの第1のサンプルの次のビット位置に対応するようにソートする段階をさらに含み、
第1のバッファ内の次の識別されたビット位置が、ソート済みの第1のサンプルの次のビット位置である、請求項13記載の方法。 - 第1のバッファ内に残りのストレージスペースは存在していないと判定されたとき、
残りのストレージスペースが存在する第2のバッファ内の第1のビット位置を識別する段階をさらに含み、
残りのストレージスペースが存在する第2のバッファの識別された第1のビット位置は、ソート済みの第1のサンプルの第1のビット位置である、請求項13記載の方法。 - 第1のサンプルに関連する情報を格納する段階をさらに含む、請求項1記載の方法。
- 情報が、第1のサンプルの関心対象データのビット位置を含む、請求項16記載の方法。
- 情報が、第1のサンプルに関連するピンの識別情報を含む、請求項16記載の方法。
- 以下の段階をさらに含む、請求項16記載の方法:
第2の状態データ・サンプルを受信する段階;
第2のサンプルを格納する段階;
第1のサンプルに関連する情報をメモリに格納する段階;および
第2のサンプルに関連する情報をメモリに格納する段階。 - 以下を含む装置:
状態データのサンプルを受信し、状態データのサンプルをソートし、各状態データ・サンプルから関心対象データを選択するように構成された第1の選択論理回路;
第1の選択論理回路に結合され、選択された関心対象データを受信するように構成された第1および第2のバッファ;
第1および第2のバッファに結合され、選択されたバッファのデータを吐き出させるため相互に第1および第2のバッファを選択するように構成された第2の選択論理回路;ならびに
第2の選択論理回路に結合され、選択されたバッファから吐き出されたデータを受信するように構成された出力ストレージデバイス。 - 第1の選択論理が、マルチプレクサを含む、請求項20記載の装置。
- 第2の選択論理回路が、マルチプレクサを含む、請求項20記載の装置。
- 第1の選択論理回路が、第1のバッファが満杯になるときに関心対象データを第2のバッファに送信する、請求項20記載の装置。
- 第1の選択論理回路が、関心対象データ・ソータを含む、請求項20記載の装置。
- 状態データのサンプルに関連する情報を格納するように構成されたメモリをさらに含む、請求項20記載のシステム。
- 情報が、少なくとも状態データ・サンプルの関心対象データのビット位置を含む、請求項25記載のシステム。
- 情報が、各状態データ・サンプルに関連するピンの識別情報を含む、請求項25記載のシステム。
- 出力ストレージ装置が、各状態データ・サンプルに関連する情報を格納するように構成される、請求項20記載のシステム。
- 以下の段階を含む、トレースデータ・チェーンを集積回路のピンに関連付ける方法;
複数のトレースデータ・チェーンの各トレースデータ・チェーンのトレースデータ充填速度を求める段階;および
複数のトレースデータ・チャーンに複数のピンを関連付けて、少なくとも求められたトレースデータ・チェーン充填速度に基づいてトレースデータ・チェーンからデータを転送するスケジュールを決定する段階。 - エミュレーション・デバッグ・リソースにおいて、以下の段階を含む方法:
複数のトレースデータ・チェーンの充填速度を求める段階;
少なくとも求められた充填速度に基づいて、複数のトレースデータ・チェーンに複数のピンを関連付けるスケジュールを決定する段階;および
求められたスケジュールに従って1組の複数のトレースデータ・チェーンを複数のピンに関連付ける段階。 - エミュレータを含む集積回路において、以下を含む、装置:
複数のトレースデータ・チェーン;
複数のトレースデータ・チェーンに結合され、1組の複数のトレースデータ・チェーンを選択するトレースピン選択論理回路;
複数のピン;および
トレースピン選択論理回路に結合され、選択された組をピンに関連付けるスケジュールを格納するように構成されたメモリ。
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