JPS63307543A - デバッグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 プログラムのエラーチェックを行なうためのエラーチェ
ックコードを通常動作のプログラムロード時に発生させ
てメモリに記憶させておき、各プログラム命令実行時に
該メモリ上の対応するエラーチェックコードによりエラ
ーチェックを行なうファームウェア制御などを行なうＣ
ＰＵ装置において、デバッグ動作時には上記エラーチェ
ックを禁止し、前記メモリに予め各プログラムに対応す
るデバッグ指示コードを記憶させた後、その内容を読み
出しながらプログラムのトレースを行なう手段を有する
ことにより、デバッグ時のトレース制御を本来はエラー
チェックコード格納用のメモリを用いて実現してハード
ウェアの縮小を可能にし、各プログラムのステップに対
してきめ絹かいデバッグ指定を行なうことのできるデバ
ッグ装置である。

〔産業上の利用分野〕

本発明は、ファームウェア制御などを行なうＣＰＵ装置
におけるデバッグ装置に係り、特にエラーチェックコー
ド記憶用メモリを利用してハードウェアの縮小を実現し
各プログラム命令毎に細かいデバッグ指定を行なうこと
のできるデバッグ装置に関する。

〔従来の技術〕

ＬＳＩ技術の進展により、所定の情報処理装置を実現す
るために、専用のプロセッサをゲートアレイのＬＳＩで
構成し、マイクロプログラムで最適なファームウェア制
御を行なうことにより実現することが可能となってきて
いる。この場合、開発段階においてファームウェア（マ
イクロプログラム）のデバッグを行なうことが不可欠で
あるが、プロセッサのアーキテクチャがかなり特殊であ
ることが多いため、市販のロジックアナライザを用いた
ファームウェアのデバッグは不可能である。

そのため何らかのデバッグ用ツールを装置自身に予め実
現しておく必要がある。このようなデバッグツールに要
求される条件としては、次のようなものがある。

■　装置全体のハードウェア量に対して、十分無視しう
る物量で実現できること。

■　ファームウェアのデバッグはタイミング関係を保存
して行なう必要がある場合が多いが、ツールとしてはフ
ァームウェアの走行ステップに対してできる限り影響を
与えないこと。

■　最低限ファームウェアの動作ステップ順序がトレー
スできる機能を有すること。

このような要求に対して、以下に示すような外付は型の
市販のトレーサに関する従来例が用いられている。第１
の従来例は、ファームウェアのブランチ文（分岐）の発
生したアドレスを順次トレースメモリに格納してゆく方
式である。第２の従来例は、何らかの手段によりファー
ムウェアの所定のアドレスにおいて、その走行を停止す
る方式である。第３の従来例は、ファームウェアプログ
ラムの格納されているメモリアドレスに対し、所定の比
較用アドレスを保持するメモリと該アドレスとプログラ
ムのアドレスとを比較する回路をハ−ドウエアによって
実現し、両方のアドレスが一致した時点でファームウェ
アの走行停止又はトレースを実行する方式である。

〔発明が解決しようとする問題点〕

しかし上記各従来例のうち、まず、第１の従来例におい
ては、必要のないブランチ文もトレースしてしまうこと
を避けることができず、第２の従来例においては、ファ
ームウェアの走行が停止しうてしまうことが起こり、ま
た、第３の従来例においては、ハードウェア量の制限に
より指定する比較アドレスを１点又は２点程度しか保持
することができず、能率の良いデバッグを行なえないと
いう問題点を有していた。上記問題点に加え、プロセッ
サによってはトレーサとインターフェイスが合わず、接
続すること自体が不可能である場合があった。

本発明は上記問題点を解決するために、通常動作時のエ
ラーチェックコードを格納するためのメモリをデバッグ
動作時には各プログラム命令に対応したデバッグ指示コ
ードのメモリとして用い、デバッグ動作時にはエラーチ
ェックを行なわずに該メモリから読み出したデバッグ指
示コードに従ってプログラムのトレースを行なうことに
より、ハードウェアを縮小し、かつ各プログラムのステ
ップに対して細かいデバッグ指定を行なうことのできる
デバッグ装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は上記問題点を解決するために、第１図に示すブ
ロック図を有する。すなわち、プログラム処理手段１に
は切換え手段３を介してエラーチェックコード記憶手段
２が接続され、同手段２はまた、切換え手段３によって
トレース制御手段４とも接続される。また、プログラム
処理手段ｌのバスはトレース制御手段４へ人力している
。

−ここで、プログラム処理手段１は、例えばゲートアレ
イのＬＳＩによって構成されるプロセッサと、マイクロ
プログラムを格納するＰＲＯＭ、及び起動時にＰＲＯＭ
内のマイクロプログラムをロードしてプロセッサのファ
ームウェア制御を実現するＲＡＭ、同ＲＡＭへのマイク
ロプログラムのロード時に各命令に対応してエラーチェ
ックコードを発生し、切換え手段３を介してエラーチェ
ックコード記憶手段２へ格納するエラーチェックコード
発生回路、及び実行時にマイクロプログラムをＲＡＭか
らプロセッサヘフェソチする場合にエラーチェックコー
ド記憶手段２内の各命令に対応するエラーチェックコー
ドを切換え手段３を介して読み出してエラーチェックを
行なうエラーチェック回路などを内蔵している。

次に、エラーチェックコード記憶手段２は、通常動作時
には各マイクロプログラム命令に対応して例えば数ビッ
トのエラーチェックコードを記憶するが、デバッグ動作
時には上記数ビットの一部又は全部を用いて、各マイク
ロプログラム命令に対応するデバッグ指示コードを記憶
する。

これに応じて、切換え手段３はデバッグ動作時には外部
から上記デバッグ指示コードをエラーチェックコード記
憶手段２に書き込む機能を有する。

そしてトレース制御手段４は、デバッグ動作時の各マイ
クロプログラム命令の実行動作毎に、エラーチェックコ
ード記憶手段２に予め記憶されている対応するデバッグ
指示コードを切換え手ｖｉ３を介して読み出し、それに
従ってプログラム処理１段１から入力しているバスのう
ちアドレスバス又はデータバスの内容を選択的にトレー
スし、例えばＲＡＭなどに格納してゆく。この時のトレ
ース動作は、例えば上記各デバッグ指示コードに対応し
てアドレスバス又はデータバスの内容を読み込むような
ゲート回路を構成することにより実現される。

〔作　　　用〕

上記構成において、通常動作時にはプログラノ、処理手
段１は、エラーチェックコード記憶手段２から切換え手
段３を介して、各プログラム命令に対応するエラーチェ
ックコードを読み出してエラーチェック動作を行なう。

これに対して、デバッグ動作開始時には切換え手段３は
プログラム処理手段ｌに対してエラーチェック動作を禁
止し、エラーチェックコード記憶手段２に各プログラム
命令に対応したデバッグ指示コードを書き込、ｔ、′こ
とを可能にする。これにより、開発者は同手段３を介し
て前記記憶手段２に各プログラム命令と対応するデバッ
グ指示コードを書き込んでデバッグ動作を行なう。デバ
ッグ動作が始まり、プログラム処理手段１がプログラム
の処理を開始すると、トレース制御手段４が切換え手段
３を介してエラーチェックコード記憶手段２から各命令
毎のデバッグ指示コードを読み出し、それに従ってプロ
グラム処理手段１から入力するバスの内容をトレースす
る。

以上の動作により、各プログラム命令毎に細かいデバッ
グ指示が実現でき、また、デバッグのためのハードウェ
アの規模も、エラーチェックコード記憶手段２を着用し
ているため小さくて済む。

〔実　　施　　例〕

以下、本発明の実施例につき説明を行なう。

第２図は、本発明の実施例の構成図である。プロセッサ
５はアドレス線２０，２１．２２によって、各々ＦＲＯ
Ｍ７、プログラムＲＡＭ６、及びＥＣＣメモリ８をアク
セスできる。ＦＲＯＭ７はプロセッサ５を動作させるマ
イクロプログラムを記憶するプログラマブルなＲＯＭで
あり、同ＲＯＭ内のマイクロプログラムは起動時にプロ
グラムＲＡＭ６にロードされる。これと同時に、各マイ
クロプログラム命令に対応するエラーチェックコード（
Ｅ　ＣＣ）がＥＣＣ発生回路９で発生され、ゲート１６
を介し°ζＥＣＣメモリ８に記憶される。

起動後、通常動作時にはプログラムＲＡＭ６に記憶され
ζいるマイクロプログラムとＥＣＣメモリ８に記憶され
ている対応するエラーチェックコードが順次エラー検出
・訂正回路１０に読み出され、ここでマイクロプログラ
ムのエラー検出及び訂正−が行なわれた後、プロセッサ
５で実行される。

次に、制御信号２７はデバ・７グ動作時においてゲート
回路１６．１７を閉じ、また、エラー検出・訂正回路１
０に対してエラー検出・訂正動作を禁止し、プログラム
ＲＡＭ６からのマイクロプログラムをそのままプロセッ
サ５に出力させる。デバッグ指示コード書き込み回路１
１は、デバッグ動作時に開発者が特には図示しないコン
ソールなどからアドレスバス１８、及びデータバス１９
を介して、デバッグ指示コードをＥＣＣメモリ８に書き
込むための回路である。トレース制御回路１２は、デバ
ッグ動作時にＥＣＣメモリ８からバス２８を介して出力
されるデバッグ指示コードに従って、アドレスバス１８
又はデータバス１９の内容を選択的にバス２９を介して
トレースメモリ１４へ記憶させる。この時のアドレスは
アドレス線２３で制御され、書き込み指示は制御線２５
を介して行なわれる。トレースメモリ１４の内容は、ト
レースメモリ読み出し回路１５によって、バス３０を介
して読み出すことができる。この時のアドレス指定はア
ドレス線２４で制御され、読み出し指示は制御線２６を
介して行なわれる。なお、トレースメモリ１４とトレー
スメモリ読み出し回路１５を含む破線部１３は、外付け
の形式にしてもよい。

次に第３図は、トレース制御回路の構成図である。ＥＣ
Ｃメモリ８　（第２図）からのバス２８は、ＢＯ〜Ｂ５
の６ビツトで構成され、ＢＯ及びＢ１は各々フリップフ
ロップ３３のセット端子Ｓ２及びリセット端子Ｒに入力
する。フリップフロップ３３の出力Ｑは、ゲート回路３
１及び３２の各アンド回路３６−１〜３６−８、及び３
７−１〜３７−８の第１の入力端子に入力する。バス２
８の８２は、ゲート回路３１の各アンド回路３６−１〜
３６−８の第２の入力端子に入力する。同じ（Ｂ３は、
ゲート回路３２の各アンド回路３７−１〜３７−８の第
２の入力端子に入力する。Ｂ４゜Ｂ５は未使用である。

そして、アドレスバス１８の８本の信号線は、各々ゲー
ト回路３１の各アンド回路３６−１〜３６−８の第３の
入力端子に入−力する。同様にデータバス１９は、各々
ゲート回路３２の各アンド回路３７−１〜３７−８の第
３の入力端子に入力する。ゲート回路３１の各アンド回
路３６−１〜３６−８の８本の出力信号線、及びゲート
回路３２の各アンド回路３７−１〜３７−８の８本の出
力信号線は、バス２９としてトレースメモリ１４（第２
図）に出力される。次に、プロセッサ５（第２図）と共
通のクロック３８は、フリップフロップ３３のクロック
端子ＣＬＫに入力し、また、アンド回路３５の第１の入
力端子からカウンタ３４の計数入力端子Ａに入力して計
数を行なわせる。アンド回路３５はフリップフロップ３
３の出力Ｑがハイレベルの時にオンとなる。

カウンタ３４はデバッグ開始時に特には図示しない手段
により生成されるリセット信号３９がリセット入力端子
Ｒに入力することによりリセットされる。カウンタ３４
の８ビツトの出力２３は、アドレス線２３　（第２図）
としてトレースメモリ１４のアドレスを順次決定する。

次に、第２図及び第３図の実施例の動作につき説明を行
なう。まず、プロセッサ５はある処理を行なうための専
用プロセッサであり、→イクロプログラムを用いたファ
ームウェア制御により所定の動作を行なう。

始めに、第２図の実施例の通常動作時の動作につき説明
を行なう。通常動作モードは、特には図示しないディッ
プスイッチなどにより制御信号２７を介して、ゲート１
６．１７をオンにし、エラー検出・訂正回路１０にエラ
ー検出・訂正動作を指示することにより措定する。装置
が起動すると、プロセッサ５はアドレス線２０及び２１
によりＰＲＯＭ？内のマイクロプログラムをプログラム
ＲＡＭ６にロードする。ここで、ＰＲＯＭ７からマイク
ロプログラムをプロセンサ５に直接ロードしないのは、
ＲＡＭを用いた方がアクセススピードが速いためである
。この時同時に、ＥＣＣ発生回路９において各マイクロ
プログラム命令に対応するエラーチェックコードが発生
され、ゲート１６を介してＥＣＣメモリ８に書き込まれ
る。次に、マイクロプログラムのロードが終了すると、
プロセッサ５はプログラムＲＡＭ６及びＥＣＣメモリ８
に対してアドレス線２１．２２により指定したアドレス
のマイクロプログラム及びそれに対応するエラーチェッ
クコードをゲート１７を介して読み出し、エラー検出・
訂正回路ｌＯに入力させる。

同回路１０に入力したマイクロプログラムは、対応する
エラーチェックコードによりエラー検出・訂正が行われ
た後、プロセッサ５に入力して実行される。

次に、デバッグ時の動作につき説明を行なう。

デバッグモードの指定は、通常モード時と同じ制御線２
７によりゲート１６．１７を閉じ、エラー検出・訂正回
路ｌＯに対してエラー検出・訂正動作を禁止し、プログ
ラムＲＡＭ６からのマイクロプログラムをそのままプロ
セッサ５への入力を可能にすることにより行なう。装置
が起動すると前記の場合と同様にＰＲＯＭ７のマイクロ
プログラムがプログラムＲＡＭ６にロードされる。しか
し、ゲート１６は閉じているため、ＥＣＣメモリ８には
エラーチェックコードは入力しない。デバッグ時にはＥ
ＣＣメモリ８はデバ・７グ指示コードの格納に用いられ
る。そのために、開発者は特には図示しないコンソール
から、アドレスバス１８、データバス１９、及びデバッ
グ指示コード書き込み回路１１を介して、各マイクロプ
ログラムに対応するデバッグ指示コードをＥＣＣメモリ
８に書き込むことができる。

第４図に、１マイクロ命令あたりのデバッグ指示コード
のビット割当てを示す。ここでマイクロプログラムは２
バイト構成で、前記エラーチェックコードは１ビット誤
り訂正２ビット誤り検出を行なうための６ビ・ノド構成
となっている。従って、第４図に示すようにＥＣＣメモ
リ８内の各データはＢＯ〜Ｂ５の６ビツトずつあるが、
デバッグ指示コードとしては、そのうちのＢＯビットを
“ｌ”にすることによりトレース開始を指示し、同様に
Ｂ１でトレース停止を指示し、Ｂ２でアドレストレース
指示、Ｂ３でデータバストレース指示を行い、Ｂ４．Ｂ
５は未使用とする。

今、あるマイクロプログラムのステップでＢＯ−に１”
が立つと、第３図のトレース制御回路１２のフリップフ
ロップ３３がセントされ、その出力Ｑが“１”となり、
ゲート回路３１及び３２の各アンド回路３６−１〜３６
−８、及び３７−１〜３７−８に入力し、また制御線２
５によりトレースメモリ１４（第２図）が書き込み可能
となる。

それ以後のステップで、例えばＢ２に“１″が立つと、
第３図のゲート回路３１のアンド回路３６−１〜３６−
８がオンになり、そのステップのアドレスバス１８の内
容をバス２９からトレースメモリ１４（第２図）に書き
込む。この時、カウンタ３４がインクリメントされ、ア
ドレス線２３を介してトレースメモリ１４のアドレスが
決定される。また、例えばＢ３が“１”となると、第３
図のゲート回路３２のアンド回路３７−１〜３７−８が
オンとなり、そのステップのデータバス１９の内容をバ
ス２９からトレースメモリ１４に書き込む。同メモリの
アドレス指定は前記と同様である。そして、例えばＢ１
に“１”が立つと、第３図のフリップフロ７プ３３がリ
セットされトレースを終了する。

以上のように、本発明ではＥＣＣメモリ８のＲＡＭをデ
バッグ時に各マイクロ命令に対応するデバッグ指示デー
タの記憶に使用しており、デバッグツールとしてのハー
ド部分を大幅に縮小することができる。また、デバッグ
指示コード書き込み回路１１を介して、デバッグ途中で
もその内容をダイナミックに変更し、デバッグを進める
ことが可能である。

なお、前記したように第２図の破線部１３のトレースメ
モリ１４とトレースメモリ読み出し回路１５を外付けに
すれば、装置のハードをさらに縮小できる。

〔発明の効果〕

本発明によれば、デバッグ時のトレースアドレスの指定
、トレース開始／停止、アドレス／データの区別などの
トレース制御を、本来エラーチェックコード記憶用のメ
モリを用いて実現することができるため、デバッグツー
ルを加えたことによるハードウェアの増加を最少にとど
めることができ、かつ、各プログラムステップに対し、
きめ細かくデバッグ指定を行なうことが可能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、 第２図は、本発明の実施例の構成図、 第３図は、トレース制御回路の構成図、第４図は、デバ
ッグ指示コードのビット割当ての説明図である。 １・・・プログラム処理手段、 ２・・・エラーチェックコード記憶手段、３・・・切換
え手段、 ４・・・トレース制御手段。 特許出願人　　　富士通株式会社 本発閂　のフ゛口・・ツク図 第１図 トレース制イ即回路め構へ図 第３図 千ノ＜ツケ指示コードのピット別当ての説朗図第４図

Claims (1)

1. 【特許請求の範囲】 １）エラーチェックコード記憶手段に記憶させたエラー
   チェックコードを用いてプログラムのエラーチェックを
   行ないプログラム処理手段でプログラムを実行するＣＰ
   Ｕ装置において、 通常動作時におけるエラーチェックコードとデバッグ動
   作時におけるデバッグ指示コードとを切換えて前記エラ
   ーチェックコード記憶手段に記憶させ、通常動作時にお
   けるプログラムのエラーチェック動作を禁止する切換え
   手段と、 デバッグ動作時に前記エラーチェックコード記憶手段に
   予め記憶させたデバッグ指示コードに従ってプログラム
   のトレース動作を行なうトレース制御手段とを有するこ
   とを特徴とするデバッグ装置。 ２）前記ＣＰＵ装置はファームウェア処理手段と、該手
   段を制御するマイクロプログラムを格納するプログラマ
   ブルＲＯＭと、起動時に該ＲＯＭ内のプログラムをロー
   ドして記憶するプログラムＲＡＭと、 該動作時にロードされる各マイクロプログラム命令に対
   応するエラーチェックコードを発生し前記切換え手段を
   介して前記エラーチェックコード記憶手段に格納するエ
   ラーチェックコード発生手段と、 通常動作時に前記プログラムＲＡＭに記憶された各マイ
   クロプログラムに対して前記エラーチェックコード記憶
   手段に記憶された該各マイクロプログラムに対応するエ
   ラーチェックコードに従ってエラーチェックを行ない前
   記ファームウェア処理手段に出力するエラーチェック手
   段とを有することを特徴とする特許請求の範囲第１項記
   載のデバッグ装置。 ３）前記切換え手段はデバッグ動作時に前記プログラム
   ＲＡＭに記憶された各マイクロプログラム命令に対応す
   るデバッグ指示コードを前記エラーチェックコード記憶
   手段に書き込むデバッグ指示コード書き込み手段を有す
   ることを特徴とする特許請求の範囲第２項記載のデバッ
   グ装置。 ４）前記トレース制御手段はデバッグ動作時の前記プロ
   グラムＲＡＭに記憶されている各マイクロプログラム命
   令の実行動作毎に前記エラーチェックコード記憶手段に
   記憶されている前記各マイクロプログラムに対応するデ
   バッグ指示コードに従って前記ファームウェア処理手段
   上のアドレスバス又はデータバスの内容を選択的にトレ
   ースすることを特徴とする特許請求の範囲第２項記載の
   デバッグ装置。 ５）前記トレース制御手段はデバッグ動作によってトレ
   ースした前記アドレスバス又はデータバスの内容を記憶
   するトレース記憶手段と、 該手段の内容を必要に応じて読み出すトレース読み出し
   手段とを有することを特徴とする特許請求の範囲第４項
   記載のデバッグ装置。