JPS6288040A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS6288040A JPS6288040A JP60229212A JP22921285A JPS6288040A JP S6288040 A JPS6288040 A JP S6288040A JP 60229212 A JP60229212 A JP 60229212A JP 22921285 A JP22921285 A JP 22921285A JP S6288040 A JPS6288040 A JP S6288040A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラム制御装置に関し、特にマ
イクロ命令パリティエラーの情報格納方式に関する。
イクロ命令パリティエラーの情報格納方式に関する。
マイクロプログラム制御装置は、今日一般に多く用いら
れている。従来のマイクロプログラム制御装置は第３図
に示すようにマイクロ命令を格納する制御記憶１０３と
、実行中のマイクロプログラムのアドレス及びそのデー
タを保持するＡＤレジスタ１０１とＭＩＲレジスタ１０
４とアドレスを生成するアドレス生成回路１０２と実行
中のマイクロプログラムのパリティをチェックするパリ
ティチェック回路１０５とエラー信号生ｇＫ関する回路
とくよ多構成されている。さらに制御記憶１０３がＲＡ
Ｍである場合は、内部接続バス１０Ｂ から制御記憶１
０３にデータを取シ込む回路が構成に加えられる。
れている。従来のマイクロプログラム制御装置は第３図
に示すようにマイクロ命令を格納する制御記憶１０３と
、実行中のマイクロプログラムのアドレス及びそのデー
タを保持するＡＤレジスタ１０１とＭＩＲレジスタ１０
４とアドレスを生成するアドレス生成回路１０２と実行
中のマイクロプログラムのパリティをチェックするパリ
ティチェック回路１０５とエラー信号生ｇＫ関する回路
とくよ多構成されている。さらに制御記憶１０３がＲＡ
Ｍである場合は、内部接続バス１０Ｂ から制御記憶１
０３にデータを取シ込む回路が構成に加えられる。
このようなマイクロプログラム制御装置において、制御
記憶１０３は通常ＲＯＭ−？ＲＡＭなどのメモリ素子に
よ多構成されている几め他の部分よりも故障が多く、そ
してその大部分はパリティエラーを検出すると、マイク
ロプログラムの特定アドレスにトラップしてエラー処理
を行っていた。
記憶１０３は通常ＲＯＭ−？ＲＡＭなどのメモリ素子に
よ多構成されている几め他の部分よりも故障が多く、そ
してその大部分はパリティエラーを検出すると、マイク
ロプログラムの特定アドレスにトラップしてエラー処理
を行っていた。
従来のマイクロプログラム制御装置の前述のようなエラ
ー処理では制御記憶でパリティエラーが発生した、とい
う情報が得られるだけであり、パリティエラーを起し九
アドレスの情報は得られない。そのため障害の箇所を探
し出すまでに、かなシの時間と労力が必要であるという
問題点があった。
ー処理では制御記憶でパリティエラーが発生した、とい
う情報が得られるだけであり、パリティエラーを起し九
アドレスの情報は得られない。そのため障害の箇所を探
し出すまでに、かなシの時間と労力が必要であるという
問題点があった。
本発明の目的は、前記のような従来装置の欠点を除去す
るためになされたもので、パリティエラーの検出時に１
そのアドレスとパリティ単位毎のエラー情報を速やかに
制御記憶に格納しておき、その情報を必要な時点で読み
出すことができ障害探索の時間を短縮できるマイクロプ
ログラム制御装置を提供することＫある。
るためになされたもので、パリティエラーの検出時に１
そのアドレスとパリティ単位毎のエラー情報を速やかに
制御記憶に格納しておき、その情報を必要な時点で読み
出すことができ障害探索の時間を短縮できるマイクロプ
ログラム制御装置を提供することＫある。
本発明の装置は、マイクロプログラムを格納する記憶手
段と、前記記憶手段の出力データのパリティを検査しパ
リティエラー発生時にパリティ単位毎のパリティエラー
情報を生成するパリティエラー検出手段と、前記パリテ
ィエラー発生時に前記記憶手段にアドレス信号として特
定のアドレス信号を供給する特定アドレス供給手段と、
前記パリティエラー発生時に前記パリティエラー情報と
前記パリティエラーの発生した出力データの前記記憶手
段における格納アドレスデータとをエラー情報データと
して前記記憶手段に供給するエラー情報供給手段と、前
記パリティエラー発生時に前記記憶手段の前記特定のア
ドレス信号の示すアドレスに前記エラー情報データを書
込む書込み手段と、前記書込み手段による書込み終了に
応答して前記パリティエラーの処理動作を起動する起動
手段とを含んで構成される。
段と、前記記憶手段の出力データのパリティを検査しパ
リティエラー発生時にパリティ単位毎のパリティエラー
情報を生成するパリティエラー検出手段と、前記パリテ
ィエラー発生時に前記記憶手段にアドレス信号として特
定のアドレス信号を供給する特定アドレス供給手段と、
前記パリティエラー発生時に前記パリティエラー情報と
前記パリティエラーの発生した出力データの前記記憶手
段における格納アドレスデータとをエラー情報データと
して前記記憶手段に供給するエラー情報供給手段と、前
記パリティエラー発生時に前記記憶手段の前記特定のア
ドレス信号の示すアドレスに前記エラー情報データを書
込む書込み手段と、前記書込み手段による書込み終了に
応答して前記パリティエラーの処理動作を起動する起動
手段とを含んで構成される。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。参
照数字１は、現在実行中のマイクロプログラムのアドレ
スを保持するＡＤレジスタであり、通常は、次のステッ
プで実行するマイクロプログラムのアドレスの生成を行
なうマイクａプａグラムシーケンス制御に使用され、マ
イクロ命令のパリティエラーが検出されると制御記憶３
にエラーアドレスを書込む几めに使用されるものであり
、エラーアドレスを保持するためだけに存在するもので
はない。参照数字２は、ＡＤレジスタｌの出力とＭＩＲ
レジスタ４のアドレスフィールドとエラートラップ信号
ＰＥＲＩ ｔ−人力としトラップ機能。
照数字１は、現在実行中のマイクロプログラムのアドレ
スを保持するＡＤレジスタであり、通常は、次のステッ
プで実行するマイクロプログラムのアドレスの生成を行
なうマイクａプａグラムシーケンス制御に使用され、マ
イクロ命令のパリティエラーが検出されると制御記憶３
にエラーアドレスを書込む几めに使用されるものであり
、エラーアドレスを保持するためだけに存在するもので
はない。参照数字２は、ＡＤレジスタｌの出力とＭＩＲ
レジスタ４のアドレスフィールドとエラートラップ信号
ＰＥＲＩ ｔ−人力としトラップ機能。
ジャンプ機能等を備えたアドレス生成回路、参照数字３
は、制御記憶であｊｊ）ＲＡＭで構成される。本実施例
では制御記憶３に格納されるマイクロ命令は２バイト幅
で、パリティは上位、下位１バイトに対してそれぞれ１
ビット設けてありアドレスのビット長は１２ビツトとす
る。しかし、これは−例で４す、マイクロ命令幅、パリ
ティの数は任意である。参照数字４は制御記憶３から読
み出し九マイクロ命令を保持するＭＩＲレジスタ、参照
数字５はＭＩＲレジスメ４に保持したマイクロ命令のパ
リティ全チェックするパリティチェック回路であり、Ｐ
ＥＯ，ＰＥＩはそれぞれ上位１バイト、下位１バイトの
パリティエラー情報である。参照数字６は、パリティエ
ラー信号ＰＥＲ′ｆ！：生成するＰＥＲ発生回路で、パ
リティエラー情報ＰＥＯとＰＥ１の論理和によシバリテ
ィエラー信号ＰＥＲを生成している。参照数字７は、パ
リティエラー信号ＰＥＲを保持するフリップ７０ツブで
あシ、この出力ＰＥＲ１はエラートラップ信号として用
いる。参照数字８は、内部接続バスである。参照数字９
はパリティエラ一時の書き込みアドレスを生成する固定
アドレス虫取回路、参照数字１０は通常のアドレスとエ
ラ一時のアドレスとを選択して制御記憶３のアドレスと
するセレクタ、参照数字１１は内部接続パス８からのプ
ログラムロード時のデータとエラ一時の書き込みデータ
とを選択して制御記憶３の書き込みデータとするセレク
タ、参照数字１２は外部入力ロード信号ＬＯＡＤとパリ
ティエラー信号ＰＥＲとクロック信号ＣＬＫとを入力と
し、プログラムロード時及びエラ一時の書込可能信号Ｗ
Ｅを生成する書込可能信号生成回路で外部入力ロード信
号ＬＯＡＤは、プログラムロード時以外は、“Ｌ”でこ
の信号は本装置外よシ供せられる。参照数字１３は制御
記憶３の読み出しデータを内部接続バス８に出力する回
路である。
は、制御記憶であｊｊ）ＲＡＭで構成される。本実施例
では制御記憶３に格納されるマイクロ命令は２バイト幅
で、パリティは上位、下位１バイトに対してそれぞれ１
ビット設けてありアドレスのビット長は１２ビツトとす
る。しかし、これは−例で４す、マイクロ命令幅、パリ
ティの数は任意である。参照数字４は制御記憶３から読
み出し九マイクロ命令を保持するＭＩＲレジスタ、参照
数字５はＭＩＲレジスメ４に保持したマイクロ命令のパ
リティ全チェックするパリティチェック回路であり、Ｐ
ＥＯ，ＰＥＩはそれぞれ上位１バイト、下位１バイトの
パリティエラー情報である。参照数字６は、パリティエ
ラー信号ＰＥＲ′ｆ！：生成するＰＥＲ発生回路で、パ
リティエラー情報ＰＥＯとＰＥ１の論理和によシバリテ
ィエラー信号ＰＥＲを生成している。参照数字７は、パ
リティエラー信号ＰＥＲを保持するフリップ７０ツブで
あシ、この出力ＰＥＲ１はエラートラップ信号として用
いる。参照数字８は、内部接続バスである。参照数字９
はパリティエラ一時の書き込みアドレスを生成する固定
アドレス虫取回路、参照数字１０は通常のアドレスとエ
ラ一時のアドレスとを選択して制御記憶３のアドレスと
するセレクタ、参照数字１１は内部接続パス８からのプ
ログラムロード時のデータとエラ一時の書き込みデータ
とを選択して制御記憶３の書き込みデータとするセレク
タ、参照数字１２は外部入力ロード信号ＬＯＡＤとパリ
ティエラー信号ＰＥＲとクロック信号ＣＬＫとを入力と
し、プログラムロード時及びエラ一時の書込可能信号Ｗ
Ｅを生成する書込可能信号生成回路で外部入力ロード信
号ＬＯＡＤは、プログラムロード時以外は、“Ｌ”でこ
の信号は本装置外よシ供せられる。参照数字１３は制御
記憶３の読み出しデータを内部接続バス８に出力する回
路である。
第１図のように構成されｔマイクロプログラム制御装置
でのパリティエラー検出時の動作を第２図のタイムチャ
ートに示す。タイムチャートにおいてＴｏ、ＴＩ は
通常のマイクロ命令実行動作、Ｔ２はパリティエラー検
出及びエラー情報格納動作、Ｔ３以降はエラーによるア
ドレストラップでエラー処理動作をそれぞれ行っている
。例として制御記憶３のアドレスＡ２にあるデータＤ２
にエラーがあるものとして以降説明する。
でのパリティエラー検出時の動作を第２図のタイムチャ
ートに示す。タイムチャートにおいてＴｏ、ＴＩ は
通常のマイクロ命令実行動作、Ｔ２はパリティエラー検
出及びエラー情報格納動作、Ｔ３以降はエラーによるア
ドレストラップでエラー処理動作をそれぞれ行っている
。例として制御記憶３のアドレスＡ２にあるデータＤ２
にエラーがあるものとして以降説明する。
第１図において、第２図のタイムチャートのステップが
ＴＯのとき、ＭＩＲレジスタ４に入っているデータＤＯ
は、１マイクロ命令サイクル前に制御記憶３から出力さ
れたもので、ＡＤレジスタ１に保持されているデータＡ
Ｏも１マイクｅｉ 命令サイクル前の制御記憶３のアド
レスである。パリティチェック回路５の出力であるパリ
ティエラー情報ＰＥＯ，ＰＥＩはマイクロ命令が正常で
あればパリティエラーが検出されず、どちらも′Ｌ＃で
あり、従ってＰＥＲ生成回路６の出力であるパリティエ
ラー信号ＰＥＲもａ Ｉ、 ｎである。書込可能信号生
成回路１２はプログラムロード時でなくまたパリティエ
ラー信号ＰＥＲも”Ｌ＃なので出力は“Ｌ＃つｔｂ制御
記憶３は読出状態になっている。アドレス生成回路２で
は、プログラムアドレスＡ１が生成され、セレクタ１０
の選択信号であるパリティエラー信号ＰＥＲが１Ｌｍな
のでアドレスＡＩが制御記憶３のアドレスとして入力さ
れる。制御記憶３では、アドレスＡ１に格納されている
データＤ１が読み出される。
ＴＯのとき、ＭＩＲレジスタ４に入っているデータＤＯ
は、１マイクロ命令サイクル前に制御記憶３から出力さ
れたもので、ＡＤレジスタ１に保持されているデータＡ
Ｏも１マイクｅｉ 命令サイクル前の制御記憶３のアド
レスである。パリティチェック回路５の出力であるパリ
ティエラー情報ＰＥＯ，ＰＥＩはマイクロ命令が正常で
あればパリティエラーが検出されず、どちらも′Ｌ＃で
あり、従ってＰＥＲ生成回路６の出力であるパリティエ
ラー信号ＰＥＲもａ Ｉ、 ｎである。書込可能信号生
成回路１２はプログラムロード時でなくまたパリティエ
ラー信号ＰＥＲも”Ｌ＃なので出力は“Ｌ＃つｔｂ制御
記憶３は読出状態になっている。アドレス生成回路２で
は、プログラムアドレスＡ１が生成され、セレクタ１０
の選択信号であるパリティエラー信号ＰＥＲが１Ｌｍな
のでアドレスＡＩが制御記憶３のアドレスとして入力さ
れる。制御記憶３では、アドレスＡ１に格納されている
データＤ１が読み出される。
次にＴ１になると、クロック信号ＣＬＫの立上がりでＭ
ＩＲレジスタ４はデータＤ１を、ＡＤレジスタ１はアド
レスＡＩを取シ込む。データＤ１でもパリティエラーは
発生せず、前記ＴＯと同様な動作となる。
ＩＲレジスタ４はデータＤ１を、ＡＤレジスタ１はアド
レスＡＩを取シ込む。データＤ１でもパリティエラーは
発生せず、前記ＴＯと同様な動作となる。
次にＴ２になると、前記同様ＭＩＲレジスタ４１Ｃデー
タＤ２、ＡＤレジスタ１にアドレスＡ２を取り込む。し
かし、データＤ２にエラーがあるｔめ、パリティチェッ
ク回路５が動作し、例えば、上位バイトにエラーがある
とすると、パリティエラー情報ＰＥＯが“Ｈ”になシ、
下位バイトにエラーがあればパリティエラー情報ＰＥＩ
が’Ｈ”Ｋなる。従ってパリティエラー信号ＰＥＲが１
Ｈ＃になるのでセレクタ１０は固定アドレス生成回路９
の出力である格納アドレスＡＳを選択し出力する。
タＤ２、ＡＤレジスタ１にアドレスＡ２を取り込む。し
かし、データＤ２にエラーがあるｔめ、パリティチェッ
ク回路５が動作し、例えば、上位バイトにエラーがある
とすると、パリティエラー情報ＰＥＯが“Ｈ”になシ、
下位バイトにエラーがあればパリティエラー情報ＰＥＩ
が’Ｈ”Ｋなる。従ってパリティエラー信号ＰＥＲが１
Ｈ＃になるのでセレクタ１０は固定アドレス生成回路９
の出力である格納アドレスＡＳを選択し出力する。
セレクタ１１は、レジスタＡＤＩの出力と、パリティチ
ェック回路５の出力とによシ生成された書き込みデータ
Ａ２．パリティエラー情報ＰＥＯ。
ェック回路５の出力とによシ生成された書き込みデータ
Ａ２．パリティエラー情報ＰＥＯ。
ＦＥｉｔ選択し出力する。これによシ制御記憶３には、
アドレスとしてＡｓが供せられ、書き込みデータとして
Ａ２．ＰＥＯ，ＦＥＺが入力される。次に書込可能信号
生成回路１２は、パリティエラー信号ＰＥＲが＠Ｈ″で
あるのでクロック信号ＣＬＫによシ、制御記憶３の書き
込み信号を発生する。
アドレスとしてＡｓが供せられ、書き込みデータとして
Ａ２．ＰＥＯ，ＦＥＺが入力される。次に書込可能信号
生成回路１２は、パリティエラー信号ＰＥＲが＠Ｈ″で
あるのでクロック信号ＣＬＫによシ、制御記憶３の書き
込み信号を発生する。
この時点で制御記憶３のアドレスＡＲＫデータＡ２ 、
ＰＥＯ，ＰＥＩが書き込まれる。を九このとき制御記憶
３の出力は１Ｈ”状態となっている。次にエラー処理に
移るわけだが、この中で制御記憶３に格納された情報の
読み出しが任意に行なえる。
ＰＥＯ，ＰＥＩが書き込まれる。を九このとき制御記憶
３の出力は１Ｈ”状態となっている。次にエラー処理に
移るわけだが、この中で制御記憶３に格納された情報の
読み出しが任意に行なえる。
Ｔ３のステップでは、フリツプフロツプ７がクロック信
号ＣＬＫの立上がりでパリティエラー信号ＰＥＲ１に取
シ込むため、エラートラップ信号ＰＥＲ１は”Ｈ”Ｋ表
る。エラートラップ信号ＰＢＲＩが′Ｈ”になることに
より、アドレス生成回路２がトラップアドレスＡＴＯｉ
出力しパリティエラーの処理動作を起動する。ま次回時
にエラートラップ信号ＰＥＲ１の′Ｈ”出力によルパリ
ティチェッり回路５は抑止され、パリティエラー情報Ｐ
ＥＯ。
号ＣＬＫの立上がりでパリティエラー信号ＰＥＲ１に取
シ込むため、エラートラップ信号ＰＥＲ１は”Ｈ”Ｋ表
る。エラートラップ信号ＰＢＲＩが′Ｈ”になることに
より、アドレス生成回路２がトラップアドレスＡＴＯｉ
出力しパリティエラーの処理動作を起動する。ま次回時
にエラートラップ信号ＰＥＲ１の′Ｈ”出力によルパリ
ティチェッり回路５は抑止され、パリティエラー情報Ｐ
ＥＯ。
ＰＥＩは＠Ｌ＃となる。従りてパリティエラー信号ＰＥ
Ｒが１Ｌ”となるので、セレクタ１０は、トラップアド
レスＡＴＯｔ−制御記憶３のアドレスとして入力する。
Ｒが１Ｌ”となるので、セレクタ１０は、トラップアド
レスＡＴＯｔ−制御記憶３のアドレスとして入力する。
次に制御記憶３ではアドレスＡＴＯに格納されているデ
ータＤＴＯが読み出される。
ータＤＴＯが読み出される。
このときＡＤレジスタ１にはＡｓが、ＭＩＲレジスメ４
には＠Ｈ”が入力され、マイクロプログラムはＮＯ０Ｐ
ＥＲＡＴＩＯＮ状態となっている。
には＠Ｈ”が入力され、マイクロプログラムはＮＯ０Ｐ
ＥＲＡＴＩＯＮ状態となっている。
Ｔ４ステ、プでは、ＭＩＲレジスタ４にＤＴＯが格納さ
れパリティエラーの処理のマイクロプログラムが開始さ
れる。前記マイクロプログラムの中で、Ｔ２ステップで
制御記憶３に格納されたエラー情報は、マイクロ命令に
よ）格納アドレスＡｓを指定することＫよ〕、読出回路
１３を通９、内部接続パス８に読み出される。
れパリティエラーの処理のマイクロプログラムが開始さ
れる。前記マイクロプログラムの中で、Ｔ２ステップで
制御記憶３に格納されたエラー情報は、マイクロ命令に
よ）格納アドレスＡｓを指定することＫよ〕、読出回路
１３を通９、内部接続パス８に読み出される。
このようにして本実施例ではパリティエラーを検出した
ときに１エラー情報であるエラーの発生した制御記憶の
アドレスおよびエラー発生状況を保持しこれによシ故障
探索時間を短縮することができる。
ときに１エラー情報であるエラーの発生した制御記憶の
アドレスおよびエラー発生状況を保持しこれによシ故障
探索時間を短縮することができる。
以上説明し比ように本発明には、制御記憶の一部をパリ
ティエラーアドレス及びパリティ単位毎のエラー情報格
納用のレジスタとして用いる事によシ、従来のマイクロ
プログラム制御装置の構成をほとんど変更せずに少しの
ハードウェアの付加によプ、１マイクロ命令サイクル内
でパリティエラーの検出とエラー情報の格納を行い、そ
の内容を任意に読み出しできる事によシ、そのエラーの
障害の箇所の指摘及び除去に要する時間を短縮できると
めう効果がある。
ティエラーアドレス及びパリティ単位毎のエラー情報格
納用のレジスタとして用いる事によシ、従来のマイクロ
プログラム制御装置の構成をほとんど変更せずに少しの
ハードウェアの付加によプ、１マイクロ命令サイクル内
でパリティエラーの検出とエラー情報の格納を行い、そ
の内容を任意に読み出しできる事によシ、そのエラーの
障害の箇所の指摘及び除去に要する時間を短縮できると
めう効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の主要な動作を示すタイムチャート、第３図は従
来のマイクロプログラム制御装置のブロック図である。
第１図の主要な動作を示すタイムチャート、第３図は従
来のマイクロプログラム制御装置のブロック図である。
Claims (1)
- 【特許請求の範囲】 マイクロプログラムを格納する記憶手段と、前記記憶手
段の出力データのパリティを検査しパリティエラー発生
時にパリティ単位毎のパリティエラー情報を生成するパ
リティエラー検出手段と、 前記パリティエラー発生時に前記記憶手段にアドレス信
号として特定のアドレス信号を供給する特定アドレス供
給手段と、 前記パリティエラー発生時に前記パリティエラー情報と
前記パリティエラーの発生した出力データの前記記憶手
段における格納アドレスデータとをエラー情報データと
して前記記憶手段に供給するエラー情報供給手段と、 前記パリティエラー発生時に前記記憶手段の前記特定の
アドレス信号の示すアドレスに前記エラー情報データを
書込む書込み手段と、 前記書込み手段による書込み終了に応答して前記パリテ
ィエラーの処理動作を起動する起動手段とを含むことを
特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229212A JPS6288040A (ja) | 1985-10-14 | 1985-10-14 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229212A JPS6288040A (ja) | 1985-10-14 | 1985-10-14 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288040A true JPS6288040A (ja) | 1987-04-22 |
Family
ID=16888576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229212A Pending JPS6288040A (ja) | 1985-10-14 | 1985-10-14 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
-
1985
- 1985-10-14 JP JP60229212A patent/JPS6288040A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
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