JPS59186047A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS59186047A JPS59186047A JP6114683A JP6114683A JPS59186047A JP S59186047 A JPS59186047 A JP S59186047A JP 6114683 A JP6114683 A JP 6114683A JP 6114683 A JP6114683 A JP 6114683A JP S59186047 A JPS59186047 A JP S59186047A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御装置に関する。
マイクロプログラム制御によるコンピュータでは、マイ
クロプログラムを格納しているメモリからマイクロ命令
を読み出し、これを解読してこれによりコンピュータの
動作が進行さる。読出されたマイクロ命令が誤りである
場合には従来の装置では動作の進行が中止されるという
欠点がある。
クロプログラムを格納しているメモリからマイクロ命令
を読み出し、これを解読してこれによりコンピュータの
動作が進行さる。読出されたマイクロ命令が誤りである
場合には従来の装置では動作の進行が中止されるという
欠点がある。
誤υの発生原因としては神々あるが本発明はマイクロプ
ログラムを格納するメモリによる誤シの発生に対処する
ものである。
ログラムを格納するメモリによる誤シの発生に対処する
ものである。
本発明の目的は上述の従来装置の欠点を除去しメモリ障
害によるマイクロ命令の誤シが発生してもコンピータの
実行を中断することがないマイクロプログラム制御装置
を提供することにある。
害によるマイクロ命令の誤シが発生してもコンピータの
実行を中断することがないマイクロプログラム制御装置
を提供することにある。
本発明の装置は、マイクロプログラムを格納するｉｌの
記憶手段と、前記マイクロプログラムと同一のマイクロ
プログラム全前記第１の記憶手段と同一のアドレスに格
納する第２の記憶手段と、正常時は前記第１の記憶手段
から読み出された第１のマイクロ命令を選択し誤シ検出
時は第２の信号の供給に応答して前記第２の記憶手段か
ら読み出された第２のマイクロ命令を選択し第３の信号
の供給に応答して命令レジスタ手段から供給される第３
のマイクロ命令を選択する絹１の選択手段と、前記第１
の選択手段から供給されるマイクロ命令を一時格納する
前記命令レジスタ手段と、前記命令レジスタ手段に格納
されているマイクロ命令のパリティチェック全行ない誤
りを検出したときに第１の信号を発生する検出手段と、
前記第１の信号の発生全記憶し前記第２の信号を発生す
る記憶信号発生手段と、前記第１の信号の供給に応答し
てアドレスレジスタ手段から供給されるアドレスデータ
を選択し前記第１の信号の供給のない場合には外部から
供給されるアドレスデータを選択し前記第１および第２
の記憶手段ならびに前記アドレスレジスタ手段に供給す
る第２の選択手段と、前記第２の選択手段から供給され
るアドレスデータを一時格納するアドレスレジスタ手段
と。
記憶手段と、前記マイクロプログラムと同一のマイクロ
プログラム全前記第１の記憶手段と同一のアドレスに格
納する第２の記憶手段と、正常時は前記第１の記憶手段
から読み出された第１のマイクロ命令を選択し誤シ検出
時は第２の信号の供給に応答して前記第２の記憶手段か
ら読み出された第２のマイクロ命令を選択し第３の信号
の供給に応答して命令レジスタ手段から供給される第３
のマイクロ命令を選択する絹１の選択手段と、前記第１
の選択手段から供給されるマイクロ命令を一時格納する
前記命令レジスタ手段と、前記命令レジスタ手段に格納
されているマイクロ命令のパリティチェック全行ない誤
りを検出したときに第１の信号を発生する検出手段と、
前記第１の信号の発生全記憶し前記第２の信号を発生す
る記憶信号発生手段と、前記第１の信号の供給に応答し
てアドレスレジスタ手段から供給されるアドレスデータ
を選択し前記第１の信号の供給のない場合には外部から
供給されるアドレスデータを選択し前記第１および第２
の記憶手段ならびに前記アドレスレジスタ手段に供給す
る第２の選択手段と、前記第２の選択手段から供給され
るアドレスデータを一時格納するアドレスレジスタ手段
と。
前記第１の信号の供給に応答して初期設定され前記第２
の信号の供給に応答して動作可能となりクロックの供給
に応答してクロック周期のｎ倍（ｎは自然数）の周期で
クロック周期の（ｎ−１）倍の長さの前記第３の信号を
発生する信号発生手段とを含む。
の信号の供給に応答して動作可能となりクロックの供給
に応答してクロック周期のｎ倍（ｎは自然数）の周期で
クロック周期の（ｎ−１）倍の長さの前記第３の信号を
発生する信号発生手段とを含む。
次に、本発明について図面′ｆ：参照して詳細に説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であり
、各部の信号の動作は第２図のタイムチャートに示され
ている。本発明の第１の実施例はマイクロプログラムを
格納するメモリ１．メモリ２と、供給される切換信号の
指ににより供給される複数の入力のうちのいずれかを選
択する切換器３と、切換器３から供給されるマイクロ命
令ｉ 一時格納するレジスタ４と、レジスタ４から供給
されるマイクロ命令を解読するテ゛コーグ５と、レジス
タ４から供給されるマイクロ命令のパリティチェック全
行ない誤りのある場合に出力（以後これをＪＥＲＲＩＩ
信号と称す） ’ｅ ’ｌ’にするパリティチェック
回路８と、ｌ’−ＥＲ，ＲＩＪ 信号により誤り発生を
記憶しその出力（以後これ′ｆ：ｌ’−ＥＲＲ２ｊ信号
と称す）をＩＩ″にするフリップフロップ９と、「Ｅ皿
１」信号の供給により供給される２つのアドレス信号の
うちのいずれかを選択する切換器６と、切換器６から供
給されるアドレス信号を一時格納するレジスタ７と、ｌ
’−ＥＲＲＩＪ信号と［ＥＲＲ２Ｊ信号との供給をうけ
切換器３の切換信号（以後これを［ＥＲ，Ｒ３Ｊ信号と
称す）とデコーダ５の出力信号の実行を停止せしめる信
号（以後これをｌ’−８ＴＰｊ信号と称す）とを発生す
る信号発生回路１４とによす構成される。なおレジスタ
４および７．７リツプフロツプ９および信号発生回路１
４にはクロック（以後これ６「ＣＬＫｘＪ 信号と称す
）が供給されこれに同期して動作する。
、各部の信号の動作は第２図のタイムチャートに示され
ている。本発明の第１の実施例はマイクロプログラムを
格納するメモリ１．メモリ２と、供給される切換信号の
指ににより供給される複数の入力のうちのいずれかを選
択する切換器３と、切換器３から供給されるマイクロ命
令ｉ 一時格納するレジスタ４と、レジスタ４から供給
されるマイクロ命令を解読するテ゛コーグ５と、レジス
タ４から供給されるマイクロ命令のパリティチェック全
行ない誤りのある場合に出力（以後これをＪＥＲＲＩＩ
信号と称す） ’ｅ ’ｌ’にするパリティチェック
回路８と、ｌ’−ＥＲ，ＲＩＪ 信号により誤り発生を
記憶しその出力（以後これ′ｆ：ｌ’−ＥＲＲ２ｊ信号
と称す）をＩＩ″にするフリップフロップ９と、「Ｅ皿
１」信号の供給により供給される２つのアドレス信号の
うちのいずれかを選択する切換器６と、切換器６から供
給されるアドレス信号を一時格納するレジスタ７と、ｌ
’−ＥＲＲＩＪ信号と［ＥＲＲ２Ｊ信号との供給をうけ
切換器３の切換信号（以後これを［ＥＲ，Ｒ３Ｊ信号と
称す）とデコーダ５の出力信号の実行を停止せしめる信
号（以後これをｌ’−８ＴＰｊ信号と称す）とを発生す
る信号発生回路１４とによす構成される。なおレジスタ
４および７．７リツプフロツプ９および信号発生回路１
４にはクロック（以後これ６「ＣＬＫｘＪ 信号と称す
）が供給されこれに同期して動作する。
切換器３０入力信号の選択は第１表に示すよう第１表
上表の１例を説明すれば、ｌ’−ＥＲＪｔ２Ｊ信号が１
１１で［ＥＲＲ３Ｊ信号が”０°の場合切換器３により
選択される信号はメモリ２から供給される信号である０ 切換器６０入力信号の選択は第２表に示すように行なわ
れる。
１１で［ＥＲＲ３Ｊ信号が”０°の場合切換器３により
選択される信号はメモリ２から供給される信号である０ 切換器６０入力信号の選択は第２表に示すように行なわ
れる。
第２表
第１の実施例ではメモリ１とメモリ２とには同一のマイ
クロプログラムが格納されており、通常はメモリｌに格
納されているマイクロプログラムを読出し実行するが、
メモリ１が障害になった場合にはメモリ２に格納されて
いるマイクロプログラムを継続して読み出し実行し、実
行の中断がないように考えである。メモリ２はメモリ１
と同一のメモリでもよいが、経済的な面を考えれば低廉
な方が望ましいので第１の実施例としてはメモリ２はメ
モリ１より読出し時間が長くて（以下の例では約２倍の
長さ）低廉なメモリである場合をとり説明する。
クロプログラムが格納されており、通常はメモリｌに格
納されているマイクロプログラムを読出し実行するが、
メモリ１が障害になった場合にはメモリ２に格納されて
いるマイクロプログラムを継続して読み出し実行し、実
行の中断がないように考えである。メモリ２はメモリ１
と同一のメモリでもよいが、経済的な面を考えれば低廉
な方が望ましいので第１の実施例としてはメモリ２はメ
モリ１より読出し時間が長くて（以下の例では約２倍の
長さ）低廉なメモリである場合をとり説明する。
第１図と第２図を参照しながら動作について説明する。
初期状態ではｒＥＲＲＩＪ「ＥＢ几２」両信号共Ｉｏ費
であり、従って「ＳＴＰ」「ＥＲＲ３」信号も“０°で
ある。それ故切換器６は、接続線１０５を介して供給さ
れるアドレス信号を選択してｌ’−ＡＤＤＲＥ８ＳＪ信
号としてメモリｌとメモリ２およびレジスタ７に供給す
る。切換器３はメモリｌの［ＡＤＤＲＥ ８ Ｓ Ｊ信
号の示すアドレスに格納されているマイクロ命令（接続
線１０２を介して供給されている）を選択してレジスタ
４に供給する。次に供給されるクロックの前縁でレジス
タ７は１−ＡＤＤＲＢＳ８Ｊ 信号を、レジスタ４はマ
イクロ命令を格納する。レジスタ４は格納したマイクロ
命令をデコーダ５とパリティチェック回路８とに供給す
る。デコーダ５は供給されたマイクロ命令を解読し次の
アドレスを外部に要求すると共に他の検器に制御信号を
おぐる。パリティチェック回路８は供給されたマイクロ
命令のパリティチェックを行なう。第２図にはｌ’−Ａ
ＤＬ）ＲＥＳ Ｓ Ｊ信号として１，２，３．４が供給
されたときにクロック（ＣＬＫｌ） の前縁によシレ
ジスタ７（ＲＡ）にこれらの番地が格納されレジスタ４
（１もＤ）にはメモリ１の１番地〜４谷地のデータ（図
中Ｄｍ八はメモリｎのｍ番地のデータを示す）が格納さ
れる様子が示しである。
であり、従って「ＳＴＰ」「ＥＲＲ３」信号も“０°で
ある。それ故切換器６は、接続線１０５を介して供給さ
れるアドレス信号を選択してｌ’−ＡＤＤＲＥ８ＳＪ信
号としてメモリｌとメモリ２およびレジスタ７に供給す
る。切換器３はメモリｌの［ＡＤＤＲＥ ８ Ｓ Ｊ信
号の示すアドレスに格納されているマイクロ命令（接続
線１０２を介して供給されている）を選択してレジスタ
４に供給する。次に供給されるクロックの前縁でレジス
タ７は１−ＡＤＤＲＢＳ８Ｊ 信号を、レジスタ４はマ
イクロ命令を格納する。レジスタ４は格納したマイクロ
命令をデコーダ５とパリティチェック回路８とに供給す
る。デコーダ５は供給されたマイクロ命令を解読し次の
アドレスを外部に要求すると共に他の検器に制御信号を
おぐる。パリティチェック回路８は供給されたマイクロ
命令のパリティチェックを行なう。第２図にはｌ’−Ａ
ＤＬ）ＲＥＳ Ｓ Ｊ信号として１，２，３．４が供給
されたときにクロック（ＣＬＫｌ） の前縁によシレ
ジスタ７（ＲＡ）にこれらの番地が格納されレジスタ４
（１もＤ）にはメモリ１の１番地〜４谷地のデータ（図
中Ｄｍ八はメモリｎのｍ番地のデータを示す）が格納さ
れる様子が示しである。
次に誤りが発生した場合について説明する。
第２図で時刻もでレジスタ７ＫｒＡＤＤＲＥ８ｓＪ伯号
「５」が格納されレジスタ４にメモリ１０５番地のデー
タＤ５Ｉが格納される。データＤｓ％にパリティチェッ
ク回路８でチェックした結果、誤りが時刻ｔ１で発生し
たとする。このＦＵ Ｄの発見によりパリティチェック
回路８は「ＥＲＲｌｊ 信号を１１”として切換回路６
と信号発生回路１４とに供給する。これに応答して切換
回路６はレジスタ７の出力−＋Ｓ択し「ＡＩ）ＤＲＥＳ
Ｓｊ信号として供給するが、レジスタ７には「５」が格
納されているのでＪＡＤ−ＤＲＥ８ＳＪ信号は不変であ
ると共にレジスタ７に格納している番地「５」全保持せ
しめる。′１１なる「Ｅｉ（、ＲＩＪ 信号の供給に応
答して信号発生回路１４では１１″なるｌ’−８ＴＰＪ
信号をデコーダ５の出力に供給して実行を停止せしめる
と共に７リツプフロツプｌＯのリセット１４子にアンド
ゲート１１を経て１１１ヲ供胎しリセットする。すなわ
ち７リツプ７０ツグ１０の接続線１１５を介する出力（
以後これ′ｆ、ｒｃＬＫ２Ｊ 信号と称す） ｆ：’Ｏ
”とする。
「５」が格納されレジスタ４にメモリ１０５番地のデー
タＤ５Ｉが格納される。データＤｓ％にパリティチェッ
ク回路８でチェックした結果、誤りが時刻ｔ１で発生し
たとする。このＦＵ Ｄの発見によりパリティチェック
回路８は「ＥＲＲｌｊ 信号を１１”として切換回路６
と信号発生回路１４とに供給する。これに応答して切換
回路６はレジスタ７の出力−＋Ｓ択し「ＡＩ）ＤＲＥＳ
Ｓｊ信号として供給するが、レジスタ７には「５」が格
納されているのでＪＡＤ−ＤＲＥ８ＳＪ信号は不変であ
ると共にレジスタ７に格納している番地「５」全保持せ
しめる。′１１なる「Ｅｉ（、ＲＩＪ 信号の供給に応
答して信号発生回路１４では１１″なるｌ’−８ＴＰＪ
信号をデコーダ５の出力に供給して実行を停止せしめる
と共に７リツプフロツプｌＯのリセット１４子にアンド
ゲート１１を経て１１１ヲ供胎しリセットする。すなわ
ち７リツプ７０ツグ１０の接続線１１５を介する出力（
以後これ′ｆ、ｒｃＬＫ２Ｊ 信号と称す） ｆ：’Ｏ
”とする。
時刻ｔ１につづく最初のクロックの前縁（時刻ｔ２）で
７リツプフロツプ９は１１１なるｌ’−ＥＲＲＩＪ信号
を格納し １１１なるｌ’−ＥＲＲ２Ｊ信号として切換
器３および信号発生回路１４に供給する。信号発生回路
１４は１．１なるＪＥｌｌ’ＬＪＬ２Ｊ信号の供給に応
答してフリップフロップ１０のリセット信号を解除する
とともに、アンドゲート１２Ｑ開いてフリップフロップ
１０の出力信号であるｌ’−ＣＬＫ２ｊ 信号を「ＥＲ
Ｒ３Ｊ 信号として切換器３に供給することとなる。こ
の時点では１−ＣＬＫ２Ｊ 信号はＩｏＷ故、１’−Ｅ
Ｒ，几３」信号ばｌじとなシ切換器３ぼ≠≠佐す” −
゛ メモリ２のデータすなわち「Ａｉ）ＤＲＥＳＳ
Ｊ １′ｇ号は「５」 故データＪＪ、を選択しレジス
タ４に供給する。
７リツプフロツプ９は１１１なるｌ’−ＥＲＲＩＪ信号
を格納し １１１なるｌ’−ＥＲＲ２Ｊ信号として切換
器３および信号発生回路１４に供給する。信号発生回路
１４は１．１なるＪＥｌｌ’ＬＪＬ２Ｊ信号の供給に応
答してフリップフロップ１０のリセット信号を解除する
とともに、アンドゲート１２Ｑ開いてフリップフロップ
１０の出力信号であるｌ’−ＣＬＫ２ｊ 信号を「ＥＲ
Ｒ３Ｊ 信号として切換器３に供給することとなる。こ
の時点では１−ＣＬＫ２Ｊ 信号はＩｏＷ故、１’−Ｅ
Ｒ，几３」信号ばｌじとなシ切換器３ぼ≠≠佐す” −
゛ メモリ２のデータすなわち「Ａｉ）ＤＲＥＳＳ
Ｊ １′ｇ号は「５」 故データＪＪ、を選択しレジス
タ４に供給する。
時刻ｔ２に続くクロックの前縁（時刻ｔ３）、すなわち
、［１ｔＲ２Ｊ （ｍ号がＩｌ“になってからの最初の
クロックのＭｊＪ ？、％トによシレジスタ４はデータ
Ｄ。
、［１ｔＲ２Ｊ （ｍ号がＩｌ“になってからの最初の
クロックのＭｊＪ ？、％トによシレジスタ４はデータ
Ｄ。
を格納する。データＤ、はメモリ２に格納されていたデ
ータ故データ誤シはない。従ってパリティチェック回路
８の出力［ＥＲＲｔＪ 信号は時刻ｔ４で１ｏ１となり
、信号発生回路１４に供給されて「５ＴＰＪ信号ｆｒＣ
ＬＫ２Ｊ信号と同一とし、まり”ｏ”なる１−ＥＲＲｌ
ｊ 信号は切換器６に供給されて、それに応答して切換
器６は接続ｆ＃ｌｏ５を介して外部から供給されるアド
レス信号を週択するとともに、レジスタ７の自己保持動
作を解除する。
ータ故データ誤シはない。従ってパリティチェック回路
８の出力［ＥＲＲｔＪ 信号は時刻ｔ４で１ｏ１となり
、信号発生回路１４に供給されて「５ＴＰＪ信号ｆｒＣ
ＬＫ２Ｊ信号と同一とし、まり”ｏ”なる１−ＥＲＲｌ
ｊ 信号は切換器６に供給されて、それに応答して切換
器６は接続ｆ＃ｌｏ５を介して外部から供給されるアド
レス信号を週択するとともに、レジスタ７の自己保持動
作を解除する。
一方、クリップフロップ１ｏはリセット信号が除かれて
いるので、供給されるクロックを分周しクロックの２倍
の周期の「ＣＬＫ２」信号を「ｓＴＰ」信号および「Ｅ
ＲＲ３Ｊ 信号として供給する。この「ＥＲＲ，ａＪ倍
信号切換器３に供給され、この信号が１１５の場合はレ
ジスタ４に格納はれているデータが自己保持され、１０
″の場合にはメモリ２がら供給されるデータがレジスタ
４に供給されチクロックにより格納される。デコーダ５
の出力である制御信号は「ＳＴＰ」信号が１１１のとき
は実行は停止され、「ＳＴＰ」信号が“ｏＩのとき実行
が行なわれるようになる。
いるので、供給されるクロックを分周しクロックの２倍
の周期の「ＣＬＫ２」信号を「ｓＴＰ」信号および「Ｅ
ＲＲ３Ｊ 信号として供給する。この「ＥＲＲ，ａＪ倍
信号切換器３に供給され、この信号が１１５の場合はレ
ジスタ４に格納はれているデータが自己保持され、１０
″の場合にはメモリ２がら供給されるデータがレジスタ
４に供給されチクロックにより格納される。デコーダ５
の出力である制御信号は「ＳＴＰ」信号が１１１のとき
は実行は停止され、「ＳＴＰ」信号が“ｏＩのとき実行
が行なわれるようになる。
以上のように、第１の実施例ではメモリ２がメモリｌよ
りも低速低床であっても、メモリｌが障害をおこした場
合にこれに代って所要のマイクロ命令を継続して供給し
、処理実行の中断することを防ぐことができる。
りも低速低床であっても、メモリｌが障害をおこした場
合にこれに代って所要のマイクロ命令を継続して供給し
、処理実行の中断することを防ぐことができる。
第１の実施例はメモリｌとメモリ２とが違う例を記述し
たが、本発明はこれに限定されるものではない。メモリ
１とメモリ２とが同じ場合でも適用できる。
たが、本発明はこれに限定されるものではない。メモリ
１とメモリ２とが同じ場合でも適用できる。
第３図にその場合のブロック図が第２の実施例として示
しである。第１図と対応せしめるため対応する各回路費
素は第１図のそれに対しそれぞれ５０番代として接続祿
は２００番代としである。
しである。第１図と対応せしめるため対応する各回路費
素は第１図のそれに対しそれぞれ５０番代として接続祿
は２００番代としである。
第１図の信号発生回路１４がなくなシレジスタ４の自己
保持回路がなくなり、枯ｊ単化され「ＥＲＲＩＪイａ号
は［ＥＲＲＩ ＯＪＡＭ号に、「ＥＲＲ２Ｊ信号は１−
ＥｌもＲ２０」信号としである。第１図のｌ’−８ＴＰ
Ｊ信号は第２図の場合には［ＥＲＲ，ＩＯＪ信号と等し
くてよい。
保持回路がなくなり、枯ｊ単化され「ＥＲＲＩＪイａ号
は［ＥＲＲＩ ＯＪＡＭ号に、「ＥＲＲ２Ｊ信号は１−
ＥｌもＲ２０」信号としである。第１図のｌ’−８ＴＰ
Ｊ信号は第２図の場合には［ＥＲＲ，ＩＯＪ信号と等し
くてよい。
１−ＥＲ）Ｌ３Ｊ ４ぎ号もなくなる。第４図には第３
図の各信号のタイムチャートが示しである。第２図の
４時刻ｔ。＋ ’Ｉ＋ ’２＋ ｔ３およびｔ４ｉｄ
それぞれｔｏ。。
図の各信号のタイムチャートが示しである。第２図の
４時刻ｔ。＋ ’Ｉ＋ ’２＋ ｔ３およびｔ４ｉｄ
それぞれｔｏ。。
ｔＩＯ＋ｔ２゜、ｔ３０およびｔ４０に対応する。第３
図および第４図の説明は第１図第２図の説明よシ容易に
理解できるので省略するが図示の通９スリップ７０ツブ
５９がセットされ「ＥＲＲ２０」信号が１１１になって
からの最初のクロックの前縁（時刻ｔｓｏ）以降はメモ
リ５２からのマイクロ命令が使用される。一般にメモリ
２の読出し時間がメモ１月の読出し時間（略クロック周
期に等しいとき）のｎ倍のときには［−ＥＲＲ３」信号
の周期はクロックの周期をＴとすればｎＴとなシ１−Ｅ
ＲＲ３Ｊ 信号の１１Ｉなる時間は（ｎ−ｉ）’ｌ’と
なる。
図および第４図の説明は第１図第２図の説明よシ容易に
理解できるので省略するが図示の通９スリップ７０ツブ
５９がセットされ「ＥＲＲ２０」信号が１１１になって
からの最初のクロックの前縁（時刻ｔｓｏ）以降はメモ
リ５２からのマイクロ命令が使用される。一般にメモリ
２の読出し時間がメモ１月の読出し時間（略クロック周
期に等しいとき）のｎ倍のときには［−ＥＲＲ３」信号
の周期はクロックの周期をＴとすればｎＴとなシ１−Ｅ
ＲＲ３Ｊ 信号の１１Ｉなる時間は（ｎ−ｉ）’ｌ’と
なる。
以上のように本発明にはマイクロプログラムを格納する
メモリの予備を備え一方のメモリの障害Ｚによるマイク
ロ命令の誤シが発生しても他方に切換えてマイクロ命令
をｈｈｅして実行することによりコンピュータの実行を
中断せしめないという効果がある。
メモリの予備を備え一方のメモリの障害Ｚによるマイク
ロ命令の誤シが発生しても他方に切換えてマイクロ命令
をｈｈｅして実行することによりコンピュータの実行を
中断せしめないという効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図の各部の信号を示すタイムチャート、第３図
は本発明の第２の実施例を示すブロック図および第４図
は第３図の各部信号を示すタイムチャートである。 図において、１，２，５１．５２・・・・・・メモリ（
Ｍ）、３，６，５３．５６・・・・・・切換器（ＳＶ）
、４，５４ ・・・・・・レジスタ（１）、５，５５・
・・・・・デコーダ（ＤＥＣ）、７゜５７１１．・・・
レジスタ（ＲＡ）、８．５８・・・・・・パリティチェ
ック回路（ＣＨＫ）、’９，１０．５９・・・・・・フ
リ・シブフロッグ（ＦＦ）、１１．１２・・・・・・ア
ンドゲート、 １５０１１３０．オアゲート、１４・・
・・・・信号発生回路、１６・・・・・・インバータ。
図は第１図の各部の信号を示すタイムチャート、第３図
は本発明の第２の実施例を示すブロック図および第４図
は第３図の各部信号を示すタイムチャートである。 図において、１，２，５１．５２・・・・・・メモリ（
Ｍ）、３，６，５３．５６・・・・・・切換器（ＳＶ）
、４，５４ ・・・・・・レジスタ（１）、５，５５・
・・・・・デコーダ（ＤＥＣ）、７゜５７１１．・・・
レジスタ（ＲＡ）、８．５８・・・・・・パリティチェ
ック回路（ＣＨＫ）、’９，１０．５９・・・・・・フ
リ・シブフロッグ（ＦＦ）、１１．１２・・・・・・ア
ンドゲート、 １５０１１３０．オアゲート、１４・・
・・・・信号発生回路、１６・・・・・・インバータ。
Claims (1)
- 【特許請求の範囲】 マイクロプログラムを格納する第１の記憶手段と、 前記マイクロプログラムと同一のマイクロプログラムを
前記第１の記憶手段と同一のアドレスに格納する第２の
記憶手段と、 正常時は前記第１の記憶手段がら置み出をれた第ｌのマ
イクロ命令を選択し誤り検出時は第２の信号の供給に応
答して前記第２の記憶手段から読み出された第２のマイ
クロ命令を選択し第３の信号の供給に応答して命令レジ
スタ手段から供給される第３のマイクロ命令を選択する
第１の焦択手段と、 前記第１の選択手段から供給されるマイクロ命令を一時
格納する前記命令レジスタ手段と、前記命令レジスタ手
段に格納されているマイクロ命令のパリティチェックを
行ない誤シヲ検出したときに第１の信号を発生する検出
手段と、前記第１の信号の発生を記憶し前記第２の信号
を発生する記憶信号発生手段と、 前記第１の信号の供給に応答してアドレスレジスタ手段
から供給されるアドレスデータを選択し前記第１の信号
の供給のない場合には外部から供給されるアドレスデー
タを選択し前記第１および第２の記憶手段ならびに前記
アドレスレジスタ手段に供給する第２の選択手段と、 前記第２の選択手段から供給されるアドレスデータを一
時格納する前記アドレスレジスタ手段と、前記第１の信
号の供給に応答して初期設定され前記第２の信号の供給
に応答して動作可能となシクロツクの供給に応答してク
ロック周期のｎ倍（ｎは自然数）の周期でクロック周期
の（ｎ−１）倍の長さの前記第３の信号を発生する信号
発生手段とを含むことを特徴とするマイクロプログラム
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6114683A JPS59186047A (ja) | 1983-04-07 | 1983-04-07 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6114683A JPS59186047A (ja) | 1983-04-07 | 1983-04-07 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186047A true JPS59186047A (ja) | 1984-10-22 |
Family
ID=13162671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6114683A Pending JPS59186047A (ja) | 1983-04-07 | 1983-04-07 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236038A (ja) * | 1986-03-28 | 1987-10-16 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 制御記憶装置 |
-
1983
- 1983-04-07 JP JP6114683A patent/JPS59186047A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236038A (ja) * | 1986-03-28 | 1987-10-16 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 制御記憶装置 |
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