JPH04109335A - 制御プログラム訂正システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は制御プログラム訂正システムに関し、特に情報
処理装置に用いられる制御記憶に記憶されている制御プ
ログラムを訂正するシステムに関する。

従来技術 制御プログラムの訂正は、以下のように行われている。

まず制御プログラムの実行時に該制御プログラムのチエ
ツクが行われる。このチエツクによりエラーが検出され
た場合、ウェイト信号が出力され、制御プログラムの実
行動作が一時停止される。この実行動作の一時停止中、
制御プログラムのエラーが訂正され、訂正された制御プ
ログラムは制御記憶に書込まれる。

このような訂正では、エラー発生の度に修正および書込
み処理がなされるため、制御プログラムの実行が遅延さ
れ、処理速度の低下に影響をおよぼすという欠点がある
。

発明の目的 本発明の目的は制御プログラムの実行の遅延をなくすよ
うにした制御プログラム訂正システムを提供することで
ある。

発明の構成 本発明による制御プログラム訂正システムは、制御記憶
からのマイクロ命令のエラー検出時、検出されたエラー
が訂正可能であれば訂正し実行するとともに訂正された
マイクロ命令を該制御記憶に書戻さずに格納する訂正マ
イクロ命令格納手段と、該エラー検出時エラーのあるマ
イクロ命令の前記制御記憶のアドレスを格納するエラー
アドレス格納手段と、処理を停止させて待機中であるこ
とを示すウェイト信号が有効な時、前記エラーアドレス
格納手段からのアドレスを選択するアドレス選択手段と
、前記ウェイト信号有効時前記訂正マイクロ命令格納手
段からの訂正済みのマイクロ命令を前記選択手段からの
アドアレスで示される前記制御記憶のアドレスに書戻す
書戻手段とを含むことを特徴としている。

実施例 次に本発明の一実施例について図面を参照して説明する
。

第１図を参照すると、本発明に適用されるシステムは、
情報処理装置１０１システムバス９〔）、およびメモリ
装置９１を含む。

本発明の一実施例である情報処理装置１０は処理実行部
２０および制御記憶８０を含む。

処理実行部２０は、制御記憶８０の通常のア］・レスを
格納する制御記憶（Ｃ８）アドレスレジスタ２１、制御
記憶８０の現在実行中のア１〜レスを保持するカレント
アドレスレジスタ２２、エラー発生時の制御記憶８０の
エラーアドレスを保持するエラーアドレスレジスタ２４
、切替信号５３の値が“１”の時このエラーアドレスレ
ジスタ２４からのアドレスを選択し、切替信号５３の値
が“０”の時ＣＳアドレスレジスタ２１からのアドレス
を選択するアドレスをセレクタ２６、このアドレスセレ
クタ２６で選択された制御記憶アドレス７０に指示され
た制御記憶８０からのマイクロ命令７１とチエツク回路
５０からの訂正されたマイクロ命令とのどちらかをチエ
ツク回路５０からの切替信号５８により切替えるセレク
タ２８、このセレクタ２８で選択されカレントアドレス
レジスタ２２に対応する現在実行中のマイクロ命令を格
納するレジスタ２３、エラー発生情報を保持するエラー
フリップフロップ（Ｆ／Ｆ）５７を内部に有しマイクロ
命令のコードパターンのＦＣＣチエツクおよび訂正を行
うチエツク回路５０、このチエツク回路５０でチエツク
されエラーの訂ｉＬされたマイクロ命令でありエラーア
ドレスレジスタ２４のエラーアドレスに対応したマイク
ロ命令を格納するレジスタ２５、このレジスタ２５の訂
正されたマイクロ命令を出力イネーブル信号５２により
マイクロ命令７１とするゲート２つ、レジスタ２５から
の訂正されたマイクロ命令とレジスタ２３からの現在実
行中のマイクロ命令とのどちからを切替信号５６により
切替えるセレクタ２７、このセレクタ２７で選択された
マイクロ命令の制御により実行する実行回路３０、およ
びこの実行回路３０からの信号、外部からの信号および
チエツク回路５０からのエラー信号５５を総称したウェ
イト信号生成信号３１によりウェイト信号４１を生成す
るウェイト信号生成回路４０を含む。

制御記憶８０は、処理実行部２０からの制御記憶アドレ
ス７０により指示された位置からマイクロ命令７１を読
出す。このマイクロ命令７１は双方向バスを伝送する。

チエツク回路５０からの書込指示信号５４が有効になっ
ている時制御記憶アドレス７０で指示される制御記憶８
０に双方向バスから与えられるマイクロ命令７０が書込
まれる。

次に本発明の一実施例の動作について、第２図のセレク
タ２６の出力、第３図のセレクタ２７の出力、第４図の
セレクタ２８の出力を夫々示す表を参照して詳細に説明
する。

先ず、チエツク回路のエラーＦ／Ｆ５７はオフ状態であ
り、ウェイト生成回路４０はウェイト信号４０を出力し
ていない状態を前提とする。

制御記憶アドレス７０としてＣＳアドレスレジスタ２１
の値が制御記憶８０に！ｊえられる。このアドレスで指
示される制御記憶８０の記憶位置からマイクロ命令７０
が出力されセレクタ２８を介してレジスタ２３に格納さ
れる。このマイクロ命令はセレクタ２７を介して与えら
れた実行回路３０で解読され実行される。この実行動作
により次の制御記憶アト１／スフ０が決定され、この動
作の繰返しにより情報処理装置１〔〕で処理が続行され
る。

次に、処理中にチエツク回路５０が訂ｉＦ可能なエラー
を検出する。このエラー検出時のカレントアドレスレジ
スタ２２の値を“旧ＤＯ（１１）“とする。

チエツク回路５０はエラーＦ／Ｆ　５７をオン状態とす
る。

ウェイト生成回路４０はウェイト信号４１を有効にする
と同時に信号５８を“１″としセレクタ２８の出力をチ
エツク四Ｗ８５０の出力信号５１になるよう切替える。

ウェイト信号４１により処理実行部２０の処理が停止さ
れる。

チエツク回路５０ではマイクロ命令を訂ｉ「シ、出力信
号５１に出力する。このマイクロ命令はレジスタ２３お
よびレジスタ２５にセットされ、ＣＳアドレスレジスタ
２２の値“０１００（１１）　”はエラーアドレスレジ
スタ２４に次のクロックでセットされる。これと同時に
チエツク回路５０はエラ信号５５を無効にする。これに
よりウェイト信号４１が無効となり、処理実行部２０の
処理は再開する。

エラーアドレスレジスタ２４とエラーデータレジスタ２
５の値は保持されている。エラー発生による遅れはここ
までで最小の１クロツクである。

上述の状態で、情報処理装置１０かメモリ装置９１に対
し読出し要求を出力し、ウェイト信号生成信号３１の内
のひとつが有効になったとする。

ウェイト信号生成回路４０はウェイト信号４１を有効と
する。これによりチエツク回路５０は信号５３の出力を
“１”に、書込指示信号５４及びレジスタ２５の双方向
バスへの出力イネーブル信号５２を有効にすることによ
り、ＣＳアドレス７０の値はエラーアドレスレジスタ２
４の値の’０！００（１１）”となり、制御記憶８０の
アドレス“０１００（ＩＩ）“にレジスタ２５の値が書
込まれる。

同時にチエツク回路５０はエラーＦ／Ｆ５７をオフ状態
にする。ウェイト状態のときに制御記憶８０に書込動作
が行われるため、実質的にエラー発生、ＮＪ止による遅
れはマイクロ命令訂正時に要した１クロツクたけとなる
。

一致回路６０およびセレクタ２７はウェイ］・信号が発
生せずエラーの発生した同一ステップの連続実行が行わ
れたときのための回路である。エラーＦ／Ｆ５７がオン
状態でＣＳアドレスレジスタ２２の値とエラーアドレス
レジスタ２４の値とが一致した時、回路６０は信号６］
を６効とし、チエツク回路５０は信号５６を“１”にす
る。これにより、セレクタ２７の出力はエラーを修ｉＴ
Ｅしたマイクロ命令の格納されているレジスタ２５の出
力に切替り、これにより、回路３０が制御される。

上述の一実施例の場合エラーを訂正したマイクロ命令を
格納するレジスタ２５が一段しかないため、制御記憶８
０への書込が行われる前に別なＣＳアドレスでエラーが
発生すると、エラー信号５５を有効にし、レジスタ２５
の内容を制御記憶８Ｏに書込んでから既に説明した動作
を行う必要があり、さほど効果は上がらなくなる。しか
し、修正したマイクロ命令を格納する１／ジスタの段数
を増やすことにより、より効果を上げることができる。

発明の詳細 な説明したように、情報処理装置がウェイト状態にある
時に訂正を行うため、エラーが発生する度に訂正、書込
処理を行うことによる処理速度の低下を防ぐことができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図はセ
レクタ２６の出力関係を示す図、第３図はセレクタ２７
の出力関係を示ｒ図、第４図はセレクタ２８の出力関係
を示す図である。 主要部分の符号の説明 １０・・・・・・情報処理装置 ２０・・・・・・処理実行部 ２１・・・・・・ＣＳアドレスレジスタ２２・・・・・
・カレントアドレスレジスタ２３゜ ２５・・・・・・レジスタ ２４・・・・・・エラーアドレスレジスタ２６・・・・
・・アドレスセレクタ ２８・・・・・・セレクタ ３０・・・・・・実行回路 ４０・・・・・・ウェイト信号生成回路５０・・・・・
・チエツク回路 ５１・・・・・・修正マイクロ命令 ５７・・・・・・エラーＦ／Ｆ ６０・・・・・・一致回路 ８０・・・・・・制御記憶 ９０・・・・・・システムバス ９１・・・・・・メモリ装置

Claims (1)

【特許請求の範囲】
1. （１）制御記憶からのマイクロ命令のエラー検出時、検
   出されたエラーが訂正可能であれば訂正し実行するとと
   もに訂正されたマイクロ命令を該制御記憶に書戻さずに
   格納する訂正マイクロ命令格納手段と、該エラー検出時
   エラーのあるマイクロ命令の前記制御記憶のアドレスを
   格納するエラーアドレス格納手段と、処理を停止させて
   待機中であることを示すウェイト信号が有効な時、前記
   エラーアドレス格納手段からのアドレスを選択するアド
   レス選択手段と、前記ウェイト信号有効時前記訂正マイ
   クロ命令格納手段からの訂正済みのマイクロ命令を前記
   選択手段からのアドアレスで示される前記制御記憶のア
   ドレスに書戻す書戻手段とを含むことを特徴とする制御
   プログラム訂正システム。