JPH05120155A

JPH05120155A - マイクロプログラム制御装置

Info

Publication number: JPH05120155A
Application number: JP3277770A
Authority: JP
Inventors: Yukihiro Fujino; 幸広藤野
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1991-10-24
Filing date: 1991-10-24
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】マイクロプログラム制御装置の性能を下げず
に、消費電力が少なく、集積度の高いテクノロジーが使
えるようにする。【構成】制御記憶１から読み出され、データレジスタ
２に格納されたマイクロ命令は、パリティチェック回路
６でチェックされ、エラーが検出されるとエラー訂正部
３０に報告され、制御部２０はホールドされる。１ビッ
トエラー訂正回路１０により訂正されたデータは制御記
憶１、データレジスタ２に書き戻され、ホールドが解除
される。エラー訂正動作中は、制御部２０の動作が停止
するためエラー訂正部は遅いクロックが使えるので、制
御部２０のテクノロジーにあわせる必要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプログラム制御
装置に関し、特にエラー訂正方式に関する物である。

【０００２】

【従来の技術】一般にこの種のマイクロプログラム制御
装置では、被制御部と同じクロックを用い、同じテクノ
ロジーによって作られていた。従来、この種のマイクロ
プログラム制御装置では、図８に示すような構成になっ
ていた。この従来例では、マイクロプログラムの格納さ
れている制御記憶５０１によりマイクロ命令を読みだ
し、セレクタ５０５を通してデータレジスタ５０２に格
納する。このデータレジスタ５０２の出力を１ビットエ
ラー訂正２ビットエラー検出（ＥＤＡＣ機能と称する。
ＥＤＡＣ機能については公知文献特公昭５３−２０３６
７「エラー検出及び訂正システム」ＩＢＭ及び「符号理
論」嵩、都倉、稲垣共著コロナ社発行に詳しく述べられ
ている。）回路５０６によりエラーチェックを行い１ビ
ットエラーが起こった場合被制御部に抑止信号を送る。
１ビットエラー訂正２ビットエラー検出回路５０６によ
り訂正されたマイクロ命令は、データレジスタ５０２に
格納され制御記憶５０１に再書き込みされる。制御記憶
５０１の再書き込みが完了した後抑止信号を解除しマイ
クロ命令による制御が行われる。

【０００３】

【発明が解決しようとする課題】上述した従来のマイク
ロプログラム制御装置は被制御部と同じ周波数のクロッ
クで動作していた。これは演算処理と同じスピードでマ
イクロ命令を読み出さなければならないからである。し
かし、被制御部と同じ高速で動作させるには、被制御部
と同じ高速のテクノロジーを使用しなければならず集積
度が低く、消費電力が増大するという欠点があった。ま
たマイクロプログラム制御装置を複数台持つ装置の場合
は、エラー訂正回路を各装置が持ちハードウェアに無駄
があった。本発明は以上の欠点を解決することを課題と
し、集積度が高く消費電力の少ないテクノロジーを使っ
たマイクロプログラム制御装置を提供することとエラー
訂正回路を共通化しハード量を削減することにある。

【０００４】

【問題点を解決するための手段】本発明によれば、マイ
クロ命令が格納されている制御記憶と、該制御記憶のア
ドレスを格納する第１のアドレス格納手段と、前記第１
のアドレス格納手段の出力を格納する第２のアドレス格
納手段と、前記第１のアドレス格納手段のアドレスによ
り前記制御記憶から読み出したマイクロ命令またはエラ
ー訂正が行われたマイクロ命令を選択するデータ選択手
段と、このデータ選択手段の出力を格納する第１のデー
タ格納手段と、この第１のデータ格納手段に格納された
マイクロ命令のパリティエラーを検出するパリティエラ
ー検出手段とを有する制御部と、前記パリティエラー検
出手段からの報告により前記第１のデータ格納手段の出
力を格納する第２のデータ格納手段と、前記制御記憶に
格納されているマイクロ命令のエラー訂正コードが格納
されているエラー訂正コード記憶手段と、前記エラー訂
正コード記憶手段の出力を格納する第３のデータ格納手
段と、前記第２および第３のデータ格納手段の出力によ
りエラー訂正を行なうエラー訂正手段と、該エラー訂正
手段により訂正されたデータを格納し出力を前記制御記
憶および前記第１のデータ選択手段に前記エラー訂正が
行われたマイクロ命令として送る第４のデータ格納手段
とで構成されるエラー訂正部とを備え、前記制御部に於
けるクロック周波数に比較して、前記エラー訂正部のク
ロック周波数が遅いことを特徴とするマイクロプログラ
ム制御装置（発明１）が得られる。

【０００５】また本発明によれば、発明１において、前
記エラ−訂正部に、前記エラー訂正エラー検出手段によ
りエラーを検出した場合に正しいマイクロ命令を主記憶
に対して要求するとともに制御信号を発するメモリリク
エスト制御手段と、前記制御信号によって制御され前記
エラー訂正エラー検出手段により訂正されたデータおよ
び前記主記憶から前記要求に応じて送られてきた正しい
マイクロ命令のいずれかを選択して前記第４のデータ格
納手段に送る他のデータ選択手段とを付加して成ること
を特徴とするマイクロプログラム制御装置（発明２）が
得られる。

【０００６】さらに本発明によれば、発明１に於いて、
前記制御部が複数個の制御部から成り、前記エラー訂正
部に前記制御部の複数個のパリティエラー検出手段から
の出力により、対応する前記複数個の第１のデータ格納
手段の出力を選択して前記第２のデータ格納手段に送る
別のデータ選択手段と、複数個のエラー訂正コード記憶
手段の出力を複数個のパリティエラー検出手段の出力に
より選択して前記第３のデータ格納手段に送る更に他の
データ選択手段とを備えることを特徴とするマイクロプ
ログラム制御装置（発明３）が得られる。

【０００７】さらに他の本発明によれば、発明３におい
て、前記複数の制御部の各々に制御内容の優先度を表示
する優先レベル格納手段を設け、前記エラー訂正部に、
前記複数の優先レベル格納手段の出力によりエラー訂正
処理の優先順位を決定する優先順位決定手段と、低優先
のエラー訂正処理中に高優先のエラー訂正処理を受け付
けた場合に割り込んで先に高優先処理を行なう割込制御
手段とを設けたことを特徴とする発明３マイクロプログ
ラム制御装置（発明４）が得られる。

【０００８】さらに別の本発明によれば、発明３におい
て、前記エラー訂正部が、前記エラー訂正エラー検出手
段によりエラー検出した場合に正しいマイクロ命令を主
記憶に対して要求するメモリリクエスト制御手段と、こ
のメモリリクエスト制御手段が処理中に他の制御部のパ
リティエラー検出手段からのエラー報告を受けた場合に
当該エラー訂正部のエラー訂正手段にエラー訂正エラー
処理を行なわせる割込制御手段と、該エラー訂正手、段
の出力と前記要求に応じて前記主記憶から送られてきた
正しいマオクロ命令を選択し前記第３のデータ格納手段
に送る更に別のデータ選択手段とを有していることを特
徴とする請求項３のマイクロプログラム制御装置（発明
５）が得られる。

【０００９】

【実施例】図１は本発明の第１の発明に相当する一実施
例の構成を示すブロック図である。この実施例は特許請
求の範囲の第１項に相当する発明であり、以下単に発明
（１）と省略する（以下同様）。図１の第１の制御記録
部である制御部２０は、マイクロ命令が格納されている
制御記憶１と、制御記憶１のアドレスを格納する第１の
アドレス格納手段であるアドレスレジスタ３と、アドレ
スレジスタ３の出力を格納する第２のアドレス格納手段
であるアドレスレジスタ４と、制御記憶１からアドレス
レジスタ３のアドレスにより読みだしたマイクロ命令ま
たは１ビットエラー訂正が行われたマイクロ命令を選択
するセレクタ５と、このセレクタ５の出力を格納する第
１のデータ格納手段であるデータレジスタ２と、データ
レジスタ２に格納されたマイクロ命令のパリティエラー
を検出するパリティエラー検出手段であるパリティチェ
ック回路６とで構成される。

【００１０】図１のエラー訂正部３０は、パリティチェ
ック回路６からの報告によりデータレジスタ２の出力を
格納する第２のデータ格納手段であるデータレジスタ８
と、制御記憶１に格納されているマイクロ命令のエラー
訂正コードが格納されているエラー訂正コード記憶手段
であるメモリー７と、メモリー７の出力を格納する第３
のデータ格納手段であるデータレジスタ９と、データレ
ジスタ８，９の出力により１ビットエラー訂正を行なう
エラー訂正手段である１ビットエラー訂正回路１０と、
１ビットエラー訂正回路１０により訂正されたデータを
格納し出力を制御記憶１とデータレジスタ２に送る第４
のデータ格納手段であるデータレジスタ１１とで構成さ
れる。

【００１１】次に、以上の構成をもつ本実施例の動作に
ついて説明する。アドレスレジスタ３のアドレスで指定
された制御記憶１のマイクロ命令が読みだされセレクタ
５を通ってデータレジスタ２に格納される。同時にアド
レスレジスタ３の出力をアドレスレジスタ４に格納す
る。

【００１２】次のステップでデータレジスタ２の出力を
パリティチェック回路６によってチェックを行ない、エ
ラーを検出した場合、被制御部に抑止信号を送り、アド
レスレジスタ４、データレジスタ２の内容をホールド
し、データレジスタ８，９にセット信号を送る。データ
レジスタ８はデータレジスタ２の出力を格納し、データ
レジスタ９はアドレスレジスタ４のアドレスにより読み
出したメモリー７のエラー訂正コードを格納する。この
場合、データレジスタ８，９のセット信号、データレジ
スタ２の出力及びアドレスレジスタ４の出力は変化しな
いため、データレジスタ８，９のクロックは制御部２０
のクロックより遅いクロックにする。

【００１３】次のステップではデータレジスタ８，９の
出力を１ビットエラー訂正回路１０によりエラー訂正を
行なう。この処理は一般に数ステップかかる。エラー訂
正処理終了後、１ビットエラー訂正回路１０の出力をデ
ータレジスタ１１に格納する。

【００１４】次のステップではデータレジスタ１１の出
力がデータレジスタ２に格納され制御記憶１に再書き込
みされる。制御記憶１の再書き込みが完了した後抑止信
号を解除し、マイクロ命令による制御が行なわれる。従
ってこのような構成にしたことにより、エラー訂正部３
０のクロックを遅くすることができ、より集積度の高い
低消費電力のテクノロジーを使えるという効果がある。

【００１５】図２は本発明（２）に対応する一実施例の
構成を示すブロック図である。制御部１２０は、マイク
ロ命令が格納されている制御記憶１０１と、制御記憶１
０１のアドレスを格納する第１のアドレス格納手段であ
るアドレスレジスタ１０３と、アドレスレジスタ３の出
力を格納する第２のアドレス格納手段であるアドレスレ
ジスタ１０４と、制御記憶１０１からアドレスレジスタ
１０３のアドレスにより読み出したマイクロ命令、また
はエラー訂正が行われたマイクロ命令を選択するセレク
タ１０５と、セレクタ１０５の出力を格納する第１のデ
ータ格納手段であるデータレジスタ１０２と、データレ
ジスタ１０２に格納されたマイクロ命令のパリティエラ
ーを検出するパリティエラー検出手段であるパリティチ
ェック回路１０６とで構成される。

【００１６】エラー訂正部１３０は、パリティチェック
回路１０６からの報告によりデータレジスタ１０２の出
力を格納する第２のデータ格納手段であるデータレジス
タ１０８と、制御記憶１０１に格納されているマイクロ
命令のエラー訂正コードが格納されているエラー訂正コ
ード記憶手段であるメモリー１０７と、メモリー１０７
の出力を格納する第３のデータ格納手段であるデータレ
ジスタ１０９と、データレジスタ１０８，１０９の出力
により１ビットエラー訂正２ビットエラー検出を行なう
エラー訂正エラー検出手段である１ビットエラー訂正２
ビットエラー検出回路１１０と、１ビットエラー訂正２
ビットエラー検出回路１１０により２ビットエラーを検
出した場合に正しいマイクロ命令を主記憶に対して要求
すると共にこの状態を示す制御信号を発する第１のメモ
リリクエスト手段であるメモリリクエスト制御回路１１
２と、１ビットエラー訂正２ビットエラー検出回路１１
０により訂正されたデータと主記憶から送られてきた正
しいマイクロ命令とを選択するセレクタ１１３と、セレ
クタ１１３からのマイクロ命令を格納しその出力を制御
記憶１０１とデータレジスタ１０２に送る第４のデータ
格納手段であるデータレジスタ１１１とで構成される。

【００１７】次に、以上の構成をもつ本実施例の動作に
ついて説明する。制御部１２０において、レスレジスタ
１０３のアドレスで指定された制御記憶１０１のマイク
ロ命令が読みだされセレクタ１０５を通ってデータレジ
スタ１０２に格納される。同時にアドレスレジスタ１０
３の出力をアドレスレジスタ１０４に格納する。次のス
テップでデータレジスタ１０２の出力をパリティチェッ
ク回路１０６によってチェックを行ない、エラーを検出
したた場合、被制御部に抑止信号を送り、アドレスレジ
スタ１０４、データレジスタ１０２の内容をホールド
し、エラー訂正部１３０のデータレジスタ１０８，１０
９にセット信号を送る。

【００１８】エラー訂正部１３０に於いて、データレジ
スタ１０８はデータレジスタ１０２の出力を格納し、デ
ータレジスタ１０９はアドレスレジスタ１０４のアドレ
スにより読みだしたメモリー１０７のエラー訂正コード
を格納する。この場合、データレジスタ１０８，１０９
のセット信号、データレジスタ１０２の出力及びアドレ
スレジスタ１０４の出力は変化しないため、データレジ
スタ１０８，１０９のクロックは制御部１２０のクロッ
クより遅いクロックにすることが可能である。次のステ
ップではデータレジスタ１０８，１０９の出力を１ビッ
トエラー訂正２ビットエラー検出回路１１０によりエラ
ー訂正を行なう。この処理は一般に数ステップかかる。

【００１９】エラー訂正処理終了後、１ビットエラー訂
正２ビットエラー検出回路１１０の出力はセレクタ１１
３を通りデータレジスタ１１１に格納される。１ビット
エラー訂正２ビットエラー検出回路１１０により２ビッ
トエラーが検出された場合は、メモリリクエスト制御回
路１１２に２ビットエラー検出を報告する。メモリリク
エスト制御回路１１２はアドレスレジスタ１０４からの
アドレスを使って主記憶に対してメモリリクエストを発
行する。主記憶から送られてきたマイクロ命令はセレク
タ１１３を通ってデータレジスタ１１に格納される。

【００２０】次のステップではデータレジスタ１１１の
出力がデータレジスタ１０２に格納され制御記憶１０１
に再書き込みされる。制御記憶１０１の再書き込みが完
了した後抑止信号解除しマイクロ命令による制御が行な
われる。従ってこのような構成にしたことにより、
（１）の場合よりエラーの訂正能力が向上した上に、エ
ラー訂正部１３０のクロックを遅くすることができ、よ
り集積度の高い低消費電力のテクノロジーを使えるとい
う効果がある。

【００２１】図３は本発明（３）の一実施例のブロック
図である。図３に於て、第１の制御記憶部である制御部
２２０、２２１及び２２２の各々は、マイクロ命令が格
納されている制御記憶２０１と、制御記憶２０１のアド
レスを格納する第１のアドレス格納手段であるアドレス
レジスタ２０３と、アドレスレジスタ２０３の出力を格
納する第２のアドレス格納手段であるアドレスレジスタ
２０４と、制御記憶２０１からアドレスレジスタ２０３
のアドレスにより読みだしたマイクロ命令または１ビッ
トエラー訂正が行われたマイクロ命令を選択するセレク
タ２０５と、セレクタ２０５の出力を格納する第１のデ
ータ格納手段であるデータレジスタ２０２と、データレ
ジスタ２０２に格納されたマイクロ命令のパリティエラ
ーを検出するパリティエラー検出手段であるパリティチ
ェック回路２０６とで構成されている。

【００２２】エラー訂正部２３０は、複数個のパリティ
チェック回路２０６からの報告信号を入力にし１信号だ
け選ぶリーディングゼロ回路２１０と、その出力を格納
するレジスタ２１１と、複数のデータレジスタ２０２の
出力を選択するデータ選択手段であるセレクタ２１３
と、セレクタ２１３の出力を格納する第２のデータ格納
手段であるデータレジスタ２１５と、複数の制御記憶２
０１に格納されているマイクロ命令のエラー訂正コード
が格納されているエラー訂正コード記憶手段であるメモ
リー２０７，２０８及び２０９と、メモリー２０７，２
０８及び２０９の出力を選択する別のデータ選択手段で
あるセレクタ２１２と、セレクタ２１２の出力を格納す
る第３のデータ格納手段であるデータレジスタ２１４
と、データレジスタ２１４，２１５の出力により１ビッ
トエラー訂正を行なうエラー訂正手段である１ビットエ
ラー訂正回路２１６と、１ビットエラー訂正回路２１６
により訂正されたデータを格納し出力を制御記憶２０１
とデータレジスタ２０２に送る第４のデータ格納手段で
あるデータレジスタ２１７とで構成される。

【００２３】次に、以上の構成をもつ本実施例の動作に
ついて説明する。アドレスレジスタ２０３のアドレスで
指定された制御記憶２０１のマイクロ命令が読みだされ
セレクタ２０５を通ってデータレジスタ２０２に格納さ
れる。同時にアドレスレジスタ２０３の出力をアドレス
レジスタ２０４に格納する。次のステップでデータレジ
スタ２０２の出力をパリティチェック回路２０６によっ
てチェックを行ない、エラーを検出した場合、被制御部
に抑止信号を送り、アドレスレジスタ２０４、データレ
ジスタ２０２の内容をホールドし、リーディングゼロ回
路２１０に信号を送る。リーディングゼロ回路２１０に
より１信号が選ばれ出力がレジスタ２１１に格納され
る。レジスタ２１１は複数のパリティチェック回路２０
６の内１回路でもエラーが検出されればセットされ、エ
ラー処理が終了するまでホールドされる。

【００２４】次のステップで、レジスタ２１１の出力に
よりセレクタ２１３で選択されたデータレジスタ２０２
の出力をデータレジスタ２１５に格納し、メモリー２０
７，２０８，２０９の出力を、レジスタ２１１の出力に
よりセレクタ２１２で選択データレジスタ２１４に格納
する。この場合、レジスタ２１１のセット信号、データ
レジスタ２０２の出力及びアドレスレジスタ２０４の出
力は変化しないため、データレジスタ２１４，２１５の
クロックは制御部２２０，２２１，２２２のクロックよ
り遅いクロックにすることが可能である。

【００２５】次のステップではデータレジスタ２１４，
２１５の出力を１ビットエラー訂正回路２１６によりエ
ラー訂正を行なう。この処理は一般に数ステップかか
る。エラー訂正処理終了後、１ビットエラー訂正回路２
１６の出力をデータレジスタ２１７に格納する。

【００２６】次のステップでは、データレジスタ２１７
の出力がレジスタ２１１の出力信号で選ばれた制御部の
データレジスタ２０２に格納され制御記憶２０１に再書
き込みされ、レジスタ２１１はホールドが解除される。
制御記憶２０１の再書き込みが完了した後抑止信号を解
除しマイクロ命令による制御が行なわれる。従ってこの
ような構成にしたことにより、複数個の制御部を１個の
訂正部でエラー訂正が行えるため、ハード量が減りエラ
ー訂正部２３０のクロックを遅くすることができ、より
集積度の高い低消費電力のテクノロジーを使えるという
効果がある。

【００２７】図４は本発明（４）の一実施例のブロック
図である。図４に於て、制御部３２０，３２１及び３２
２は、マイクロ命令が格納されている制御記憶３０１
と、制御記憶３０１のアドレスを格納する第１のアドレ
ス格納手段であるアドレスレジスタ３０３と、アドレス
レジスタ３０３の出力を格納する第２のアドレス格納手
段であるアドレスレジスタ３０４と、制御記憶３０１か
らアドレスレジスタ３０３のアドレスにより読みだした
マイクロ命令、または１ビットエラー訂正が行われたマ
イクロ命令選択するセレクタ３０５と、セレクタ３０５
の出力を格納する第１のデータ格納手段であるデータレ
ジスタ３０２と、データレジスタ３０２に格納されたマ
イクロ命令のパリティエラーを検出するパリティエラー
検出手段であるパリティチェック回路３０６と、マイク
ロ命令に書かれた優先度をデータレジスタ３０２に読み
だし、その出力を格納する優先レベル格納手段であるレ
ジスタ３０７とで構成される。

【００２８】エラー訂正部３３０は、複数個のパリティ
チェック回路３０６からの報告信号と複数個のレジスタ
３０７の出力を入力にし１信号だけ選ぶ優先順位決定手
段である優先回路３１１と、複数のデータレジスタ３０
２の出力を選択する第１のデータ選択手段であるセレク
タ３１３と、セレクタ３１３の出力を格納する第２のデ
ータ格納手段であるデータレジスタ３１６と、複数の制
御記憶３０１に格納されているマイクロ命令のエラー訂
正コードが格納されているエラー訂正コード記憶手段で
あるメモリー３０８，３０９及び３１０と、メモリー３
０８，３０９及び３１０の出力を選択する第１のデータ
選択手段であるセレクタ３１２と、セレクタ３１２の出
力を格納する第３のデータ格納手段であるデータレジス
タ３１５と、データレジスタ３１５，３１６の出力によ
り１ビットエラー訂正を行なうエラー訂正手段である１
ビットエラー訂正回路３１７と、１ビットエラー訂正回
路３１７により訂正されたデータを格納し出力を制御記
憶３０１とデータレジスタ３０２に送る第４のデータ格
納手段であるデータレジスタ３１８と、低優先のエラー
訂正処理中に高優先のエラー訂正処理を受け付けた場合
に割り込んで先に高優先処理を行なう第１の割り込み手
段である割込制御３１４とで構成されるとで構成され
る。

【００２９】次に、以上の構成をもつ本実施例の動作に
ついて説明する。アドレスレジスタ３０３のアドレスで
指定された制御記憶３０１のマイクロ命令が読みだされ
セレクタ３０５を通ってデータレジスタ３０２に格納さ
れる。同時にアドレスレジスタ３０３の出力をアドレス
レジスタ３０４に格納する。次のステップで、データレ
ジスタ３０２の出力の１部で処理の優先度を示す部分を
レジスタ３０７に格納する。データレジスタ３０２の出
力をパリティチェック回路３０６によってチェックを行
ない、エラー検出した場合、被制御部に抑止信号を送
り、アドレスレジスタ３０４、データレジスタ３０２の
内容をホールドし、優先回路３１１にエラー検出信号と
レジスタ３０７の優先度を送る。

【００３０】図５に上述の優先回路３１１と割り込み制
御３１４の構成を示す。優先回路３１１では複数個のレ
ジスタ３０７からの優先レベル信号ａ₁，ａ₂，ａ₃と
複数個のパリティチェック回路からのエラー検出信号ｂ
₁，ｂ₂，ｂ₃を入力とし、優先レベルの低い処理のエ
ラーのみの場合はデータレジスタ３５４に選ばれた制御
部のコードが格納され、そのあと値はホールドされる。
優先レベルの高い処理のエラーがある場合はデータレジ
スタ３５３に選ばれた制御部のコードが格納され、その
後データはホールドされる。

【００３１】優先レベルの高い処理のエラーがある場合
はレジスタ３５５に１がセットされセレクタ３５７はデ
ータレジスタ３５３を選ぶ。優先レベルの高い処理のエ
ラーがない場合はデータレジスタ３５４が選ばれる。こ
のようにして１制御部のコードが選ばれた出力がセレク
タ３１２，３１３に送られる。次のステップで、優先レ
ベルの高い処理のエラーがある場合は割り込み制御３１
４内のデータレジスタ３７１にセット信号が入り中の値
がプラス１される。

【００３２】優先レベルの高い処理のエラーがない場合
は、割り込み制御３１４内のデータレジスタ３７３にセ
ット信号が入り中の値がプラス１される。また優先回路
３１１の出力によりセレクタ３１３で選択されたデータ
レジスタ３０２の出力を、ＯＲゲート３７７の出力がセ
ット信号となってデータレジスタ３１６に格納し、メモ
リー３０８，３０９，３１０の出力を、優先回路３１１
の出力によりセレクタ３１２で選択し、ＯＲゲート３７
７の出力がセット信号となってデータレジスタ３１５に
格納する。この場合、選ばれた制御部のデータレジスタ
３０２の出力及びアドレスレジスタ３０４の出力は変化
しないため、データレジスタ３１５，３１６のクロック
は制御部３２０，３２１，３２２のクロックより遅いク
ロックにすることが可能である。

【００３３】次のステップではデータレジスタ３７１ま
たはデータレジスタ３７３の値をプラス１する。データ
レジスタ３１５，３１６の出力を１ビットエラー訂正回
路３１７によりエラー訂正を行なう処理が終了するま
で、データレジスタ３７１またはデータレジスタ３７３
の値をプラス１する。この処理にかかる時間はハードウ
ェアの作りによって決まるのでコンペア回路３７５，３
７６の入力に決まった値を設定しておき、エラー訂正処
理の完了によりＯＲ回路の出力が１になり、１ビットエ
ラー訂正回路３１７の出力がデータレジスタ３１８に格
納される。

【００３４】次のステップでは、データレジスタ３１８
の出力が、割り込み制御３１４内にあるＡＮＤゲート３
７９，３８０，３８１の出力信号で選ばれた制御部のデ
ータレジスタ３０２に格納され、制御記憶３０１に再書
き込みされ、データレジスタ３５３またはデータレジス
タ３５４のホールドを解除する。制御記憶３０１の再書
き込みが完了した後抑止信号を解除しマイクロ命令によ
る制御が行なわれる。また、優先レベルの低い処理のエ
ラー訂正を行なっている最中に優先レベルの高い処理の
エラーが検出された場合、優先回路３１１内のデータレ
ジスタ３５４はホールドされたままだが、データレジス
タ３５３に高優先レベルの処理の制御部のコードが格納
され、ホールドされる。レジスタ３５５が１になること
によりセレクタ３５７はデータレジスタ３５３の出力を
選び、データレジスタ３７３をリセットする。データレ
ジスタ３７１はプラス１され、コンペア回路３７５に設
定されたエラー訂正処理にかかるステップ数とデータレ
ジスタ３７１の値が一致したときにＯＲ回路の出力が１
になり、１ビットエラー訂正回路３１７の出力がデータ
レジスタ３１８に格納される。

【００３５】次のステップでは、データレジスタ３１８
の出力が、割り込み制御３１４内にあるＡＮＤゲート３
７９，３８０，３８１の出力信号で選ばれた制御部のデ
ータレジスタ３０２に格納され、制御記憶３０１に再書
き込みされる。データレジスタ３７１をリセットし、デ
ータレジスタ３５３のホールドを解除する。制御記憶３
０１の再書き込みが完了した後抑止信号を解除しマイク
ロ命令による制御が行なわれる。他に優先レベルの高い
処理のエラーが検出されなければ、セレクタ３５７はデ
ータレジスタ３５４を選択しエラー訂正処理にはいる。
従ってこのような構成にしたことにより、複数個の制御
部を１個の訂正部でエラー訂正が行えるためハード量が
減り、さらに複数個の制御部でエラー処理が競合しても
優先度の高い方を優先させることにより性能にインパク
トを与えず、エラー訂正部２３０のクロックを遅くする
ことができ、より集積度の高い低消費電力のテクノロジ
ーを使えるという効果がある。

【００３６】図６は本発明（５）の一実施例のブロック
図である。図６に於て、第１の制御記憶部である制御部
４３０，４３１及び４３２は、マイクロ命令が格納され
ている制御記憶４０１と、制御記憶４０１のアドレスを
格納する第１のアドレス格納手段であるアドレスレジス
タ４０３と、アドレスレジスタ４０３の出力を格納する
第２のアドレス格納手段であるアドレスレジスタ４０４
と、制御記憶４０１からアドレスレジスタ４０３のアド
レスにより読みだしたマイクロ命令、または１ビットエ
ラー訂正が行われたマイクロ命令を選択するセレクタ４
０５と、セレクタ４０５の出力を格納する第１のデータ
格納手段であるデータレジスタ４０２と、データレジス
タ４０２に格納されたマイクロ命令のパリティエラーを
検出するパリティエラー検出手段であるパリティチェッ
ク回路４０６とで構成される。

【００３７】エラー訂正部４４０は、複数個のパリティ
チェック回路４０６からの報告信号を入力にし１信号だ
け選び、エラー訂正部がメモリリクエスト中の他の制御
部からのエラー検出によるエラー訂正を受け付ける第２
の割り込み手段である割込制御４１３と、複数のデータ
レジスタ４０２の出力を選択する第１のデータ選択手段
であるセレクタ４１２と、セレクタ４１２の出力を格納
する第２のデータ格納手段であるデータレジスタ４１５
と、複数の制御記憶４０１に格納されているマイクロ命
令のエラー訂正コードが格納されているエラー訂正コー
ド記憶手段であるメモリー４０７，４０８及び４０９
と、メモリー４０７，４０８及び４０９の出力を選択す
る第１のデータ選択手段であるセレクタ４１１と、セレ
クタ４１１の出力を格納する第３のデータ格納手段であ
るデータレジスタ４１４と、データレジスタ４１４，４
１５の出力により１ビットエラー訂正２ビットエラー検
出を行なうエラー訂正エラー検出手段である１ビットエ
ラー訂正２ビットエラー検出回路４１６と、１ビットエ
ラー訂正２ビットエラー検出回路４１６により２ビット
エラーが検出された場合に、主記憶に対してメモリリク
エストを発行する第２のメモリリクエスト手段であるメ
モリリクエスト制御４１７と、複数個のアドレスレジス
タ４０４の出力を選択してメモリリクエスト制御４１７
に送るセレクタ４１０と、１ビットエラー訂正２ビット
エラー検出回路４１６により訂正されたデータを格納す
るデータレジスタ４１８と、主記憶から送られてきた正
しいマイクロ命令を格納するデータレジスタ４１９と、
データレジスタ４１８と４１９を選択し出力を制御記憶
４０１とデータレジスタ４０２に送るセレクタ４２０と
で構成されるエラー訂正部４４０とで構成される。

【００３８】次に、以上の構成をもつ本実施例の動作に
ついて説明する。アドレスレジスタ４０３のアドレスで
指定された制御記憶４０１のマイクロ命令が読みだされ
セレクタ４０５を通ってデータレジスタ４０２に格納さ
れる。同時にアドレスレジスタ４０３の出力をアドレス
レジスタ４０４に格納する。次のステップでデータレジ
スタ４０２の出力をパリティチェック回路４０６によっ
てチェックを行ない、エラーを検出した場合、被制御部
に抑止信号を送り、アドレスレジスタ４０４、データレ
ジスタ４０２の内容をホールドし、割り込み制御４１３
に信号を送る。図７に割り込み制御とメモリリクエスト
制御の構成を示す。

【００３９】次のステップで、割り込み制御４１３は複
数個のパリティチェック回路４０６の出力をレジスタ４
５１，４５２，４５３に格納し、レジスタ４５１，４５
２，４５３はホールドされる。次のステップでレジスタ
４５１，４５２，４５３からの信号をリーディングゼロ
回路４５４により１信号を選び、そのコードをセレクタ
４１０，４１１，４１２に送る。セレクタ４１０は選ば
れたアドレスレジスタ４０４の出力をリクエスト制御内
のデータレジスタ４７０へ送り格納される。セレクタ４
１１は、メモリー４０７，４０８，４０９の中から選ば
れたメモリのデータをデータレジスタ４１４へ送り転送
する。セレクタ４１２は、選ばれたデータレジスタ４０
２の出力をデータレジスタ４１５へ送り格納する。また
レジスタ４５１，４５２，４５３の出力をＯＲゲート４
５９によりＯＲ論理をとりデータレジスタ４５５のセッ
ト信号となりデータレジスタ４５５の値をプラス１す
る。この場合、選ばれたデータレジスタ４０２の出力及
びアドレスレジスタ４０４の出力は変化しないため、デ
ータレジスタ４１４，４１５のクロックは制御部４３
０，４３１，４３２のクロックより遅いクロックにする
ことが可能である。

【００４０】次のステップではデータレジスタ４１４，
４１５の出力を１ビットエラー訂正２ビットエラー検出
回路４１６によりエラー訂正エラー検出を行なう。この
処理は一般に数ステップかかる。各ステップでデータレ
ジスタ４５５の値をプラス１する。コンペア回路４５７
にエラー訂正エラー検出処理にかかるステップ数を設定
しておく。エラー訂正エラー検出処理終了後に１ビット
エラー訂正２ビットエラー検出回路４１６の出力をデー
タレジスタ２１７に格納する。

【００４１】次のステップでは、コンペア回路４５７の
出力が１になり、ＡＮＤゲート４６３，４６４，４６５
の出力がセレクタ４７８を通って制御部を選ぶ。選ばれ
た制御部のデータレジスタ４０２にデータレジスタ４１
８の出力が格納され制御記憶４０１に再書き込みされ、
レジスタ４５１，４５２，４５３はホールドが解除され
る。制御記憶４０１の再書き込みが完了した後抑止信号
を解除しマイクロ命令により制御が行なわれる。１ビッ
トエラー訂正２ビットエラー検出回路４１６により２ビ
ットエラーが検出された場合、２ビットエラー検出信号
によりデータレジスタ４５５をリセットし、レジスタ４
５１，４５２，４５３をリセットし、データレジスタ４
７０，４７７をホールドする。データレジスタ４７４，
４７５，４７６には対応する制御部固有の値を入れてお
き、データレジスタ４７０のアドレスとマージしてリク
エストコードを作成し、主記憶に対してメモミリリクエ
ストを発行する。メモリリクエスト中に他の制御部のパ
リティチェック回路４０６がエラーを検出した場合は、
レジスタ４５１，４５２，４５３にエラー信号が格納さ
れエラー訂正処理が行なわれ、訂正されたマイクロ命令
を制御部へ送る。主記憶から正しいマイクロ命令が送ら
れて来るとデータレジスタ４１９に格納され、セレクタ
４２０，４７８を切り換えて制御部へ送り、選ばれた制
御部のデータレジスタ４０２にデータレジスタ４１９の
出力が格納され制御記憶４０１に再書き込みされ、デー
タレジスタ４７０，４７７はホールドが解除される。制
御記憶４０１の再書き込みが完了した後抑止信号を解除
しマイクロ命令による制御が行なわれる。

【００４２】従ってこのような構成にしたことにより、
（３）の場合よりエラーの訂正能力が向上した上に、複
数個の制御部を１個の訂正部でエラー訂正が行えるため
ハード量が減り、エラー訂正部２３０のクロックを遅く
することができ、より集積度の高い低消費電力のテクノ
ロジーを使えるという効果がある。

【００４３】

【発明の効果】以上の説明で明らかなごとく、本発明の
マイクロプログラム制御装置に依れば、クロックの早さ
を落とし、集積度が高く、低消費電力のテクノロジーを
使用することが可能となる。また複数個の制御部がある
場合、エラー訂正部を１個にできハード量を減らすこと
ができるという効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】本発明の第２の実施例の構成を示すブロック図
である。

【図３】本発明の第３の実施例の構成を示すブロック図
である。

【図４】本発明の第４の実施例の構成を示すブロック図
である。

【図５】第４の実施例の一部の構成を示す図である。

【図６】本発明の第５の実施例の構成を示すブロック図
である。

【図７】第５の実施例の一部の構成を示す図である。

【図８】従来のマイクロプログラム制御装置の構成の一
例を示すブロック図である。

【符号の説明】

1,101,201 制御記憶 3,4,103,104,203,204 アドレスレジスタ（アドレス
格納手段） 2,8,9,11,102,108,109,111,202,214,215,217 データ
レジスタ（データ格納手段） 211 レジスタ 5,105,113,205,212,213 セレクタ（デ−タ選択回
路） 6,106,206 パリティチェック回路 7 107 207 208 209 メモリ（エラー訂正コード格納
手段） 10,216,317 １ビットエラー訂正回路 110,416,506 １ビットエラー訂正２ビットエラー検
出回路 112,417 メモリリクエスト制御回路 20,120,220,221,222 制御部 210,351,352,454 リーディングゼロ回路 30,130,230 エラー訂正部 307 レジスタ（優先レベル格納回路） 311 優先回路（優先順位決定回路） 314,413 割込制御 375,376,457 コンペア回路 372,374,456 プラス１回路 382,458,472 デコーダ 30,130,230 エラー訂正部ａ₁，ａ₂，ａ₃ 優先レベル信号ｂ₁，ｂ₂，ｂ₃ エラー検出信号

Claims

【特許請求の範囲】

【請求項１】マイクロ命令が格納されている制御記憶
と、該制御記憶のアドレスを格納する第１のアドレス格
納手段と、前記第１のアドレス格納手段の出力を格納す
る第２のアドレス格納手段と、前記第１のアドレス格納
手段のアドレスにより前記制御記憶から読み出したマイ
クロ命令またはエラー訂正が行われたマイクロ命令を選
択するデータ選択手段と、このデータ選択手段の出力を
格納する第１のデータ格納手段と、この第１のデータ格
納手段に格納されたマイクロ命令のパリティエラーを検
出するパリティエラー検出手段とを有する制御部と、前記パリティエラー検出手段からの報告により前記第１
のデータ格納手段の出力を格納する第２のデータ格納手
段と、前記制御記憶に格納されているマイクロ命令のエ
ラー訂正コードが格納されているエラー訂正コード記憶
手段と、前記エラー訂正コード記憶手段の出力を格納す
る第３のデータ格納手段と、前記第２および第３のデー
タ格納手段の出力によりエラー訂正を行なうエラー訂正
手段と、該エラー訂正手段により訂正されたデータを格
納し出力を前記制御記憶および前記第１のデータ選択手
段に前記エラー訂正が行われたマイクロ命令として送る
第４のデータ格納手段とで構成されるエラー訂正部とを
備え、前記制御部に於けるクロック周波数に比較して、前記エ
ラー訂正部のクロック周波数が遅いことを特徴とするマ
イクロプログラム制御装置。
【請求項２】前記エラ−訂正部に、前記エラー訂正エ
ラー検出手段によりエラーを検出した場合に正しいマイ
クロ命令を主記憶に対して要求するとともに制御信号を
発するメモリリクエスト制御手段と、前記制御信号によ
って制御され、前記エラー訂正エラー検出手段により訂
正されたデータおよび前記主記憶から前記要求に応じて
送られてきた正しいマイクロ命令のいずれかを選択して
前記第４のデータ格納手段に送る他のデータ選択手段と
を付加して成ることを特徴とする請求項１のマイクロプ
ログラム制御装置。
【請求項３】前記制御部が複数個の制御部から成り、
前記エラー訂正部に、前記制御部の複数個のパリティエ
ラー検出手段からの出力により、対応する前記複数個の
第１のデータ格納手段の出力を選択して前記第２のデー
タ格納手段に送る別のデータ選択手段と、複数個のエラ
ー訂正コード記憶手段の出力を複数個のパリティエラー
検出手段の出力により選択して前記第３のデータ格納手
段に送る更に他のデータ選択手段とを備えることを特徴
とする請求項１のマイクロプログラム制御装置。
【請求項４】前記複数の制御部の各々に制御内容の優
先度を表示する優先レベル格納手段を設け、前記エラー
訂正部に、前記複数の優先レベル格納手段の出力により
エラー訂正処理の優先順位を決定する優先順位決定手段
と、低優先のエラー訂正処理中に高優先のエラー訂正処
理を受け付けた場合に割り込んで先に高優先処理を行な
う割込制御手段とを設けたことを特徴とする請求項３の
マイクロプログラム制御装置。
【請求項５】前記エラー訂正部が、前記エラー訂正エ
ラー検出手段によりエラー検出した場合に正しいマイク
ロ命令を主記憶に対して要求するメモリリクエスト制御
手段と、このメモリリクエスト制御手段が処理中に他の
制御部のパリティエラー検出手段からのエラー報告を受
けた場合に当該エラー訂正部のエラー訂正手段にエラー
訂正エラー処理を行なわせる割込制御手段と、該エラー
訂正手段の出力と前記要求に応じて前記主記憶から送ら
れてきた正しいマオクロ命令を選択し前記第３のデータ
格納手段に送る更に別のデータ選択手段とを有している
ことを特徴とする請求項３のマイクロプログラム制御装
置。