JP2010198657A

JP2010198657A - メモリ装置

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Publication number: JP2010198657A
Application number: JP2009039455A
Authority: JP
Inventors: Hiroyuki Fukuyama; 弘幸福山; Satoshi Miyazaki; 聡司宮▲崎▼
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2009-02-23
Filing date: 2009-02-23
Publication date: 2010-09-09
Anticipated expiration: 2029-02-23
Also published as: US20100218072A1; JP5134569B2; US8397132B2

Abstract

【目的】読出データに対する誤り検出及び誤り訂正機能を備えたメモリ装置において、その装置規模を小規模化させることが可能なメモリ装置を提供することを目的とする。
【構成】メモリアレイから読み出されたデータに対して誤り検出を行う誤り検出回路及びこの誤り検出結果に基づき上記読み出されたデータ中の誤りビットを訂正する誤り訂正回路の内の誤り検出回路を、上記メモリアレイが構築されているメモリチップに搭載し、誤り訂正回路は、このメモリチップに対するデータの読み出し制御を担うメモリ制御チップ側に搭載する。
【選択図】図２

Description

本発明は、半導体メモリに関し、特に、誤り検出・訂正機能を有するメモリ装置に関する。

現在、メモリを半導体ＩＣ（Integrated Circuit）チップ化したメモリチップと、このメモリに対して情報データの書込及び読出制御を行う制御部を半導体ＩＣチップ化したメモリ制御チップとを備えたファイルシステムが提案されている（例えば、特許文献１の図１参照）。かかるファイルシステムでは、メモリチップ（１０２）には、メモリ（１０３）と共に、このメモリから読み出されたデータに対して誤り検出及び誤り訂正処理を施す符号／復号回路（１０４）が形成されている。一方、メモリ制御チップ（１０６）には、外部供給された情報データに対して誤り訂正符号化処理を施したものをメモリチップ（１０２）に供給する符号／復号回路（１０５）が形成されている。

このように、上記ファイルシステムでは、メモリ（１０３）に書き込むべきデータ及び読み出されたデータに対して誤り検出及び訂正処理を施すことにより、メモリアクセスの際のデータの信頼度を高めるようにしている。

よって、これら誤り検出及び訂正処理を為す回路を搭載した分だけチップサイズが大きくなり、メモリ装置全体の装置規模が大型化してしまうという問題が生じた。

特開平１１−１４３７８７号公報

本発明は、読出データに対する誤り検出及び誤り訂正機能を備えたメモリ装置において、その装置規模を小規模化させることが可能なメモリ装置を提供することを目的とするものである。

本発明によるメモリ装置は、データの記憶領域を備えたメモリチップと、前記メモリチップに対して前記情報データの読み出し制御を行うメモリ制御チップと、を含むメモリ装置であって、前記メモリチップには、前記記録領域から読み出された読出データに対して誤り検出処理を施して誤り検出結果を示す誤り検出データを生成する誤り検出回路と、前記読出データと共に前記誤り検出データをチップ外に出力する出力回路と、が構築されており、前記メモリ制御チップには、前記メモリチップから出力された前記読出データ及び前記誤り検出データを夫々取り込み、前記誤り検出データに基づき前記読出データ中に生じている誤りを訂正する誤り訂正回路が構築されている。

本発明によれば、情報データの記憶が為されるメモリアレイから読み出された読出データに対して誤り検出を行う回路をこのメモリアレイが構築されているメモリチップに搭載し、誤り検出結果に基づいて上記読出データ中の誤りを訂正する誤り訂正回路を、上記メモリチップ以外の半導体チップに設けるようにしたので、各メモリチップのサイズを小規模化させることが可能となる。

本発明によるメモリ装置が搭載されているＭＣＰの内部構造を概略的に示す図である。本発明によるメモリ装置としてのメモリチップ１０１ａ〜１０１ｄ及びメモリ制御チップ２０１の構成を示す図である。誤り検出及び訂正の処理単位となる１符号ブロックの構成を示す図である。ＢＣＨ符号化で用いるパリティ検査行列Ｈ１及び復号化（誤り検出、誤り訂正）で用いるパリティ検査行列Ｈ２の一例を示す図である。アドレスフォーマットを示す図である。誤り訂正回路２０３の内部構成の一例を示す図である。図１及び図２に示されるメモリ装置によるデータ読み出し動作の一例を表すタイムチャートである。パリティ検査行列Ｈの他の一例を示す図である。ＭＣＰの他の内部構造を概略的に示す図である。図９に示されるＭＣＰに搭載されているメモリチップ１０１ａ〜１０１ｄ及びメモリ制御チップ２０１の構成を示す図である。ＭＣＰの他の内部構造を概略的に示す図である。図１１に示されるＭＣＰに搭載されているメモリチップ１０１ａ〜１０１ｄ及びメモリ制御チップ２０１の構成を示す図である。

メモリアレイから読み出されたデータに対して誤り検出を行う誤り検出回路及びこの誤り検出結果に基づき上記読み出されたデータ中の誤りビットを訂正する誤り訂正回路のうち、誤り検出回路を、上記メモリアレイが構築されているメモリチップに搭載し、誤り訂正回路は、このメモリチップに対するデータの読み出し制御を担うメモリ制御チップ側に搭載する。

図１は、本発明によるメモリ装置が搭載されているＭＣＰ（Multiple Chip Package）の内部構造を概略的に示す図である。

図１において、かかるメモリ装置は、夫々が独立した半導体ＩＣチップからなるメモリチップ１０１ａ〜１０１ｄと、メモリチップ１０１ａ〜１０１ｄ各々の内の１をデータ書込及び読出のアクセス対象とすべき制御を行うメモリ制御チップ２０１とを含むものである。メモリチップ１０１ａ〜１０１ｄは、ＭＣＰの基板３０１の一方の面上において、図１に示す如く重ねて実装されており、夫々の入出力用のパッドが金属配線ＡＬを介して基板３０１に形成されている各種バスライン（図示せぬ）に接続されている。単一の半導体ＩＣチップからなるメモリ制御チップ２０１は、図１に示すように、基板３０１の他方の面、つまりメモリチップ１０１ａ〜１０１ｄが実装されている面とは反対の面に実装されている。メモリ制御チップ２０１の入出力用のパッドの内の一部は、金属配線ＡＬ及び基板３０１の各種バスラインを介してメモリチップ１０１ａ〜１０１ｄ各々に接続されており、その他のパッドは、金属配線ＡＬを介してＭＣＰの入出力パッケージピンＰＰに接続されている。

図２は、メモリチップ１０１ａ〜１０１ｄ及びメモリ制御チップ２０１の機能ブロックを示す図である。

尚、メモリチップ１０１ａ〜１０１ｄは、夫々同一の内部構成を有するものである。そこで、図２においては、メモリチップ１０１ａ〜１０１ｄの内の１０１ａのみでその内部構成を表している。

メモリチップ１０１ａ〜１０１ｄの各々は、メモリアレイ１０２、誤り検出回路１０３、データレジスタ１０４、及びマルチプレクサ１０５を備える。更に、メモリチップ１０１ａ〜１０１ｄの各々には、内部チップイネーブル信号（ＣＥＢ１〜ＣＥＢ４）、内部アウトプットイネーブル信号ＯＥＢ、及び２６ビットの内部アドレスＡ_IN[２５−０]の入力を夫々受け付ける為のパッド、並びに、後述するが如き１６ビットの読出データＤＤ[１５−０]を出力する為のパッドが形成されている。

メモリアレイ１０２は、例えば２Ｇ（giga）ビット分の記憶容量を有するデータ記憶部１０２１と、誤り検出用ビットとして２５６Ｍ（mega）ビット分のパリティビットを記憶するパリティ記憶部１０２２と、データ記憶部１０２１及びパリティ記憶部１０２２に対する読出及び書込制御を司る為の周辺回路１０２３とを備える。

周辺回路１０２３は、メモリ制御チップ２０１から論理レベル０の内部チップイネーブル信号（ＣＥＢ１〜ＣＥＢ４）が供給された場合に限り、基板３０１に形成されている２６ビット分のアドレスバスラインＡＢＵＳ上に導出されているアドレスを上記内部アドレスＡ_IN[２５−０]として取り込む。この際、周辺回路１０２３は、論理レベル０の内部チップイネーブル信号ＣＥＢ１が供給された場合には、メモリチップ１０１ａ〜１０１ｄ各々の内の１０１ａに形成されているメモリアレイ１０２のみをデータ読み出しのアクセス対象とする。又、論理レベル０の内部チップイネーブル信号ＣＥＢ２が供給された場合には、メモリチップ１０１ａ〜１０１ｄ各々の内の１０１ｂに形成されているメモリアレイ１０２のみをデータ読み出しのアクセス対象とする。又、論理レベル０の内部チップイネーブル信号ＣＥＢ３が供給された場合には、メモリチップ１０１ａ〜１０１ｄ各々の内の１０１ｃに形成されているメモリアレイ１０２のみをデータ読み出しのアクセス対象とする。又、論理レベル０の内部チップイネーブル信号ＣＥＢ４が供給された場合には、メモリチップ１０１ａ〜１０１ｄ各々の内の１０１ｄに形成されているメモリアレイ１０２のみをデータ読み出しのアクセス対象とする。周辺回路１０２３は、データ記憶部１０２１及びパリティ記憶部１０２２中から、内部アドレスＡ_IN[２５−３]にて示されるアドレスに記憶されている１２８ビットのデータを情報データＲＤ、それに付随する１６ビットのパリティビット群を読出パリティビット群ＰＢとして夫々読み出し、データレジスタ１０４に供給する。

データレジスタ１０４は、これら１２８ビットの情報データＲＤに、１６ビットの読出パリティビット群ＰＢを連結させた、図３に示す如き１４４ビット分を、誤り検出及び訂正の１単位となる１符号ブロック分のデータとして記憶する。そして、データレジスタ１０４は、かかる１符号ブロック分のデータ（ＲＤ＋ＰＢ）を誤り検出回路１０３に供給し、１２８ビットの情報データＲＤをマルチプレクサ１０５に供給する。

誤り検出回路１０３は、上述した如き１符号ブロックに対して、そのビット系列中に生じている誤りビットの位置を検出する為のシンドロームを算出するシンドローム演算処理を施す。

例えば、かかるメモリアレイ１０２に記憶されている各符号ブロックのデータが、
Ｐ（Ｘ）＝Ｘ⁸＋Ｘ⁴＋Ｘ³＋Ｘ²＋１
なる原始多項式Ｐ（Ｘ）及び図４に示すパリティ検査行列Ｈに基づくＢＣＨ符号化処理によって得られたものである場合、誤り検出回路１０３は、これら原始多項式Ｐ（Ｘ）及び図４に示すパリティ検査行列Ｈに基づくシンドローム演算処理を施す。かかるシンドローム演算処理により、誤り検出回路１０３は、図３に示す如き１つの符号ブロック中において最大で２箇所の誤りビットの位置を検出することが可能な誤り検出結果データとして、シンドロームを表す１６ビットのシンドロームデータＳＤ[１５−０]を生成し、これをマルチプレクサ１０５に供給する。

マルチプレクサ１０５は、論理レベル０の内部アウトプットイネーブル信号ＯＥＢが供給されている間に限り、先ず、上記シンドロームデータＳＤ[１５−０]を読出データＤＤ₀とし、これを基板３０１に形成されている１６ビット分のデータバスラインＤＢＵＳを介してメモリ制御チップ２０１に送出する。引き続き、論理レベル０の内部アウトプットイネーブル信号ＯＥＢが供給されている間において、マルチプレクサ１０５は、データレジスタ１０４から供給された１２８ビットを以下の如く１６ビット分毎に８分割した読出データＤＤ₁〜ＤＤ₈を、順次択一的にデータバスラインＤＢＵＳを介してメモリ制御チップ２０１に送出する。

ＤＤ₁：符号ブロックの第１４３〜第１２８ビット
ＤＤ₂：符号ブロックの第１２７〜第１１２ビット
ＤＤ₃：符号ブロックの第１１１〜第９６ビット
ＤＤ₄：符号ブロックの第９５〜第８０ビット
ＤＤ₅：符号ブロックの第７９〜第６４ビット
ＤＤ₆：符号ブロックの第６３〜第４８ビット
ＤＤ₇：符号ブロックの第４７〜第３２ビット
ＤＤ₈：符号ブロックの第３１〜第１６ビット

尚、この際、マルチプレクサ１０５は、読出データＤＤ₁〜ＤＤ₈各々を順次択一的にデータバスラインＤＢＵＳに送出するにあたり、後述するが如き内部アドレスＡ_IN[２−０]に基づき、送出対象となる読出データＤＤを選択する。

メモリ制御チップ２０１は、シンドローム格納レジスタ２０２、誤り訂正回路２０３、出力バッファ２０４及びアドレスデコーダ２０５を備える。更に、メモリ制御チップ２０１には、内部チップイネーブル信号ＣＥＢ１〜ＣＥＢ４、内部アウトプットイネーブル信号ＯＥＢ、２６ビットの内部アドレスＡ_IN[２５−０]、及び１６ビットの読出データＤ[１５−０]を夫々出力する為のパッド、並びに、１６ビットの読出データＤＤ[１５−０]、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、及び２８ビットのアドレスＡ[２７−０]の入力を夫々受け付ける為のパッドが形成されている。

シンドローム格納レジスタ２０２は、基板３０１のデータバスラインＤＢＵＳ上に連続して送出された、上述した如き読出データＤＤ₀〜ＤＤ₈なる系列中から、上記誤り検出回路１０３にて生成されたシンドロームデータＳＤ[１５−０]に相当する読出データＤＤ₀を抽出しこれを格納する。シンドローム格納レジスタ２０２は、この格納された読出データＤＤ₀、すなわちシンドロームデータＳＤ[１５−０]を誤り訂正回路２０３に供給する。

アドレスデコーダ２０５は、ＭＣＰの入出力パッケージピンＰＰを介して論理レベル０のチップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥが供給されている間において、論理レベル０の内部アウトプットイネーブル信号ＯＥＢを生成し、これを基板３０１を介してメモリチップ１０１ａ〜１０１ｄの各々に供給する。

更に、アドレスデコーダ２０５は、上記の如き論理レベル０のチップイネーブル信号ＣＥが供給された場合に限り、以下の如く、論理レベル０の内部チップイネーブル信号ＣＥＢ１〜ＣＥＢ４、及び内部アドレスＡ_IN[２５−０]を生成し、これらを基板３０１を介してメモリチップ１０１ａ〜１０１ｄの各々に供給する。

すなわち、アドレスデコーダ２０５は、ＭＣＰの入出力パッケージピンＰＰを介して入力された、図５に示す如きアドレスＡ[２７−０]中の第５及び第４ビットにて示されるメモリチップ選択情報に応じて、メモリチップ１０１ａ〜１０１ｄ各々の内の１をアクセス対象とすべき内部チップイネーブル信号ＣＥＢ１〜ＣＥＢ４を生成する。例えば、図５に示すように、アドレスＡ[２７−０]中の第５及び第４ビットであるＡ[５]及びＡ[４]各々の論理レベルが［０、０］である場合には、アドレスデコーダ２０５は、論理レベル０の内部チップイネーブル信号ＣＥＢ１を生成し、これを基板３０１を介してメモリチップ１０１ａに供給する。又、Ａ[５]及びＡ[４]各々の論理レベルが［０、１］である場合には、アドレスデコーダ２０５は、論理レベル０の内部チップイネーブル信号ＣＥＢ２を生成し、これを基板３０１を介してメモリチップ１０１ｂに供給する。又、Ａ[５]及びＡ[４]各々の論理レベルが［１、０］である場合には、アドレスデコーダ２０５は、論理レベル０の内部チップイネーブル信号ＣＥＢ３を生成し、これを基板３０１を介してメモリチップ１０１ｃに供給する。又、Ａ[５]及びＡ[４]各々の論理レベルが[１、１］である場合には、アドレスデコーダ２０５は、論理レベル０の内部チップイネーブル信号ＣＥＢ４を生成し、これを基板３０１を介してメモリチップ１０１ｄに供給する。

又、アドレスデコーダ２０５は、アドレスＡ[２７−０]中において上述した如きメモリチップ選択情報を担う第５及び第４ビットを除く各ビット、つまり第２７〜第６ビット、及び第３ビット〜第０ビットを、図５に示す如く夫々第２５〜第０ビットに配列し直した図５に示す如き２６ビットの内部アドレスＡ_INを生成する。すなわち、アドレスＡ[２７−０]中において１符号ブロックのアドレスを担う第２７〜第６ビットと第３ビットが、内部アドレスＡ_INでは第２５〜第３ビットに配列される。尚、アドレスＡ[２７−０]中において、読出データＤＤ₁〜ＤＤ₈各々の内の１を示す読出データアドレスとしての第２〜第０ビットは、図５に示すように内部アドレスＡ_INにおいてもそのまま第２〜第０ビットに配列される。そして、アドレスデコーダ２０５は、上述した如く生成した内部アドレスＡ_IN［２５−０］を、基板３０１のアドレスバスラインＡＢＵＳを介してメモリチップ１０１ａ〜１０１ｄの各々に供給する。

更に、アドレスデコーダ２０５は、内部アドレスＡ_IN［２５−０］中において、読出データアドレスを示す第２〜第０ビット、つまり内部アドレスＡ_IN［２−０］を誤り訂正回路２０３に供給する。

図６は、誤り訂正回路２０３の内部構成を概略的に示す図である。

図６に示すように、誤り訂正回路２０３は、誤り位置検出回路２０６、誤り訂正テーブルメモリ２０７、及び排他的論理和素子２０８₁〜２０８₁₆（以下、ＥＸＯＲ２０８₁〜２０８₁₆と称する）からなる。

誤り訂正テーブルメモリ２０７には、予め、上述した如き１６ビットのシンドロームデータＳＤとして取り得る全ビットパターンの各々に対応づけして、符号ブロック（ＲＤ＋ＰＢによる１４４ビット列）中に生じる誤りビットの位置を示す誤り位置情報が記憶されている。

誤り位置検出回路２０６は、先ず、シンドローム格納レジスタ２０２から供給されたシンドロームデータＳＤ[１５−０]によって示されるビットパターンに対応した誤り位置情報を上記誤り訂正テーブルメモリ２０７から読み出す。次に、誤り位置検出回路２０６は、上記誤り位置情報に基づき、１４４ビットの符号ブロック中において誤り有りのビット桁には論理レベル１、誤り無しのビット桁には論理レベル０を夫々割り当てて成る１４４ビットの補正データＱＤを生成する。次に、誤り位置検出回路２０６は、内部アドレスＡ_IN［２−０］によって示される読出データＤＤが読出データＤＤ₁〜ＤＤ₈の内のいずれであるのかを判定し、その読出データＤＤに対応した１６ビット分に相当する補正データを上記補正データＱＤ中から抽出する。例えば、内部アドレスＡ_IN［２−０］によって示される読出データＤＤが読出データＤＤ₂である場合には、誤り位置検出回路２０６は、１４４ビットの符号ブロック（ＲＤ＋ＰＢ）中の第１２７〜第１１２ビットに対応した１６ビット分の補正データを上記補正データＱＤ中から抽出する。そして、誤り位置検出回路２０６は、この１６ビット分の補正データを補正データＣＤとし、その各ビットをＥＸＯＲ２０８₁〜２０８₁₆夫々の第１入力端に供給する。この際、ＥＸＯＲ２０８₁〜２０８₁₆各々の第２入力端には、読出データＤＤ[１５−０]の各ビットが供給されている。すなわち、例えば、内部アドレスＡ_IN［２−０］によって示される読出データＤＤが読出データＤＤ₂である場合には、ＥＸＯＲ２０８₁〜２０８₁₆各々の第２入力端には、読出データＤＤ₂の第１〜第１６ビットが夫々供給され、その第１入力端には、読出データＤＤ₂の第１〜第１６ビット各々に対応した補正データＣＤの第１〜第１６ビットが夫々供給されるのである。

ＥＸＯＲ２０８₁〜２０８₁₆は、読出データＤＤ及び補正データＣＤに対して同一ビット桁同士で排他的論理和演算を施して得られた１６ビットのデータを訂正データとして、これを出力バッファ２０４に供給する。この際、読出データＤＤ中に誤りビットが全く存在しない場合には、全ビットが論理レベル０となる補正データＣＤがＥＸＯＲ２０８₁〜２０８₁₆に供給されるので、ＥＸＯＲ２０８₁〜２０８₁₆各々からは読出データＤＤがそのまま訂正データとして出力される。一方、読出データＤＤ中に誤りビットが存在する場合には、補正データＣＤ中においてこの誤りビット桁に対応したビット桁のみが論理レベル１となる。よって、そのビット桁に対応したＥＸＯＲ２０８は、読出データＤＤにおけるこのビット桁に対応した論理レベルを反転、つまり訂正したものを訂正データのビットとして出力する。

出力バッファ２０４は、ＥＸＯＲ２０８₁〜２０８₁₆から供給された１６ビットの訂正データを訂正データＤ[１５−０］として、入出力パッケージピンＰＰを介してＭＣＰの外部に出力する。

図７は、図１及び図２に示されるメモリ装置によるデータ読み出し動作の一例を表すタイムチャートである。尚、図７に示される一例では、メモリチップ１０１から所望のアドレス［０００００００]〜[００００００８]（ＨＥＸ表現）に記憶されている情報データＲＤ（１２８ビット）分のデータを読み出す際の読出動作を示している。

先ず、制御装置（図示せぬ）が、図７に示すように、［０００００００]（ＨＥＸ表現）を表すアドレスＡ［２７−０］をメモリ制御チップ２０１に供給する。その後、制御装置は、このメモリ装置を動作可能状態に設定すべき論理レベル０のチップイネーブル信号ＣＥ、及び記憶されている情報データの読み出しを促すアウトプットイネーブル信号ＯＥをメモリ制御チップ２０１に供給する。この際、アドレスデコーダ２０５は、図５に示すようにアドレスＡ［２７−０］中において符号ブロックアドレスを表す第２７〜第６ビットと第３ビットの[０００００００００００００００００００００００]を第２５〜第３ビットに配列し直した内部アドレスＡ_IN[２５−３]をアドレスバスラインＡＢＵＳ上に送出する。又、この間、アドレスデコーダ２０５は、図５に示すように、アドレスＡ［２７−０］中において読出データアドレスを表す第２〜第０ビットの[０００]をそのまま第２〜第０ビットに割り当てた内部アドレスＡ_IN[２−０]をアドレスバスラインＡＢＵＳ上に送出する。更に、メモリ制御チップ２０１のアドレスデコーダ２０５は、上記アドレスＡ［２７−０］中においてメモリチップ選択情報としての第５及び第４ビットが[００]であることから、メモリチップ１０１ａ〜１０１ｄの内で１０１ａのみをアクセス対象とすべき論理レベル０のチップイネーブル信号ＣＥＢ１をこのメモリチップ１０１ａに供給する。これにより、メモリチップ１０１ａのみが、そのメモリアレイ１０２中において上記の如き符号ブロックアドレス[０００００００００００００００００００００００]に記憶されている、１符号ブロック分の１４４ビットデータ（１２８ビットの情報データＲＤ＋１６ビットのパリティビット群ＰＢ）を読み出す。この際、メモリチップ１０１ａに形成されている誤り検出回路１０３が、この１符号ブロック分の１４４ビットデータに対して誤り検出処理を施して、１６ビット分のシンドロームを表すシンドロームデータＳＤ[１５−０]をマルチプレクサ１０５に供給する。マルチプレクサ１０５は、図７に示すように、このシンドロームデータＳＤ[１５−０]を読出データＤＤ₀とし、これをデータバスラインＤＢＵＳを介してメモリ制御チップ２０１に送出する。メモリ制御チップ２０１のシンドロームレジスタ２０２は、かかる読出データＤＤ₀、つまりシンドロームデータＳＤ[１５−０]を取り込んで記憶する。

次に、メモリチップ１０１ａのマルチプレクサ１０５は、読出データアドレスを表す内部アドレスＡ_IN[２−０]が[０００]であることから、図３に示す如き符号ブロック中における第１４３〜第１２８ビットの１６ビット分を読出データＤＤ₁とし、これを図７に示すようにデータバスラインＤＢＵＳを介してメモリ制御チップ２０１に送出する。この際、メモリ制御チップ２０１の誤り訂正回路２０３は、かかる読出データＤＤ₁にて表される符号ブロック中の第１４３〜第１２８ビットに対して、シンドロームレジスタ２０２に記憶されているシンドロームデータＳＤ[１５−０]に基づく誤り訂正処理を施し、これを読出データＤ[１５−０]として外部出力する。

ここで、制御装置は、読出データアドレスを表すアドレスＡ［２−０］として、図７に示す如き[００１]をメモリ制御チップ２０１に供給する。これにより、メモリ制御チップ２０１のアドレスデコーダ２０５は、[００１]を表す内部アドレスＡ_IN[２−０]を誤り訂正回路２０３及びアドレスバスラインＡＢＵＳ上に送出する。この際、メモリチップ１０１ａのマルチプレクサ１０５は、読出データアドレスを表す内部アドレスＡ_IN[２−０]が[００１]であることから、図３に示す如き符号ブロック中における第１２７〜第１１２ビットの１６ビット分を読出データＤＤ₂とし、これを図７に示すようにデータバスラインＤＢＵＳを介してメモリ制御チップ２０１に送出する。この際、メモリ制御チップ２０１の誤り訂正回路２０３は、かかる読出データＤＤ₂にて表される符号ブロック中の第１２７〜第１１２ビットに対して、シンドロームレジスタ２０２に記憶されているシンドロームデータＳＤ[１５−０]に基づく誤り訂正処理を施し、これを読出データＤ[１５−０]として外部出力する。

次に、制御装置は、読出データアドレスを表すアドレスＡ［２−０］として、図７に示す如き[０１０]をメモリ制御チップ２０１に供給する。これにより、メモリ制御チップ２０１のアドレスデコーダ２０５は、[０１０]を表す内部アドレスＡ_IN[２−０]を誤り訂正回路２０３及びアドレスバスラインＡＢＵＳ上に送出する。この際、メモリチップ１０１ａのマルチプレクサ１０５は、読出データアドレスを表す内部アドレスＡ_IN[２−０]が[０１０]であることから、図３に示す如き符号ブロック中における第１１１〜第１０６ビットの１６ビット分を読出データＤＤ₃とし、これを図７に示すようにデータバスラインＤＢＵＳを介してメモリ制御チップ２０１に送出する。この際、メモリ制御チップ２０１の誤り訂正回路２０３は、かかる読出データＤＤ₃にて表される符号ブロック中の第１１１〜第１０６ビットに対して、シンドロームレジスタ２０２に記憶されているシンドロームデータＳＤ[１５−０]に基づく誤り訂正処理を施し、これを読出データＤ[１５−０]として外部出力する。

以下、同様にして、制御装置は、読出データアドレスを表すアドレスＡ［２−０］として、図７に示す如き[０１１]〜[１１１]を順次メモリ制御チップ２０１に供給する。これにより、メモリチップ１０１ａのマルチプレクサ１０５は、図３に示す如き符号ブロック中の残りの第１０５〜第１６ビットを、図７に示すように読出データＤＤ₄〜読出データＤＤ₈として１６ビット分毎に時分割にて、メモリ制御チップ２０１に送出する。尚、図７に示すように、情報データＲＤの読み出しは、アドレスＡ[２７−０]が変化してから、読み出す為に規定されているリードレーテンシ時間Ｔ_RR内に収まる。ここで、メモリ制御チップ２０１の誤り訂正回路２０３は、読出データＤＤ₄〜読出データＤＤ₈の各々に対して順次択一的に、シンドロームレジスタ２０２に記憶されているシンドロームデータＳＤ[１５−０]に基づく誤り訂正処理を施し、これを読出データＤ[１５−０]として外部出力する。

以上の如き一連の動作により、図３に示す如き１２８ビット分の情報データＲＤと、１６ビットのパリティビット群ＰＢとからなる１符号ブロック分のデータをメモリチップ（１０１ａ〜１０１ｄ）から読み出しつつ、そのビット誤りを訂正したものが外部に出力される。

ここで、図１及び図２に示すメモリ装置では、メモリアレイ（１０２）から読み出されたデータ（ＲＤ＋ＰＢ）に対して誤り検出（シンドローム生成）処理と、誤り訂正処理とを施すにあたり、メモリチップ（１０１ａ〜１０１ｄ）の各々には誤り検出回路（１０３）のみを設け、メモリ制御チップ（２０１）には誤り訂正回路（２０３）のみを設けるようにしている。

よって、１符号ブロック分の１４４ビットデータ（ＲＤ＋ＰＢ）を必要とする誤り検出回路はメモリチップの各々に搭載されているため、誤り検出のための演算性能を低下させることはない。そして、メモリチップの各々には誤り訂正回路が搭載されていないので、メモリチップ数の増加に伴う回路規模のオーバーヘッドが抑制される。更に、誤り検出回路及び誤り訂正回路を共に１つの半導体メモリチップ上に設けるようにした場合に比して、チップサイズを小さくすることが可能となる。

尚、上記実施例においては、誤り検出回路１０３は、
Ｐ（Ｘ）＝Ｘ⁸＋Ｘ⁴＋Ｘ³＋Ｘ²＋１
なる原始多項式Ｐ（Ｘ）及び図４に示すパリティ検査行列Ｈに基づきシンドロームを求めるようにしているが、図４に代わり図８に示すパリティ検査行列Ｈを用いてシンドロームを求めるようにしても良い。この際、メモリアレイ１０２に記憶される１符号ブロック分のデータは、上述した如き原始多項式Ｐ（Ｘ）及び図８に示すパリティ検査行列Ｈに基づいて生成されたものとなる。すると、１符号ブロック中の情報データＲＤの全ビット（１２８ビット）が論理レベル１である場合には、この情報データＲＤに対応したパリティビット群ＰＢの全ビット（１６ビット）は論理レベル１となる。又、１符号ブロック中の情報データＲＤの全ビット（１２８ビット）が論理レベル０である場合には、この情報データＲＤに対応したパリティビット群ＰＢの全ビット（１６ビット）は論理レベル０となる。これにより、メモリチップの出荷検査において、データ記憶部１０２１及びパリティ記憶部１０２２の全記憶領域に亘り、論理レベル１（又は０）、或いは論理レベル１及び０を組み合わせたチェッカーパターンを書き込んで夫々読み出す為のテストに用いるテストパターンを容易に作成することが可能となる。又、かかる出荷検査において、データ記憶部１０２１に記憶されている情報データの消去状態（初期状態を含む）にてこれを読み出すというテストを実施する場合には、符号ブロックにおける１２８ビットの情報データのみならず、１６ビットのパリティビット群も全て論理レベル１（又は０）の状態のままにしておくことが可能となる。よって、全ビット（１２８ビット）が全て論理レベル１となる情報データに対応したパリティビット群を予め求めておき、このパリティビット群をパリティ記憶部１０２２に書き込んでおくという事前の動作が不要となり、テスト容易化が図られるようになる。

又、図１及び図２に示すメモリ装置においては、入出力パッケージピンＰＰを介して入力されたアドレスＡ[２７−０]を、メモリ制御チップ２０１に設けられているアドレスデコーダ２０５を介して内部アドレスＡ_IN[２５−０]として、メモリチップ１０１ａ〜１０１ｄに送出するようにしている。しかしながら、図９及び図１０に示すように、入出力パッケージピンＰＰを介して入力されたアドレスＡ[２７−０]を、メモリ制御チップ２０１を介さずに基板３０１に設けられているアドレスバスラインＡＢＵＳを介して直接、メモリチップ１０１ａ〜１０１ｄに供給するようにしても良い。

尚、図１０に示す構成においては、図２に示すメモリ制御チップ２０１に搭載されているアドレスデコーダ２０５に代わりアドレスデコーダ２１５を採用し、内部アドレスＡ_IN[２５−３]に代わりアドレスＡ［２７−６］、Ａ［３］、内部アドレスＡ_IN[２−０]に代わりアドレスＡ［２−０］を用いるようにした点を除く他の構成は、図２に示されるものと同一である。

図１０に示すアドレスデコーダ２１５は、ＭＣＰの入出力パッケージピンＰＰを介して論理レベル０のチップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥが供給されている間において、論理レベル０の内部アウトプットイネーブル信号ＯＥＢを生成し、これを基板３０１を介してメモリチップ１０１ａ〜１０１ｄの各々に供給する。更に、アドレスデコーダ２１５は、上記の如き論理レベル０のチップイネーブル信号ＣＥが供給された場合に限り、以下の如く、論理レベル０の内部チップイネーブル信号ＣＥＢ１〜ＣＥＢ４を生成し、これらを基板３０１を介してメモリチップ１０１ａ〜１０１ｄの各々に供給する。すなわち、アドレスデコーダ２０５は、基板３０１のアドレスバスラインＡＢＵＳ上のアドレスＡ[２７−０]中の第５及び第４ビットにて示されるメモリチップ選択情報に応じて、メモリチップ１０１ａ〜１０１ｄ各々の内の１をアクセス対象とすべき内部チップイネーブル信号ＣＥＢ１〜ＣＥＢ４を、メモリチップ１０１ａ〜１０１ｄに夫々供給する。

図９及び図１０に示す構成では、図３に示す如き１符号ブロック分のデータ（ＲＤ＋ＰＢ）を読み出す為の符号ブロックアドレス（Ａ［２７−６,３］）は、アドレスデコーダ２１５を介さずに、入出力パッケージピンＰＰを介して直接、メモリチップ１０１ａ〜１０１ｄに供給される。

よって、図１及び図２に示す構成に比してメモリアレイ１０２に対する読み出しサイクルを短くした、高速データアクセスが可能となる。

又、上記実施例においては、単一のメモリ制御チップ２１０と、４つのメモリチップ１０１ａ〜１０１ｄとを基板３０１の表面及び裏面上に実装するようにしているが、メモリチップの数は４つに限定されない。要するに、少なくとも１のメモリチップ及びメモリチップの読み出し制御を行う為のメモリ制御チップが単一の基板上に実装されたものであれば良いのである。

又、図１及び図９の一例では、メモリチップの各々を基板３０１の一方の面、メモリ制御チップ２１０を他方の面に実装するようにしているが、メモリチップの各々に関しては両面に分散させて実装するようにしても良い。又、メモリ制御チップ２１０をメモリチップと同一の基板面上に実装するようにしても良い。

又、上記実施例においては、誤り訂正符号としてＢＣＨ符号を用いてその動作を説明したが、誤り訂正方式はＢＣＨ符号に限定されるものではなく、例えばハミング符号であっても良い。

又、上記実施例においては、１２８ビットの情報データと１６ビットのパリティビットとからなる１４４ビットの符号ブロックを、誤り検出及び訂正処理の１単位としたが、各ビット数はこれに限定されるものではない。

又、上記実施例においては、メモリ制御チップ２０１に誤り訂正回路２０３を構築するようにしているが、この誤り訂正回路２０３だけ別の半導体パッケージ内のチップに構築するようにしても良い。

図１１及び図１２は、かかる点に鑑みて為されたメモリ装置の他の構成を示す図である。

図１２に示されるように、このメモリ装置においては、メモリチップ（１０１ａ〜１０１ｄ）から読み出された、図７に示す如き読出データＤＤ[１５−０]がそのまま、基板３０１に形成されているデータバスラインＤＢＵＳ及び入出力パッケージピンＰＰを介して、読出データＤ[１５−０]として外部出力される。尚、図１２に示すように、メモリ制御チップ２１０内には、図１０に示されるメモリ装置には搭載されていたシンドロームレジスタ２０２、誤り訂正回路２０３及び出力バッファ２０４が存在しない。この際、誤り訂正機能を司る為のシンドロームレジスタ２０２及び誤り訂正回路２０３に関しては、このＭＣＰ外の装置、つまり、図１１及び図１２に示されるメモリ装置からの読出データを必要とする外部装置に設けておく。

１０１ａ〜１０１ｄメモリチップ
１０２メモリアレイ
１０３誤り検出回路
１０５マルチプレクサ
２０１メモリ制御チップ
２０４誤り訂正回路
３０１基板

Claims

データの記憶領域を備えたメモリチップと、前記メモリチップに対して前記情報データの読み出し制御を行うメモリ制御チップと、を含むメモリ装置であって、
前記メモリチップには、前記記録領域から読み出された読出データに対して誤り検出処理を施して誤り検出結果を示す誤り検出データを生成する誤り検出回路と、前記読出データと共に前記誤り検出データをチップ外に出力する出力回路と、が構築されており、
前記メモリ制御チップには、前記メモリチップから出力された前記読出データ及び前記誤り検出データを夫々取り込み、前記誤り検出データに基づき前記読出データ中に生じている誤りを訂正する誤り訂正回路が構築されていることを特徴とするメモリ装置。
前記誤り検出データは、前記読出データ中に生じているビット誤りの位置を判断し得るシンドロームを表すシンドロームデータであり、
前記出力回路は、単位ブロック毎に規定されているリードレーテンシ時間内に前記シンドロームデータ及び前記読出データを出力することを特徴とする請求項１記載のメモリ装置。
前記記憶領域に記憶されているデータは、情報を担う情報データと、当該情報データに対して誤り訂正符号化処理を施して得られたパリティビット群とからなり、
前記誤り訂正符号化処理は、前記情報データ中の全ビットが論理レベル１である場合には、全ビットが論理レベル１となる前記パリティビット群を生成する符号化パラメータに基づく処理であることを特徴とする請求項１又は２記載のメモリ装置。
情報データの記憶領域を備えたメモリ装置であって、
前記記録領域から読み出された前記情報データに対して誤り検出処理を施すことにより前記情報データ中に生じているビット誤りの位置を判断し得る誤り検出データを生成する誤り検出回路と、
当該誤り検出データを前記記録領域から読み出された前記情報データと共に外部出力する回路とを有することを特徴とするメモリ装置。