CN106158003B - 可利用时钟双沿进行刷新的存储器系统 - Google Patents

Abstract

本发明提供了一种可利用时钟双沿进行刷新的存储器系统。该存储器系统中，刷新方案不影响模块的正常工作周期，不需要进行系统的时间冗余，不用添加多余的寄存器等存储电路。此外，该存储器系统可采用半定制设计流程，降低给设计带来的成本和风险，而且减少产品的开发周期，并基于模块级进行设计，其受到工艺、温度的影响较小，可移植性良好，适用于任何类型的存储阵列单元，推广应用前景广阔。

Description

可利用时钟双沿进行刷新的存储器系统

技术领域

本发明涉及存储器技术领域，尤其涉及一种可利用时钟双沿进行刷新的存储器系统。

背景技术

随着集成电路设计和制造技术的不断进步，嵌入式存储器在芯片内部所占有的比例越来越高，其在正常工作时的错误率也越来越高，其对于可靠性设计的要求越来越高。存储器的在线容错设计，成为了当前研究的热点之一，日益引起人们的重视。

存储器的在线刷新技术，常与纠错技术结合，是一种有效的存储器容错方案。具体的工作原理是周期性地对于存储中的内容进行错误检测与纠错分析，将发生错误的位置重新写入正确的数据。这种方法属于后台工作机制，不会影响存储器的正常读写操作，对于纠正软错误(temporary upset)，防止因错误的积累而导致的多比特翻转超出纠错技术纠错的范围方面十分有效。然而对于硬错误(hard errors or stuck-at errors)，这种方法收效甚微。

存储器的在线刷新技术在国内外的研究都十分流行。国外对于常见的刷新方案如遍历刷新(deterministic scrubbing)和随机刷新(probabilistic scrubbing)的可靠性理论基础有了深入的研究。国内对于存储器刷新技术的研究主要集中于动态随机存储器(DRAM)。中国专利“在刷新操作过程中读取数据并能纠错的半导体存储器件”(专利号：02108016.X)提出了一种针对DRAM电路，第一周期进行奇偶校验纠错读取，第二周期进行刷新写入的方法，其通过改变通用存储器的内部结构来实现此功能。中国专利“隐藏存储器刷新以及刷新隐藏存储器”(专利号：02819070.X)提出了一种针对多个存储器组成的存储器系统进行隐藏动态随机访问存储器地址的方法，涉及存储器体系结构与管理。中国专利“存储器”(申请号：200710110081.0)提出了利用两个时钟内部时钟和外部时钟，对于刷新动作和读写动作进行分别控制的方法，采用不同的时钟周期进行刷新操作。中国专利“存储器刷新方法”(专利号：200710002169.0)提出了一种当存储器列为闲置状态且超过规定时间后，存储器列进入自我刷新的模式。中国专利“存储器刷新装置和存储器刷新方法”(申请号：200780053809.9)可以自我调整刷新周期，已达到最优的刷新纠错频率。

在实现本发明的过程中，申请人发现目前的存储器刷新方法存在如下缺陷：

(1)现有的存储器编解码的硬件实现中，需要多个工作时钟，对于电路设计的时序参数要求很高，在实现存储器的正常读写操作和纠错刷新操作时，需要占用不同的时钟周期，并没有从本质上将两个操作并行；

(2)现有的存储器刷新的硬件实现中，需要进行定制设计，不适用于半自动流程化设计方案，与现有的通用嵌入式存储器不兼容，增加了产品的开发周期和成本。

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种可利用时钟双沿进行刷新的存储器系统。

(二)技术方案

本发明可利用时钟双沿进行刷新的存储器系统包括：倍频分频电路116、存储器109、输出数据处理电路106、控制电路111。其中，倍频分频电路116，其利用原始时钟信号104产生第一时钟信号117和第二时钟信号112，其中，第一时钟信号117和第二时钟信号117分别为原始时钟信号104的2倍频信号和2分频信号。存储器109，其各个端口设置如下：输入地址端口，其输入为输入地址信号103；时钟信号端口，其输入为所述的第二时钟信号117；输出数据处理电路106，其数据输入端口连接至存储器的数据输出端口，用于对输入的数据进行纠错，并将纠错后的数据输出。控制电路111，其各个端口设置如下：数据输入端口，其接收编码后的数据；数据输出端口，其连接至所述存储器的数据输入端口；写使能信号输入端口，其输入写使能信号102；写使能信号输出端口，其连接至所述存储器的写使能端口；时钟信号端口，其输入为所述的第一时钟信号117；输出处理反馈端口，其连接至输出处理电路106，用于接收输出处理电路输出的已纠错标识信号115，该已纠错标识信号115标记了是否输出数据中包含了已解码纠错的内容；反馈数据端口，其连接至输出处理电路106，用于接收输出处理电路输出的纠错后的数据118。

(三)有益效果

从上述技术方案可以看出，本发明可利用时钟双沿进行刷新的存储器系统具有以下有益效果：

(1)刷新方案不影响模块的正常工作周期，不需要进行系统的时间冗余，不用添加多余的寄存器等存储电路；

(2)可采用半定制设计流程，降低给设计带来的成本和风险，而且减少产品的开发周期；

(3)基于模块级进行设计，其受到工艺、温度的影响较小，可移植性良好，适用于任何类型的存储阵列单元，推广应用前景广阔。

附图说明

图1为根据本发明实施例可利用时钟双沿进行刷新的存储器系统的硬件结构示意图；

图2为图1所示存储器系统中倍频分频电路输入时钟信号与输出的两路时钟信号的示意图；

图3为图1所示存储器系统中控制电路内部逻辑的流程图；

图4为图1所示存储器系统的正常读写时序；

图5为图1所示存储器系统的写操作流程图；

图6为图1所示存储器系统的读操作流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

在本发明的一个示例性实施例中，提供了一种可利用时钟双沿进行刷新的存储器系统。图1为根据本发明实施例可利用时钟双沿进行刷新的存储器系统的硬件结构示意图。

如图1所示，本实施例可利用时钟双沿进行刷新的存储器系统包括：单端口存储器109、输入处理电路105、倍频分频电路116、输出处理电路106和控制电路111。

其中，本实施例存储器系统输入的数据/信号包括：输入数据[m-1：0]-101，1位宽的输入写使能信号102，地址信号[i：0]-103，1位宽的原始时钟信号104。本实施例存储器系统输出的数据包括：输出数据[m-1：0]-107。

以下对本实施例可利用时钟双沿进行刷新的存储器系统的各个组成部分进行详细说明。

请参照图1，倍频分频电路116的输入信号来自于输入的原始时钟信号104，其输出时钟信号为第一时钟信号117和第二时钟信号112，其中，第一时钟信号117为原始时钟信号104的2倍频信号，其周期是输入的原始时钟信号104的二分之一；第二时钟信号112为原始时钟信号104的2分频信号，其周期是输入的原始时钟信号104的两倍，如图2所示。

其中，第一时钟信号117被输出至单端口存储器的时钟信号端口，第二时钟信号112被输出至控制电路的时钟输入端。

请参照图1，输入数据处理电路105用于对输入数据[m-1：0]-101进行编码，得到编码后的输出数据[m+k-1：0]-110。其中，输入处理电路105的编码电路支持所有线性分组码的编码，实现方式与常用固定位宽的线性编码电路一致。线性编码电路要求编码后输出的数据与输入的待编码数据呈线性关系，因此，编码电路的输入不包含时钟及其相关信号。

本实施例中，单端口存储器109的端口设置与常用的通用嵌入式存储器相一致，其中包括：输入地址端口，其输入为输入地址信号[i：0]-103；时钟信号端口，其连接至倍频分频电路116的第二时钟信号输出端，用于接收第二时钟信号112，该第二时钟信号的时钟周期是输入的原始时钟信号104的两倍。单端口存储器109支持的输入数据的编码方式为线性分组码，即数据位和校验位在编码后的数据里是各自独立的。输出方式为寄存后输出，即在时钟上升沿时，将对应地址(写入或者读出)的数据输出。

关于该单端口存储器109其他端口的连接情况，将在介绍控制电路111和输出数据处理电路106时进行说明。

输出数据处理电路106，其数据输入端口连接至单端口存储器109的数据输出端口，其输入数据为单端口存储器109输出的数据[m+k-1：0]。该输出数据处理电路中解码电路的解码机制与编码机制要求匹配，并具有纠错功能，其实现方式与常用固定位宽的线性解码电路一致。该输出数据处理电路106输出的数据为[m-1：0]位数据。

需要说明的是，线性解码电路要求输出解码后的数据与输入的需解码数据呈线性关系，因此，解码电路的输入不包含时钟及其相关信号。

请参照图1，控制电路111用于控制单端口存储器的正常读写操作和刷新纠错操作。其中，控制电路111的各个端口如下：

数据输入端口，连接至输入数据处理电路的输出数据端口，其输入输入数据处理电路编码后的输出数据[m+k-1：0]-110；

数据输出端口，连接至单端口存储器的数据输入端口，向单端口存储器输出数据114；

写使能信号输入端口，其输入1位宽的输入写使能信号102；

写使能信号输出端口，其连接单端口存储器的写使能端口，其按照控制逻辑输出1位宽的输入写使能信号119；

时钟信号端口，其连接至倍频分频电路的第二时钟信号输出端，其第二时钟信号112；

输出处理反馈端口，其连接至输出处理电路，用于接收输出处理电路输出的已纠错标识信号115，该已纠错标识信号115表示是否输出数据中包含了已解码纠错的内容，即当该已纠错标识信号115为高电平时，表明输出数据中包含了已解码纠错的内容，当该已纠错标识信号115为低电平时，表明输出数据中不包含了已解码纠错的内容；

反馈数据端口，其连接至输出处理电路，用于接收输出处理电路输出的解码纠错后的数据。

以下来介绍控制电路111内部的控制逻辑。图3为图1所示存储器系统中控制电路内部控制逻辑的流程图。图4为图1所示存储器系统的正常读写时序。请参照图3和图4，该内部控制逻辑包括：

步骤S310：判断来自第二时钟信号112是否为低电平，即是否处于正常时钟的前半个周期，如果是，执行步骤S320，否则，执行步骤S330。

步骤S320：将输入的写使能信号102由写使能信号输出端口作为输出写使能信号119输出，将数据输入端口输入的编码后的数据110输出至数据输出端口，从而数据信号114进入单端口存储器的数据输入端口，流程结束；

步骤330：若此时刻处于输入时钟信号104的后半个工作周期(其电平为低)，判断来自输出处理电路的已纠错标识信号115是否为高电平，即判断是否需要纠错刷新，如果是，则执行步骤S340，否则，执行步骤S350；

步骤340：如果步骤330中已纠错标识信号115为低电平，即判断结果为不需要纠错刷新，则将写使能信号输出端口输出的写使能信号119置为读使能状态，将反馈数据端口输入的数据(118)由数据输出端口作为输出信号114的值输出至单端口存储器109，流程结束；

步骤350：如果步骤330中已纠错标识信号115为高电平，即判断结果为需要纠错刷新，则将写使能信号输出端口输出的写使能信号119置为写使能状态，将反馈数据端口输入的数据(118)由数据输出端口作为输出信号114的值输出至单端口存储器109，流程结束。

以下通过一个读数据操作实施例和一个写数据操作实施例，来进一步详细说明图1所示系统实施例的特点。

(一)写数据操作，如图5所示：

步骤510：当外部输入的写使能状态为写的时候，在t1时刻时钟上升沿到来之前，在时钟周期T0内，输入数据处理电路根据输入数据[m：0]得到输出数据110，并经控制电路输出信号[m+k-1：0]-114至单端口存储器输入数据端；

步骤520：在时钟上升沿t11时，将外部输入的数据114地址103写使能119信号从单端口存储器写入存储器；

步骤530：在时钟周期t11至t12内，即正常输入时钟信号104的上半周期内，输出数据[m+k-1：0]信号108经过输出处理电路进行解码纠错，生成数据信号107[m：0]；

步骤540：在时钟上升沿t12时，根据外部输入的地址从单端口存储器读出数据，并输出至输出数据信号108；

步骤550：在时钟周期t11至t12内，即在正常输入时钟104的下半个周期内，输出数据[m+k-1：0]信号108经过输出处理电路，转换成信号107[m：0]。

(二)读数据操作实施例，如图6所示：

步骤610：当外部输入的写使能状态为读的时候，在时钟上升沿t2时，根据外部输入的地址写使能信号，经由控制电路，从单端口存储器将数据读出至输出数据端信号108[m+k-1：0]；

步骤620：在时钟周期t21至t22内，即正常输入时钟信号104的上半周期内，输出数据经过输出处理电路，将处理过的数据[m+k-1：0]信号112和是否需要刷新写入的标识信号115传输至控制电路，并输出数据信号107；

步骤630：在时钟上升沿t22时，当标识信号115显示需要刷新写入时，将输出写信号119置为写状态，反之为读状态，将输出处理电路输出的信号112作为控制电路信号114的输出，输入单端口存储器；

步骤640：在时钟周期t22至t31内，输出数据经过输出处理电路，输出数据信号107。

至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明可利用时钟双沿进行刷新的存储器有了清楚的认识。

此外，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为本技术领域中普通技术人员所知的形式。并且，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构或方式，本领域普通技术人员可对其进行简单地更改或替换，例如：

(1)可以删除其中的输入处理电路，直接外部输入纠错编码完成后的数据，从而利用本系统只进行随机纠错刷新部分，实现解码刷新的功能；

(2)其中的单端口存储器可以用任意多端口存储器来代替，可以实现多个端口同时纠错刷新的功能。

综上所述，本发明提供一种可利用时钟双沿进行刷新的存储器系统。该存储器系统中，刷新方案不影响模块的正常工作周期，不需要进行系统的时间冗余，不用添加多余的寄存器等存储电路。此外，该存储器系统可采用半定制设计流程，降低给设计带来的成本和风险，而且减少产品的开发周期，并基于模块级进行设计，其受到工艺、温度的影响较小，可移植性良好，适用于任何类型的存储阵列单元，推广应用前景广阔。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种可利用时钟双沿进行刷新的存储器系统，其特征在于，包括：

倍频分频电路(116)，其利用原始时钟信号(104)产生第一时钟信号(117)和第二时钟信号(112)，其中，第一时钟信号(117)和第二时钟信号(112)分别为原始时钟信号(104)的2倍频信号和2分频信号；

存储器(109)，其各个端口设置如下：

输入地址端口，其输入为输入地址信号(103)；

时钟信号端口，其输入为所述的第一时钟信号(117)；

输出数据处理电路(106)，其数据输入端口连接至存储器的数据输出端口，用于对输入的数据进行纠错，并将纠错后的数据输出；

控制电路(111)，其各个端口设置如下：

数据输入端口，其接收输入处理器(105)编码后的数据；

数据输出端口，其连接至所述存储器的数据输入端口；

写使能信号输入端口，其输入写使能信号(102)；

写使能信号输出端口，其连接至所述存储器的写使能端口；

时钟信号端口，其输入为所述的第二时钟信号(112)；

输出处理反馈端口，其连接至输出处理电路(106)，用于接收输出处理电路输出的已纠错标识信号(115)，该已纠错标识信号(115)标记了是否输出数据中包含了已解码纠错的内容；

反馈数据端口，其连接至输出处理电路(106)，用于接收输出处理电路输出的纠错后的数据(118)。

2.根据权利要求1所述的存储器系统，其特征在于，所述控制电路(111)还包括内部控制逻辑，该内部控制逻辑包括：

步骤S310：判断第二时钟信号(112)是否为低电平，如果是，执行步骤S320，否则，执行步骤S330；

步骤S320：将写使能信号输入端口输入的写使能信号(102)输出至写使能信号输出端口，将数据输入端口输入的编码后的数据(110)输出至数据输出端口，流程结束；

步骤330：判断已纠错标识信号(115)是否为高电平，如果是，则执行步骤S340，否则，执行步骤S350；

步骤340：判断不需要纠错刷新，则将写使能信号输出端口输出的写使能信号(119)置为读使能状态，将反馈数据端口输入的数据由数据输出端口输出至存储器(109)，流程结束；

步骤350：判断需要纠错刷新，则将写使能信号输出端口输出的写使能信号(119)置为写使能状态，将反馈数据端口输入的数据(118)由数据输出端口输出至存储器(109)，流程结束。

3.根据权利要求1或2所述的存储器系统，其特征在于，还包括：

输入数据处理电路(105)，其用于对输入数据(101)进行编码，得到编码后输出数据(110)

其中，所述控制电路的数据输入端口连接至该输入数据处理电路的输出数据端口。

4.根据权利要求3所述的存储器系统，其特征在于，所述输入数据处理电路(105)的编码电路支持线性分组码的编码，其输入数据(101)为[m-1:0]，其输出数据(110)为[m+k-1:0]；

所述输出数据处理电路(106)的解码电路的解码机制与所述编码电路的编码机制一致。

5.根据权利要求1或2所述的存储器系统，其特征在于，所述存储器(109)为单端口存储器或多端口存储器。