CN109087677A - 存储器装置及其数据读取方法 - Google Patents

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Abstract

本发明提供一种存储器装置及其数据读取方法。该存储器装置包括：存储器阵列；地址产生器，产生一地址信号；数据存取电路，耦接存储器阵列与地址产生器，依据一外部时脉信号以及地址信号对存储器阵列进行读取操作，以输出一读取数据，读取操作包括多个操作程序；以及虚拟电路，耦接数据存取电路与地址产生器，依据地址信号执行多个操作程序，以分别估算数据存取电路完成各操作程序的时间点，其中虚拟电路于完成一操作程序时致能数据存取电路执行下一操作程序。

Description

存储器装置及其数据读取方法
技术领域
本发明涉及一种电子装置，尤其涉及一种存储器装置及其数据读取方法。
背景技术
由于较少的脚位数及简单的介面，串列快闪存储器已经变得普遍。一般来说，串列快闪存储器为基于外部提供的时脉信号来进行操作，例如存取地址的变化、数据感测、错误校正以及数据暂存等等的操作时间皆基于外部提供的时脉信号决定。在部分的存储器装置中，在输出第一笔读取数据前，可分配多个周期数的虚拟时脉(dummy clock)进行数据锁存，以提高读取数据的速度。
由于对应不同规格的存储器装置所使用的虚拟时脉的周期数可能不同，在虚拟时脉的周期数较少的情形下，分配存储器操作时程的难度将提高。例如，部分的存储器操作所需的操作时间可能短于被分配到的时脉周期数，然由于存储器的操作为基于外部提供的时脉信号来进行，仍需分配足够的时脉周期数来进行存储器操作，如此将造成时间的浪费，进而降低存储器装置的读取效率。
发明内容
本发明提供一种存储器装置及其数据读取方法，可有效地提高存储器装置的读取效率。
本发明的存储器装置包括存储器阵列、地址产生器、数据存取电路以及虚拟电路。地址产生器产生地址信号。数据存取电路耦接存储器阵列与地址产生器，依据外部时脉信号以及地址信号对存储器阵列进行读取操作，以输出读取数据，读取操作包括多个操作程序。虚拟电路耦接数据存取电路与地址产生器，依据地址信号执行操作程序，以分别估算数据存取电路完成各操作程序的时间点，其中虚拟电路于完成操作程序时致能数据存取电路执行下一操作程序。
本发明还提供一种存储器装置的数据读取方法，其中存储器装置包括存储器阵列、地址产生器以及数据存取电路，地址产生器产生地址信号，数据存取电路依据外部时脉信号以及地址信号对存储器阵列进行读取操作，以输出读取数据，读取操作包括多个操作程序，存储器装置的数据读取方法包括下列步骤。提供虚拟电路，虚拟电路依据地址信号开始执行操作程序，以分别估算数据存取电路完成各操作程序的时间点。虚拟电路于完成操作程序时致能数据存取电路执行下一操作程序，以使数据存取电路依序地完成操作程序而输出读取数据。
基于上述，本发明实施例的虚拟电路可依据地址信号与数据存取电路同步执行读取操作，以分别估算数据存取电路完成各个操作程序的时间点，并于完成一操作程序时致能数据存取电路执行下一操作程序。如此可使读取操作中的各个操作程序的执行时间点不受限于外部时脉信号，而是依据执行各个操作程序实际上所需的时间来分配操作时程，因此可大幅减少存储器操作的闲置时间，而有效地提高存储器装置的读取效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例的一种存储器装置的示意图；
图2是已知的存储器装置的读取操作的操作时程示意图；
图3是本发明一实施例的存储器装置的读取操作的操作时程示意图；
图4是已知的存储器装置的读取操作的操作时程示意图；
图5是依照本发明一实施例的一种存储器装置的示意图；
图6是依照本发明实施例的一种存储器装置的数据读取方法的流程图。
附图标号说明：
100、500：存储器装置
102：地址产生器
104：存储器阵列
106：数据存取电路
108：虚拟电路
ADD1：地址信号
CLK：外部时脉信号
SD1：读取数据
XY1：选择操作程序
SEN1：数据感测操作程序
ECC1：错误校正操作程序
DR1：暂存已校正数据的操作程序
IO1：输入输出操作程序
LA1～LA4：锁存数据期间
502：列解码器
504：行解码器
506：感测电路
508：错误校正电路
510：暂存器
512：输入输出电路
514：虚拟行列解码电路
516：虚拟感测电路
518：虚拟错误校正电路
EN1～EN3：致能信号
S602-S604：存储器装置的数据读取方法步骤
具体实施方式
图1是依照本发明一实施例的一种存储器装置的示意图，请参照图1。存储器装置100可包括地址产生器102、存储器阵列104、数据存取电路106以及虚拟电路108，其中地址产生器102耦接数据存取电路106以及虚拟电路108，存储器阵列104可例如为快闪存储器阵列(例如NOR快闪存储器阵列)，然不以此为限。此外，虚拟电路108与数据存取电路106可具有相同的电路特性，例如可以相同的制程以及电路设计制作。数据存取电路106耦接存储器阵列104以及虚拟电路108。地址产生器102用以依据外部时脉信号CLK产生地址信号ADD1至数据存取电路106以及虚拟电路108。数据存取电路106可依据外部时脉信号CLK以及地址信号ADD1对存储器阵列104进行读取操作，以输出读取数据SD1，其中读取操作可包括多个操作程序，例如选择驱动存储器阵列102的字元线与位元线的选择操作程序，对应地址信号ADD1的数据的数据感测操作程序、感测数据的错误校正操作程序、暂存已校正数据的操作程序…等等。虚拟电路108则可依据地址信号ADD1执行读取操作，以分别估算数据存取电路106完成各操作程序的时间点，并于完成操作程序时致能数据存取电路106执行下一操作程序。
举例来说，虚拟电路108可依据地址信号ADD1依序地执行上述的选择操作程序、数据感测操作程序以及错误校正操作程序，并分别在选择操作程序、数据感测操作程序以及错误校正程序的完成时间点致能数据存取电路106进行下一个操作程序，亦即数据感测操作程序、错误校正操作程序以及暂存已校正数据的操作程序。由于虚拟电路108与数据存取电路106具有相同的电路特性，因此当虚拟电路108完成某一操作程序时，可预期数据存取电路106亦已完成相同的操作程序，而不受电源电压、温度变化或其它环境因素的影响。如此藉由虚拟电路108在完成上述某一操作程序时致能数据存取电路106同步地执行下一个操作程序，便可使读取操作中的各个操作程序的执行时间点不受限于外部时脉信号CLK，而是依据执行各个操作程序实际上所需的时间来分配操作时程，因此可大幅减少存储器操作的闲置时间，而有效地提高存储器装置的读取效率。
举例来说，图2是已知的存储器装置的读取操作的操作时程示意图，图3是本发明一实施例的存储器装置的读取操作的操作时程示意图，请参照图2与图3。在图2与图3中，存储器装置具有20个周期的虚拟时脉(如图2所示，编号第3个～第22个周期的外部时脉信号CLK)可分配给选择操作程序XY1、数据感测操作程序SEN1、错误校正操作程序ECC1、暂存已校正数据的操作程序DR1以及依据已校正数据输出读取数据SD1的输入输出操作程序IO1。其中在图2中，每次锁存数据的期间皆为虚拟时脉的半周期的整数倍(例如在第一次锁存数据期间LA1相当于9.5个虚拟时脉的周期，而在第二次锁存数据期间LA2相当于10.5个虚拟时脉的周期)，且各个操作程序的操作时间亦为虚拟时脉的半周期的整数倍(例如选择操作程序XY1的期间相当于1个虚拟时脉的周期)。此外，由于无法得知各个操作程序的完成时间点，因此往往会分配较实际上所需更多的周期数给各个锁存数据期间以及各个操作程序，而降低存储器装置的读取效率。
而在本发明的图3实施例中，由于存储器装置100的虚拟电路108可在完成选择操作程序XY1时便致能数据存取电路106进行下一个操作程序(亦即数据感测操作程序SEN1)，因此不须如已知技术般需要分配1个虚拟时脉的周期给选择操作程序XY1，虚拟电路108可在花费约0.6个虚拟时脉的周期完成选择操作程序XY1时，便致能数据存取电路106执行数据感测操作程序SEN1。由于本实施例的选择操作程序XY1、数据感测操作程序SEN1、错误校正操作程序ECC1以及暂存已校正数据的操作程序DR1等操作程序为由虚拟电路108启动，而非依据外部时脉信号CLK的周期数来启动，因此可在一操作程序完成时即马上致能下一个操作程序，而不须受限于外部时脉信号CLK。此外，如图3所示，虚拟电路108还可在完成数据感测操作程序SEN1时，便致能数据存取电路106依据下一个地址信号执行选择操作程序XY1，而不须如已知技术般等待分配的虚拟时脉周期数使用完毕后，才能进行下一地址信号的选择操作程序XY1。本实施例的存储器装置100可有效地减少闲置时间，提高存储器装置100的读取效率。
另外，由于上述实施例的存储器装置100可有效地减少闲置时间，且不须受限于外部时脉信号CLK来进行读取操作，因此亦十分适合应用在分配的虚拟时脉较少的情形。举例来说，图4是已知的存储器装置的读取操作的操作时程示意图。在图4中，存储器装置仅具有4个周期的虚拟时脉(如图4所示，编号第3个～第6个周期的外部时脉信号CLK)可分配给数据感测操作程序SEN1、错误校正操作程序ECC1、暂存已校正数据的操作程序DR1以及依据已校正数据输出读取数据SD1的输入输出操作程序IO1。由于可使用的虚拟时脉周期数少，因此各个操作程序的虚拟时脉分配将变得困难，且可能出现所分配的虚拟时脉周期远大于实际上执行操作程序所需时间的情形，而造成时间的浪费，降低存储器装置的读取效率。例如在图4中，数据感测操作程序SEN1与错误校正操作程序ECC1分别使用1个虚拟时脉周期以及0.5个虚拟时脉周期，然实际上执行错误校正操作程序ECC1所需的时间远小于执行数据感测操作程序SEN1所需的时间。而利用上述实施例存储器装置100可有效地解决此问题，因上述实施例的存储器装置100执行读取操作中的各个操作程序的执行时间点并不受限于外部时脉信号CLK，而是依据执行各个操作程序实际上所需的时间来分配操作时程。由于存储器装置100执行读取操作的方式已于上述实施例中说明，因此在此不再赘述。
值得注意的是上述实施例虽以使用虚拟时脉的期间为例进行存储器装置100的读取操作说明，然上述实施例的读取操作并不限定必须在使用虚拟时脉的期间使用。例如在图3实施例中，在使用虚拟时脉的期间过后，于正式的数据读取期间(如第三次锁存数据期间LA3以及第四次锁存数据期间LA4)亦可以相同方式进行读取操作，其中在正式的数据读取期间不同地址信号的选择操作程序XY1由外部时脉信号CLK启动，此外，在锁存数据期间输入输出操作程序IO1(在本实施例中存储器装置100用以输出8位元的数据)亦由外部时脉信号CLK启动。
图5是依照本发明一实施例的一种存储器装置的示意图，请参照图5。进一步来说，本实施例的存储器装置500的数据存取电路106可包括列解码器502、行解码器504、感测电路506、错误校正电路508、暂存器510以及输入输出电路512，而所述虚拟电路108可包括虚拟行列解码电路514、虚拟感测电路516以及虚拟错误校正电路518。其中列解码器502耦接存储器阵列104与地址产生器102，行解码器504耦接存储器阵列104、地址产生器102与感测电路506，错误校正电路508耦接感测电路506、虚拟感测电路516以及暂存器510，暂存器510耦接错误校正电路508、虚拟感测电路516以及输入输出电路512。
列解码器502用以依据地址信号ADD1选择驱动存储器阵列104的字元线。行解码器504用以依据地址信号ADD1选择驱动存储器阵列104的位元线。感测电路506用以感测对应地址信号ADD1的数据以产生感测数据。错误校正电路508用以对所述感测数据进行错误校正而输出已校正数据。暂存器510用以暂存已校正数据。输入输出电路512依据外部时脉信号CLK与已校正数据输出读取数据SD1。另外，虚拟行列解码电路514用以依据地址信号ADD1执行列解码器502与行解码器504选择驱动存储器阵列104的字元线与位元线的选择操作程序，并于完成选择操作程序时，输出致能信号EN1以致能感测电路506感测对应地址信号ADD1的数据，并致能虚拟感测电路516执行感测电路506感测对应地址信号ADD1的数据的数据感测操作程序，以使虚拟感测电路516与感测电路506同步地开始执行数据感测操作程序。另外，若存储器装置500须接着对下一地址进行读取，虚拟行列解码电路514亦可在此时同时输出的输出致能信号EN1致能地址产生器105产生下一个地址信号，以继续依据下一个地址信号进行选择操作程序XY1，而提高存储器装置500的读取效率。虚拟感测电路516于完成数据感测操作程序时，输出致能信号EN2，致能错误校正电路508对感测数据进行错误校正，并致能虚拟错误校正电路518执行错误校正电路508对感测数据进行错误校正的错误校正操作程序。其中虚拟感测电路516可例如被设计为同时感测存储数据为“1”以及“0”的存储单元，并于存储数据为“1”以及“0”的存储单元皆感测完毕后，再输出致能信号EN2，如此可确保虚拟感测电路516完成数据感测操作程序时，感测电路506亦已完成数据感测操作程序。另外，虚拟错误校正电路508则可于完成错误校正操作程序时，输出致能信号EN3致能暂存器510暂存已校正数据。
此外，上述的虚拟行列解码电路514以及虚拟错误校正电路508可例如以逻辑电路来实施，且虚拟行列解码电路514以及虚拟错误校正电路508可以最长逻辑路径来分别估算选择操作程序与错误校正操作程序完成的时间点，以确保输出致能信号EN1与致能信号EN3时，列解码器502、行解码器504以及错误校正电路508皆已完成选择操作程序与错误校正操作程序。值得注意的是，上述实施例为以虚拟电路108执行选择操作程序、数据感测操作程序以及错误校正操作程序为例，来说明虚拟电路108估算致能数据存取电路106进行下一个操作程序的时间点的方式，在其它实施例中，随着数据存取电路106的电路设计的不同，虚拟电路108亦可对应地增加或减少执行操作程序的电路，以依序致能数据存取电路106所执行的操作程序，而提高存储器装置的读取效率。
图6是依照本发明实施例的一种存储器装置的数据读取方法的流程图，请参照图6。由上述实施例可知，存储器装置的数据读取方法可至少包括下列步骤。首先，提供一虚拟电路，以依据地址信号开始执行操作程序，来分别估算数据存取电路完成操作程序的时间点(步骤S602)，然后，虚拟电路于完成操作程序时致能数据存取电路执行下一操作程序，以使数据存取电路依序地完成多个操作程序而输出读取数据(步骤S604)。其中虚拟电路与数据存取电路可具有相同的电路特性，例如可以相同的制程以及电路设计制作。举例来说，可例如提供一虚拟行列解码电路、一虚拟感测电路与一虚拟错误校正电路，虚拟行列解码电路可依据地址信号执行列解码器与行解码器选择驱动存储器阵列的字元线与位元线的选择操作程序，并于完成选择操作程序时，致能感测电路感测对应地址信号的数据、致能虚拟感测电路执行感测电路感测对应地址信号的数据的数据感测操作程序，并致能地址产生器产生下一个地址信号。虚拟感测电路在完成数据感测操作程序时，虚拟感测电路可完成数据感测操作程序时，致能错误校正电路对感测数据进行错误校正、致能虚拟错误校正电路执行错误校正电路对感测数据进行错误校正的错误校正操作程序，并致能地址产生器产生下一个地址信号，以使虚拟行列解码电路依据新的地址信号继续执行选择操作程序。虚拟错误校正电路于完成所述错误校正操作程序时，致能暂存器暂存已校正数据。另外，可提供一输入输出电路，以依据外部时脉信号与已校正数据输出读取数据。
综上所述，本发明的虚拟电路可依据地址信号与数据存取电路同步执行读取操作，以分别估算数据存取电路完成各个操作程序的时间点，并于完成一操作程序时致能数据存取电路执行下一操作程序。如此可使读取操作中的各个操作程序的执行时间点不受限于外部时脉信号，而是依据执行各个操作程序实际上所需的时间来分配操作时程，因此可大幅减少存储器操作的闲置时间，而有效地提高存储器装置的读取效率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求书所界定的为准。

Claims (15)

1.一种存储器装置，其特征在于，包括：
存储器阵列；
地址产生器，产生一地址信号；
数据存取电路，耦接所述存储器阵列与所述地址产生器，依据一外部时脉信号以及所述地址信号对所述存储器阵列进行读取操作，以输出一读取数据，所述读取操作包括多个操作程序；以及
虚拟电路，耦接所述数据存取电路与所述地址产生器，依据所述地址信号执行所述多个操作程序，以分别估算所述数据存取电路完成各所述操作程序的时间点，其中所述虚拟电路于完成一操作程序时致能所述数据存取电路执行下一操作程序。
2.根据权利要求1所述的存储器装置，其特征在于，所述数据存取电路包括：
列解码器，耦接所述存储器阵列、所述虚拟电路与所述地址产生器，依据所述地址信号选择驱动所述存储器阵列的字元线；
行解码器，耦接所述存储器阵列、所述虚拟电路与所述地址产生器，依据所述地址信号选择驱动所述存储器阵列的位元线；
感测电路，耦接所述虚拟电路与所述行解码器，被所述虚拟电路致能而感测对应所述地址信号的数据，以产生一感测数据；
错误校正电路，耦接所述虚拟电路与所述感测电路，被所述虚拟电路致能而对所述感测数据进行错误校正，以输出一已校正数据；以及
暂存器，耦接所述虚拟电路与所述错误校正电路，被所述虚拟电路致能而暂存所述已校正数据。
3.根据权利要求2所述的存储器装置，其特征在于，所述虚拟电路包括：
虚拟行列解码电路，耦接所述感测电路与所述地址产生器，依据所述地址信号执行所述列解码器与所述行解码器选择驱动所述存储器阵列的字元线与位元线的选择操作程序；
虚拟感测电路，耦接所述虚拟行列解码电路、所述错误校正电路电路与所述地址产生器，所述虚拟行列解码电路于完成所述选择操作程序时，致能所述感测电路感测对应所述地址信号的数据，致能所述虚拟感测电路执行所述感测电路感测对应所述地址信号的数据的数据感测操作程序；以及
虚拟错误校正电路，耦接所述虚拟感测电路与所述暂存器，所述虚拟感测电路于完成所述数据感测操作程序时，致能所述错误校正电路对所述感测数据进行错误校正，致能所述虚拟错误校正电路执行所述错误校正电路对所述感测数据进行错误校正的错误校正操作程序，并致能所述地址产生器产生下一个地址信号，所述虚拟错误校正电路于完成所述错误校正操作程序时，致能所述暂存器暂存所述已校正数据。
4.根据权利要求3所述的存储器装置，其特征在于，所述虚拟行列解码电路以及所述虚拟错误校正电路为以逻辑电路实施，所述虚拟行列解码电路以及所述虚拟错误校正电路以最长逻辑路径来分别估算所述选择操作程序与所述错误校正操作程序完成的时间点。
5.根据权利要求2所述的存储器装置，其特征在于，还包括：
输入输出电路，耦接所述暂存器，依据所述外部时脉信号与所述已校正数据输出所述读取数据。
6.根据权利要求2所述的存储器装置，其特征在于，所述虚拟感测电路感测存储不同数据的多个存储单元，并于完成存储不同数据的所述多个存储单元的感测后，致能所述虚拟错误校正电路。
7.根据权利要求1所述的存储器装置，其特征在于，所述虚拟电路与所述数据存取电路具有相同的电路特性。
8.根据权利要求1所述的存储器装置，其特征在于，所述虚拟电路与所述数据存取电路为以相同的制程以及电路设计制作。
9.一种存储器装置的数据读取方法，所述存储器装置包括一存储器阵列、一地址产生器以及一数据存取电路，所述地址产生器产生一地址信号，所述数据存取电路依据一外部时脉信号以及所述地址信号对所述存储器阵列进行读取操作，以输出一读取数据，所述读取操作包括多个操作程序，其特征在于，所述存储器装置的数据读取方法包括：
提供一虚拟电路，所述虚拟电路依据所述地址信号开始执行所述多个操作程序，以分别估算所述数据存取电路完成各所述操作程序的时间点；以及所述虚拟电路于完成一操作程序时致能所述数据存取电路执行下一操作程序，以使所述数据存取电路依序地完成所述多个操作程序而输出所述读取数据。
10.根据权利要求9所述的存储器装置的数据读取方法，其特征在于，所述数据存取电路包括列解码器、行解码器、感测电路、错误校正电路以及暂存器，所述存储器装置的数据读取方法包括：
提供一虚拟行列解码电路，所述虚拟行列解码电路依据所述地址信号执行所述列解码器与所述行解码器选择驱动所述存储器阵列的字元线与位元线的选择操作程序；
提供一虚拟感测电路，于所述虚拟行列解码电路完成所述选择操作程序时，致能所述感测电路感测对应所述地址信号的数据，并致能所述虚拟感测电路执行所述感测电路感测对应所述地址信号的数据的数据感测操作程序；以及
提供一虚拟错误校正电路，所述虚拟感测电路于完成所述数据感测操作程序时，致能所述错误校正电路对所述感测数据进行错误校正，致能所述虚拟错误校正电路执行所述错误校正电路对所述感测数据进行错误校正的错误校正操作程序，并致能所述地址产生器产生下一个地址信号，所述虚拟错误校正电路于完成所述错误校正操作程序时，致能所述暂存器暂存已校正数据。
11.根据权利要求10所述的存储器装置的数据读取方法，其特征在于，所述虚拟行列解码电路以及所述虚拟错误校正电路为以逻辑电路实施，所述虚拟行列解码电路以及所述虚拟错误校正电路以最长逻辑路径来分别估算所述选择操作程序与所述错误校正操作程序完成的时间点。
12.根据权利要求10所述的存储器装置的数据读取方法，其特征在于，还包括：
提供一输入输出电路，所述输入输出电路依据所述外部时脉信号与所述已校正数据输出所述读取数据。
13.根据权利要求10所述的存储器装置的数据读取方法，其特征在于，所述虚拟感测电路感测存储不同数据的多个存储单元，并于完成存储不同数据的所述多个存储单元的感测后，致能所述虚拟错误校正电路。
14.根据权利要求9所述的存储器装置的数据读取方法，其特征在于，所述虚拟电路与所述数据存取电路具有相同的电路特性。
15.根据权利要求9所述的存储器装置的数据读取方法，其特征在于，所述虚拟电路与所述数据存取电路为以相同的制程以及电路设计制作。
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