CN204791990U - 一种一次性可编程存储器控制器及集成电路 - Google Patents

Abstract

本实用新型公开一种一次性可编程存储器控制器，包括：一解锁电路，该解锁电路接收一电平信号以及一串行数据信号，当该电平信号以及该串行数据信号满足一特定时序时，发送一解锁信号；一指令译码电路，该指令译码电路与该解锁电路连接，当该指令译码电路接收到该解锁信号时，该指令译码电路接收该串行数据信号中的指令码以及一串行时钟信号并执行译码操作；一编程电路，该编程电路与该指令译码电路连接，该编程电路根据该指令译码电路输出的一开始编程信号接收该串行数据信号以及串行时钟信号，并将该串行数据信号中的数据写入该一次性可编程存储器。本实用新型还公开了一种集成电路。

Description

一种一次性可编程存储器控制器及集成电路

技术领域

本实用新型涉及集成电路领域，特别涉及该领域中一种OTP型微控制器芯片的程序烧写电路。

背景技术

OTP(OneTimeProgramable)一次性可编程存储器，由于其价格便宜，面积小，存储数据可靠，广泛应用于8位/16位/32位的微控制器芯片中，存储用户程序或数据。在芯片出厂时，OTP存储的内容全为1，用户可以根据需要将其中的某些单元写入数据0，以实现对其“编程”的目的。OTP的典型产品是“双极性熔丝结构”，如果要改写某些单元，则可以给这些单元通以足够大的电流(高压编程)，并维持一定的时间，这些单元相关的熔丝即可熔断，这样就达到了将某些单元写成1的效果。由于OTP的数据修改是通过物理永久性改变的方式实现的，所以OTP的数据只能进行一次性烧写，烧写后的数据无法修改。常见的OTP存储器的接口包括高压烧写端口、IP使能端口、读使能端口、写使能端口、读写地址端口、读数据端口、写数据端口。当OTP存储器的高压烧写端口的电压达到烧写值且IP使能端口有效时，如果写使能端口有效，则OTP存储器将指定地址的数据按照烧写时序写入相应的存储单元，如果读使能端口有效，则OTP存储器将指定地址单元的数据按照读时序读出供CPU等其他模块使用。通常CPU等模块通过OTP控制器间接访问OTP。OTP控制器与OTP连接的端口实现OTP的读写时序，OTP控制器与CPU的端口实现标准的存储器接口。CPU通过OTP控制器读写OTP可以忽略OTP的时序要求，简化了CPU编程要求。

要实现对OTP存储器的正常烧写及OTP存储器与CPU等其他模块的正常通信，OTP控制器必须严格按照OTP存储器的读写时序要求进行设计。如何实现OTP型微控制器芯片的程序烧写及测试需求，基于OTP存储器的读写时序规格，不同的芯片设计厂商有不同的实现方法，但最终其芯片在抗干扰性、用户数据安全、测试成本及效率等方面均存在很大的差异。

实用新型内容

本实用新型的目的在于提供一种在抗干扰性、用户数据安全度方面均有优势的一次性可编程型微控制器芯片的存储器控制器。

为了实现上述实用新型目的，本实用新型公开一种一次性可编程存储器控制器，包括：一解锁电路，该解锁电路接收一电平信号以及一串行数据信号，当该电平信号以及该串行数据信号满足一特定时序时，发送一解锁信号；一指令译码电路，该指令译码电路与该解锁电路连接，当该指令译码电路接收到该解锁信号时，该指令译码电路接收该串行数据信号中的指令码以及一串行时钟信号并执行译码操作；一编程电路，该编程电路与该指令译码电路连接，该编程电路根据该指令译码电路输出的一开始编程信号接收该串行数据信号以及串行时钟信号，并将该串行数据信号中的数据写入该一次性可编程存储器。

更进一步地，该特定时序指：在大于等于1毫秒的复位时间内，满足：该电平信号为V1时，该解锁电路连续接收X个脉冲的串行数据信号；该电平信号为V2时，该解锁电路连续接收Y个脉冲的串行数据信号；电平信号为V1时，该解锁电路连续接收M个脉冲的串行数据信号；该电平信号为V2时，该解锁电路连续接收N个脉冲的串行数据信号；当该V1、V2分别为高电平\低电平，或低电平\高电平，该X、Y、M、N均大于等于1。

更进一步地，该串行数据信号中的指令码包括：地址设置、数据输入、数据读出、地址加一、开始编程、数据读取模式设置、功能测试模式。

更进一步地，该编程电路读出该一次性可编程存储器内的数据以检验该数据是否正确。

更进一步地，该编程电路接收的该串行数据信号包括：s位的二进制的指令编码以及g位的二进制的数据；其中s>1,g为8或16或32。

更进一步地，将该串行数据信号中的数据写入该一次性可编程存储器具体包括：s位地址设置指令输入+g位地址信号输入；s位数据输入指令输入+g位数据输入；s位一次性可编程存储器工作模式设置指令输入+g位数据读取模式输入(低z位有效，1≤z≤g)；s位开始编程指令输入+g位无效数据输入；s位数据读出指令输入+g位数据输出；s位地址加一指令输入，其中s>1,g为8或16或32。

本实用新型同时公开一种集成电路，用于实现向一次性可编程存储器烧写程序，包括：一高压电平输入端口，用于向该集成电路输入一高压电平信号；一串行时钟输入端口，用于向该集成电路输入一串行时钟信号；一串行数据输入端口，用于向该集成电路输入一串行数据信号；一串行数据输出端口，用于从该集成电路输出一串行数据信号；一高压检测电路与一控制器，该高压检测电路将该高压电平信号转换为一同相位的低压电平信号，该控制器接收该低压电平信号、串行时钟信号以及串行数据信号并根据该低压电平信号、串行时钟信号以及串行数据信号向该一次性可编程存储器烧写程序。

更进一步地，该控制器包括：一解锁电路，该解锁电路接收该低压电平信号以及一串行数据信号，当该低压电平信号以及该串行数据信号满足一特定时序时，发送一解锁信号；一指令译码电路，该指令译码电路与该解锁电路连接，当该指令译码电路接收到该解锁信号时，该指令译码电路接收该串行数据信号中的指令码以及一串行时钟信号并执行译码操作；一编程电路，该编程电路与该指令译码电路连接，该编程电路根据该指令译码电路输出的一开始编程信号接收该串行数据信号以及串行时钟信号，并将该串行数据信号中的数据写入该一次性可编程存储器。

更进一步地，该控制器的编程电路将该串行数据信号中的数据写入该一次性可编程存储器后生成一开关信号，该高压检测电路接收该开关信号并生成一高压信号VPPIN，该高压信号VPPIN用于一次性可编程存储器的输入。

更进一步地，该串行数据信号包括指令码和/或数据。

更进一步地，该指令码包括：地址设置、数据输入、数据读出、地址加一、开始编程、数据读取模式设置、功能测试模式。

更进一步地，该指令码为s位的二进制数据，该数据为g位的二进制数据；其中s>1,g为8或16或32。

更进一步地，该特定时序指：在大于等于1毫秒的复位时间内，满足：该低压电平信号为V1时，该解锁电路连续接收X个脉冲的串行数据信号；该低压电平信号为V2时，该解锁电路连续接收Y个脉冲的串行数据信号；电平信号为V1时，该解锁电路连续接收M个脉冲的串行数据信号；该低压电平信号为V2时，该解锁电路连续接收N个脉冲的串行数据信号；当该V1、V2分别为高电平\低电平，或低电平\高电平，该X、Y、M、N均大于等于1。

更进一步地，该编程电路读出该一次性可编程存储器内的数据，并通过该串行数据输出端口输出以校验其是否编程正确。

与现有技术相比较，本实用新型中采用PSCK、PSDI、PSDO、VPP四个引脚即可完成OTP型微控制器芯片的程序烧写，该特征相对于采用JTAG接口、完整的SPI接口来说接口数量少，协议简单。相对于UART、I2C等接口，其优势在于电路实现简单、规模小，操作容易。

本实用新型采用了特定的芯片解锁时序，使芯片的抗干扰性、用户数据安全度增加。否则，在应用环境中，稍有干扰，就有可能使芯片解锁，或者不法分子可非常容易的获取用户在OTP存储器中存储的程序。

本实用新型所提供的串行数据格式及命令码，可非常容易的完成程序的烧写和校验。

附图说明

关于本实用新型的优点与精神可以通过以下的实用新型详述及所附图式得到进一步的了解。

图1是本实用新型所述OTP型微控制器芯片的程序烧写及测试电路结构图；

图2是本实用新型所述OTP型微控制器芯片的OTP控制器内部结构图之一；

图3是本实用新型所述OTP型微控制器芯片的OTP控制器内部结构图之二；

图4是本实用新型所述OTP型微控制器芯片的解锁时序图；

图5是本实用新型所述OTP型微控制器芯片的串行数据格式及指令码的定义时序图；

图6是本实用新型所述OTP型微控制器芯片的串行指令码的编码图；

图7是本实用新型所述OTP型微控制器芯片的数据读取模式；

图8是本实用新型所述OTP型微控制器芯片的OTP编程时序图；

图9是本实用新型所述OTP型微控制器芯片的数据输入/读出命令时序图；

图10是本实用新型所述OTP型微控制器芯片的测试模式时序图。

具体实施方式

下面结合附图详细说明本实用新型的具体实施例。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用于解释本实用新型，并不用于限定本实用新型。

本实用新型的目的在于提供一种抗干扰性强、用户数据安全，并能在有效降低测试成本的基础上提升效率的基于OTP型微控制器芯片的程序烧写电路及方法。

为了实现该上述实用新型目的，本实用新型公开一种OTP型微控制器芯片。如图1所示，该OTP型微控制器芯片1包括：OTP控制器10、OTP存储器40、高压检测电路50、时钟发生器30以及CPU20。该烧写电路还包括高压烧写引脚VPP、串行时钟输入引脚PSCK、串行数据输入引脚PSDI、串行数据输出引脚PSDO，其中VPP的低电平电压等于芯片的工作电压VDD，VPP的高电平电压等于OTP存储器的烧写电压值V_H(V_H>VDD)，其他的PSCK、PSDI、PSDO引脚的逻辑电平值与通常的CMOS电路一致。

高压检测电路50用于检测引脚VPP的输入，并生成供OTP存储器40用的高压信号VPPIN及供OTP控制器10中的解锁电路101用的VPP_ACT。VPPIN是受开关信号VPP_CTR控制的高低电平电压值与VPP一致的高压信号，其中VPPCTR是由OTP控制器中的编程电路生成。VPP_ACT的相位关系与VPP一致。VPP_ACT是逻辑电平值与通常的CMOS电路一致的数字信号，其时序关系与VPP一致。

如图1至图3所示，OTP控制器10包括：芯片解锁电路101、指令译码电路102、OTP编程电路103。更进一步地，OTP控制器10还包括芯片测试电路104、正常工作数据读取电路105，其中电路之间的连接关系具体如图2、3中所示，OTP编程电路103与OTP存储器40连接，用于向OTP存储器40输出待烧写的程序。正常工作数据读取电路105与OTP存储器40连接，用于按照OTP存储器的读取时序，接收来自OTP存储器40中的相应数据并送至CPU20。

首先，在芯片内部复位期间(internalreset)，该OTP型微控制器芯片的VPP与PSDI引脚按照特定的时序向OTP控制器中的解锁电路输入串行信号，使芯片进入解锁状态。特定时序为芯片的复位时间大于1ms；在VPP_ACT等于高电平期间，PSDI引脚连续输入x个脉冲信号；接着在VPP_ACT等于低电平期间，PSDI引脚连续输入y个脉冲信号；接着在VPP_ACT等于高电平期间，PSDI引脚连续输入m个脉冲信号；接着在VPP等于低电平期间PSDI引脚连续输入n个脉冲信号；其中x、y、m、n均大于等于1。

芯片在进入解锁状态之后，内部复位信号立刻变为无效状态，然后在VPP、PSCK、PSDI、PSDO四路信号的共同协作之下完成整个芯片程序的烧写。

芯片在进入解锁状态之后，PSCK、PSDI、PSDO引脚按照串行数据格式及命令码的定义，向OTP控制器中的指令译码器输入指令并输入数据或输入指令并读出数据。所述的串行指令码包括：地址设置、数据输入、数据读出、地址加一、开始编程、数据读取模式设置、功能测试模式等指令。指令译码器将接收到的指令进行译码，即可执行相应的操作。

串行数据格式及指令码的定义特征包括：引脚PSDI的数据输入与引脚PSDO的数据读出均在串行时钟PSCK的统一节拍下进行；完整的通信帧结构为，串行指令输入+串行数据输入/串行数据读出；其中串行指令码的长度为s位二进制数据编码(s>1)，输入输出数据的长度g位(g为8位/16位/32位可选)；

OTP控制器指令译码电路102的译码结果是开始编程，则在OTP编程电路103的控制下，将接收到的数据按照OTP存储器40的烧写时序，写入指定的地址单元，同时将指定地址单元的数据读出以校验是否编程正确。

所述OTP控制器指令译码电路的译码结果是功能测试，则在OTP控制器中的测试电路的控制下，按照串行数据格式输入g位需要运行的指令，然后输入k个运行时钟(PSCK)(k大于等于2)，然后在输入下一条指令，再输入k个运行时钟，依次类推。但需要注意的是，进入功能测试模式后前三条指令是不运行的；每条指令的运行是在下一条指令时钟输入后运行。

所述芯片在功能测试模式下，不需要在OTP存储器中划分特定的测试程序区以存储测试程序。测试电路将输入的测试指令暂存，然后在测试时钟下供CPU读取并执行以达到测试芯片的目的。

在所述的测试模式下，芯片的时钟发生器选择测试时钟作为芯片的工作主时钟，其测试时钟是以串行时钟PSCK为时钟源，由OTP控制器中的测试电路生成一个CLOCK_FT。

所述芯片在正常工作时，由OTP控制器中的正常工作数据读取电路控制，按照OTP存储器的读取时序，从OTP存储器中读取相应的数据送向CPU。芯片的时钟发生器选择外部输入时钟CLK作为芯片的工作主时钟。

为了解释说明本实用新型，本实施例中定义芯片的内部复位时间长度为10ms，OTP存储器的烧写电压值高电平等于7.5V，x等于4，y等于1，m等于2，n等于1。

如图1所示，所述OTP型微控制器芯片的程序烧写及测试电路包括：OTP控制器、OTP存储器、高压检测电路、时钟发生器、CPU。

如图2所示，图3是本实用新型所示出的OTP控制器的实施方式之一。

图3是本实用新型所示出的OTP控制器的实施方式之二。所述OTP控制器包括：芯片解锁电路、指令译码电路、OTP编程电路、芯片测试电路、正常工作数据读取电路。

图1所示的高压检测电路用于检测引脚VPP的输入，并生成供OTP存储器用的高压信号VPPIN及供OTP控制器中的解锁电路用的VPP_ACT。VPPIN是受开关信号VPP_CTR控制的高低电平电压值与VPP一致的高压信号，其中VPP_CTR是由OTP控制器中的编程电路生成；VPP_ACT是逻辑电平值与通常的CMOS电路一致的数字信号，其时序关系与VPP一致。

如图4所示，当整个芯片处于内部复位状态时，在VPP等于7.5V期间，PSDI引脚连续输入4个脉冲信号；接着在VPP等于低电平期间，PSDI引脚连续输入1个脉冲信号；接着在VPP等于高电平期间，PSDI引脚连续输入2个脉冲信号；接着在VPP等于低电平期间PSDI引脚连续输入1个脉冲信号。芯片内部的OTP控制器对该输入信号序列进行监测，如符合图4所示的时序，则芯片进入解锁状态并将解锁标志信号hv_detect信号置1。在进入解锁状态之后，内部复位信号立刻变为无效状态。

如图5所示，本实施例中定义指令码的长度s为6，输入输出数据的长度g为16。在芯片进入解锁状态之后，PSCK、PSDI、PSDO引脚按照图5所示串行数据格式及命令码的定义，向OTP控制器中的指令译码电路输入指令并输入数据或输入指令并读出数据。

所述的串行指令码包括：地址设置、数据输入、数据读出、地址加一、开始编程、OTP工作模式设置、功能测试模式等指令，如图6所示。以某半导体公司提供的OTPIP为例，其共有四种数据读取模式，如图7所示。指令译码电路将接收到的指令进行译码，即可执行相应的操作。图8为本实施例中所采用的OTP存储器所对应的编程时序图，不同厂商的OTP存储器其时序图会不同。其中PCE信号为OTP存储器的使能信号；PTM信号为OTP存储器的数据读取模式信号；PEN信号为OTP存储器的带隙基准使能信号；PROG信号为OTP存储器的编程模式使能信号；VPPCTR信号为OTP控制器送向高压检测电路的开关信号；图中的PWE编程周期定义信号。

OTP控制器指令译码电路的译码结果是开始编程并将program信号置1，则在OTP编程电路的控制下，将接收到的数据按照图8所示的编程时序，写入指定的OTP存储器地址单元并且生成开关信号VPP_CTR，同时将指定地址单元的数据读出以校验是否编程正确。

如图9所示，所述芯片进行程序烧写的具体过程为：(1)6位地址设置指令输入+16位地址信号输入，(2)6位数据输入指令输入+16位数据输入，(3)6位OTP工作模式设置指令输入+16位工作模式数据输入(低3位有效)，(4)6位开始编程指令输入+16位无效数据输入，(5)6位数据读出指令输入+16位数据输出，(6)6位地址加一指令输入。重复步骤(1)—(5)即可完成对OTP存储器指定地址单元的程序的烧写，完成步骤(1)后重复步骤(2)—(6)即可完成对OTP存储器以特定地址单元开头的连续地址单元的程序烧写。

所述OTP控制器指令译码电路的译码结果是功能测试并将mod_ft信号置1，则在OTP控制器中的测试电路的控制下，按照图10所示的时序关系输入g位需要运行的指令，然后输入k个运行时钟(PSCK)(k大于等于2)，然后在输入下一条指令，再输入k个运行时钟，依次类推。但需要注意的是，进入功能测试模式后前三条指令是不运行的；每条指令的运行是在下一条指令时钟输入后运行。

所述芯片在功能测试模式下，不需要在OTP存储器中划分特定的测试程序区以存储测试程序。测试电路将输入的测试指令暂存，然后供CPU读取并执行以达到测试芯片的目的。

在所述的测试模式下，芯片的时钟发生器选择测试时钟clock_ft作为芯片的工作主时钟，其测试时钟是以串行时钟PSCK为时钟源，由OTP控制器中的测试电路生成。

所述芯片在正常工作时，由OTP控制器中的正常工作数据读取电路控制，按照OTP存储器的读取时序，从OTP存储器中读取相应的数据送向CPU。芯片的时钟发生器选择外部输入时钟CLK作为芯片的工作主时钟。

芯片进行程序烧写的具体过程为：S101、芯片解锁s位地址设置指令输入+g位地址信号输入；S102、s位数据输入指令输入+g位数据输入；S103、s位OTP工作模式设置指令输入+g位数据读取模式输入(低z位有效，1≤z≤g)；S104、s位开始编程指令输入+g位无效数据输入；S105、s位数据读出指令输入+g位数据输出；S106、s位地址加一指令输入。重复步骤S101至S105即可完成对OTP存储器指定地址单元的程序的烧写，完成步骤S101后重复步骤S101至S105即可完成对OTP存储器以特定地址单元开头的连续地址单元的程序烧写。

芯片进行程序测试的具体过程为：S201、s位功能测试指令输入；S202、串行数据格式输入g位需要运行的指令，然后输入k个运行时钟(PSCK)(k大于等于2)，然后在输入下一条指令，再输入k个运行时钟，依次类推。

与现有技术相比较，本实用新型中采用PSCK、PSDI、PSDO、VPP四个引脚即可完成OTP型微控制器芯片的烧写，该特征相对于采用JTAG接口、完整的SPI接口来说接口数量少，协议简单。相对于UART、I2C等接口，其优势在于电路实现简单、规模小，操作容易。

本实用新型采用了特定的芯片解锁时序，使芯片的抗干扰性、用户数据安全度增加。否则，在应用环境中，稍有干扰，就有可能使芯片解锁，或者不法分子可非常容易的获取用户在OTP存储器中存储的程序。

本实用新型所提供的串行数据格式及命令码，可非常容易的完成程序的烧写和校验。

本说明书中所述的只是本实用新型的较佳具体实施例，以上实施例仅用以说明本实用新型的技术方案而非对本实用新型的限制。凡本领域技术人员依本实用新型的构思通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在本实用新型的范围之内。

Claims (4)

1.一种一次性可编程存储器控制器，其特征在于，包括：

一解锁电路，所述解锁电路接收一电平信号以及一串行数据信号，当所述电平信号以及所述串行数据信号满足一特定时序时，发送一解锁信号；

一指令译码电路，所述指令译码电路与所述解锁电路连接，当所述指令译码电路接收到所述解锁信号时，所述指令译码电路接收所述串行数据信号中的指令码以及一串行时钟信号并执行译码操作；

一编程电路，所述编程电路与所述指令译码电路连接，所述编程电路根据所述指令译码电路输出的一开始编程信号接收所述串行数据信号以及串行时钟信号，并将所述串行数据信号中的数据写入所述一次性可编程存储器。

2.如权利要求1所述的一次性可编程存储器控制器，其特征在于，所述控制器还包括一正常工作数据读取电路，所述正常工作数据读取电路与所述一次性可编程存储器连接，用于接收所述一次性可编程存储器中的数据。

3.一种集成电路，用于实现向一次性可编程存储器烧写程序，其特征在于，包括：

一高压电平输入端口，用于向所述集成电路输入一高压电平信号；

一串行时钟输入端口，用于向所述集成电路输入一串行时钟信号；

一串行数据输入端口，用于向所述集成电路输入一串行数据信号；

一串行数据输出端口，用于从所述集成电路输出一串行数据信号；

一高压检测电路与一控制器，所述高压检测电路将所述高压电平信号转换为一同相位的低压电平信号，所述控制器接收所述低压电平信号、串行时钟信号以及串行数据信号并根据所述低压电平信号、串行时钟信号以及串行数据信号向所述一次性可编程存储器烧写程序；所述控制器包括：

一解锁电路，所述解锁电路接收所述低压电平信号以及一串行数据信号，当所述低压电平信号以及所述串行数据信号满足一特定时序时，发送一解锁信号；

一指令译码电路，所述指令译码电路与所述解锁电路连接，当所述指令译码电路接收到所述解锁信号时，所述指令译码电路接收所述串行数据信号中的指令码以及一串行时钟信号并执行译码操作；

一编程电路，所述编程电路与所述指令译码电路连接，所述编程电路根据所述指令译码电路输出的一开始编程信号接收所述串行数据信号以及串行时钟信号，并将所述串行数据信号中的数据写入所述一次性可编程存储器。

4.如权利要求3所述的集成电路，其特征在于，所述控制器还包括一正常工作数据读取电路，所述正常工作数据读取电路与所述一次性可编程存储器连接，用于接收所述一次性可编程存储器中的数据。