JP2000250816A - 集積回路の認証方法 - Google Patents
集積回路の認証方法Info
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- 238000000034 method Methods 0.000 title claims description 33
- 230000004044 response Effects 0.000 claims abstract description 29
- 230000004913 activation Effects 0.000 claims abstract description 23
- 230000003213 activating effect Effects 0.000 claims abstract description 6
- 230000007257 malfunction Effects 0.000 claims abstract description 4
- 230000004048 modification Effects 0.000 claims description 7
- 238000012986 modification Methods 0.000 claims description 7
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims 1
- 230000008859 change Effects 0.000 abstract description 21
- 230000000694 effects Effects 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 6
- AMAOXEGBJHLCSF-CQSZACIVSA-N (5r)-5-ethyl-3-[6-(3-methoxy-4-methylphenoxy)pyridin-3-yl]imidazolidine-2,4-dione Chemical compound O=C1[C@@H](CC)NC(=O)N1C(C=N1)=CC=C1OC1=CC=C(C)C(OC)=C1 AMAOXEGBJHLCSF-CQSZACIVSA-N 0.000 description 4
- 101150034092 ATG4 gene Proteins 0.000 description 4
- 101100057204 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ATG3 gene Proteins 0.000 description 4
- 101100492715 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ATG1 gene Proteins 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101150107496 ATG22 gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
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- G—PHYSICS
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- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q10/00—Administration; Management
- G06Q10/08—Logistics, e.g. warehousing, loading or distribution; Inventory or stock management
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- G—PHYSICS
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- G06Q10/00—Administration; Management
- G06Q10/08—Logistics, e.g. warehousing, loading or distribution; Inventory or stock management
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- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
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Abstract
(57)【要約】
【課題】 集積回路の認証方法
【解決手段】 集積回路用のアプリケーションシステム
における前記回路の認証方法において、アプリケーショ
ンプログラムによって制御された命令のシーケンスで少
なくとも１つの活性化のシナリオを解釈する段階を含
み、少なくとも１つの集積回路の応答を集積回路を動作
不能にしないように変更する活性化手段を含む。アプリ
ケーションシステムに関する方法は前記シナリオの解釈
段階と、前記変更の検証段階と、集積回路の認証段階と
を含む。
における前記回路の認証方法において、アプリケーショ
ンプログラムによって制御された命令のシーケンスで少
なくとも１つの活性化のシナリオを解釈する段階を含
み、少なくとも１つの集積回路の応答を集積回路を動作
不能にしないように変更する活性化手段を含む。アプリ
ケーションシステムに関する方法は前記シナリオの解釈
段階と、前記変更の検証段階と、集積回路の認証段階と
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の認証方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】二進ワードの形式で表された、集積回路
の内部署名を含むレジスタを用いる方法が知られてい
る。この内部署名は製品の型または出所を識別するため
に使用されることがあり、データ要素をメモリ内に書込
むためのアクセス時間およびパルス時間に関して適正に
使用することができる。また、回路がそのアプリケーシ
ョン内で認証されなければならないこともある。これ
は、特にチップカード型の製品およびそれに由来する製
品の場合である。内部署名はシリアルナンバーおよびキ
ー型の情報で構成され、認証許可を与えることができる
暗号アルゴリズムによって使用される。カードがアプリ
ケーションシステム（カード読取り装置）によって認証
されない場合、カードは拒否される。ここで行わなけれ
ばならないことはアプリケーションシステムはカードの
偽造に対抗し、これらカードに内蔵された秘密情報への
不正なアクセスに抗して動作することである。
の内部署名を含むレジスタを用いる方法が知られてい
る。この内部署名は製品の型または出所を識別するため
に使用されることがあり、データ要素をメモリ内に書込
むためのアクセス時間およびパルス時間に関して適正に
使用することができる。また、回路がそのアプリケーシ
ョン内で認証されなければならないこともある。これ
は、特にチップカード型の製品およびそれに由来する製
品の場合である。内部署名はシリアルナンバーおよびキ
ー型の情報で構成され、認証許可を与えることができる
暗号アルゴリズムによって使用される。カードがアプリ
ケーションシステム（カード読取り装置）によって認証
されない場合、カードは拒否される。ここで行わなけれ
ばならないことはアプリケーションシステムはカードの
偽造に対抗し、これらカードに内蔵された秘密情報への
不正なアクセスに抗して動作することである。
【０００３】認証手順はカードと、アプリケーションシ
ステム（読取り装置）との間の交換プロトコルの一部で
あり、認証システムの安全性は暗号アルゴリズムの選択
と、カードから出力しない秘密データ要素によって得ら
れる。これらのデータ要素はさらにアドレスミキシン
グ、データ符号化（置換）または他の手段によってカー
ド内に隠蔽されている。
ステム（読取り装置）との間の交換プロトコルの一部で
あり、認証システムの安全性は暗号アルゴリズムの選択
と、カードから出力しない秘密データ要素によって得ら
れる。これらのデータ要素はさらにアドレスミキシン
グ、データ符号化（置換）または他の手段によってカー
ド内に隠蔽されている。
【０００４】回路のコピーが頒布されるのを防ぐため
に、回路の単純な識別と、高度で安全な認証との間の中
間的なものが必要となってきた。これらの回路は現在の
のアプリケーションに関するもので、いわゆる安全なア
プリケーションには必要ない。これらのアプリケーショ
ンでは、これらの回路の出所を確実に識別する、すなわ
ち認証することが求められる。この必要性は特に、集積
回路の大規模な小型化によってパッケージの外部マーキ
ングが妨げられる結果として、および集積回路のコピー
の防止方法を見つけるために集積回路製造業者が払った
多大な努力にもかかわらず、これらのまさに同一の回路
または少なくとも幾つかの回路を多少の困難をともなっ
てコピーすることができる技術的進歩の結果として、発
生したものである。集積回路の小型化、低電力消費、低
コスト等により、全ての分野で集積回路の一般的利用が
増加していることでこれら全ての局面は悪化している。
に、回路の単純な識別と、高度で安全な認証との間の中
間的なものが必要となってきた。これらの回路は現在の
のアプリケーションに関するもので、いわゆる安全なア
プリケーションには必要ない。これらのアプリケーショ
ンでは、これらの回路の出所を確実に識別する、すなわ
ち認証することが求められる。この必要性は特に、集積
回路の大規模な小型化によってパッケージの外部マーキ
ングが妨げられる結果として、および集積回路のコピー
の防止方法を見つけるために集積回路製造業者が払った
多大な努力にもかかわらず、これらのまさに同一の回路
または少なくとも幾つかの回路を多少の困難をともなっ
てコピーすることができる技術的進歩の結果として、発
生したものである。集積回路の小型化、低電力消費、低
コスト等により、全ての分野で集積回路の一般的利用が
増加していることでこれら全ての局面は悪化している。
【０００５】
【発明が解決しようとする課題】本発明では、暗号文の
ような独特な手順で構成されない認証方法を求めてき
た。このようにして、認証は外部から明瞭に行われる。
これにより、より単純で、同時に極めて確実な方法が可
能になる。
ような独特な手順で構成されない認証方法を求めてき
た。このようにして、認証は外部から明瞭に行われる。
これにより、より単純で、同時に極めて確実な方法が可
能になる。
【０００６】
【課題を解決するための手段】この技術的課題の解決策
は、アプリケーションプログラムで使用される集積回路
の通常の命令を用いて、少なくとも１つの集積回路の応
答の（一時的）変更を活性化し、集積回路が受ける命令
のシーケンスにおいて活性化のシナリオを検出し、応答
の変更によって集積回路を誤動作させないことからな
る。
は、アプリケーションプログラムで使用される集積回路
の通常の命令を用いて、少なくとも１つの集積回路の応
答の（一時的）変更を活性化し、集積回路が受ける命令
のシーケンスにおいて活性化のシナリオを検出し、応答
の変更によって集積回路を誤動作させないことからな
る。
【０００７】
【発明の実施の形態】本発明の１つの観点では、これら
の変更は集積回路の１つまたは複数の命令の実行パス上
に設けられる。一例では、シナリオは８つの読取り命令
と、集積回路のメモリに任意のアドレスで書込むための
３つの書込み命令とで構成することができ、変更は次の
読取り命令のために読み取られたデータ要素のビットを
逆転することで行うことができる。アプリケーションシ
ステムはシナリオを憶えている。シナリオを検出して変
更が正しく行われたかを確かめることができる。この例
では、再度読取りを行い、読み取った２つのデータ要素
を比較するだけでよい。この特徴を知らないユーザーに
は何も分からない。
の変更は集積回路の１つまたは複数の命令の実行パス上
に設けられる。一例では、シナリオは８つの読取り命令
と、集積回路のメモリに任意のアドレスで書込むための
３つの書込み命令とで構成することができ、変更は次の
読取り命令のために読み取られたデータ要素のビットを
逆転することで行うことができる。アプリケーションシ
ステムはシナリオを憶えている。シナリオを検出して変
更が正しく行われたかを確かめることができる。この例
では、再度読取りを行い、読み取った２つのデータ要素
を比較するだけでよい。この特徴を知らないユーザーに
は何も分からない。
【０００８】このアプリケーションシステムが、全ての
挙動に変更がないことを確認した場合は、回路を認証し
ない。全ての因果関係を防止するために、異常を検出
後、例えば２０の読取りサイクル後に一定の時間をおい
て警報を発生させるのが好ましい。
挙動に変更がないことを確認した場合は、回路を認証し
ない。全ての因果関係を防止するために、異常を検出
後、例えば２０の読取りサイクル後に一定の時間をおい
て警報を発生させるのが好ましい。
【０００９】本発明の一つの観点では、応答の変更手段
は集積回路の少なくとも１つの命令の実行パス上に配置
される。集積回路がそのアプリケーション内で動作不能
にならず、しかもアプリケーションシステムによって測
定可能である限り、集積回路の応答の変更は任意の種類
にすることができる。特別な命令に対する応答時間、交
換されたデータ要素に対する応答時間等の変更にするこ
とができる。集積回路で使用される変更手段はＲＣ型遅
延回路または他の遅延回路、フリップフロップ回路、ク
ロック周波数分周器またはデータ置換回路にすることが
でき、これが全てではない。
は集積回路の少なくとも１つの命令の実行パス上に配置
される。集積回路がそのアプリケーション内で動作不能
にならず、しかもアプリケーションシステムによって測
定可能である限り、集積回路の応答の変更は任意の種類
にすることができる。特別な命令に対する応答時間、交
換されたデータ要素に対する応答時間等の変更にするこ
とができる。集積回路で使用される変更手段はＲＣ型遅
延回路または他の遅延回路、フリップフロップ回路、ク
ロック周波数分周器またはデータ置換回路にすることが
でき、これが全てではない。
【００１０】検出手段は命令サイクル（読取り、書込み
サイクル）の数をカウントするためのカウンタ、例えば
アドレスのビットの独特な組み合わせを検出するための
結合回路を含むことができる。本発明の認証方法の実施
に使用可能な全ての回路は当業者に周知である。以下、
添付図面を参照してメモリベース集積回路への認証方法
の適用例で本発明をさらに詳細に説明するが、本発明の
範囲をなんら限定するものではない。
サイクル）の数をカウントするためのカウンタ、例えば
アドレスのビットの独特な組み合わせを検出するための
結合回路を含むことができる。本発明の認証方法の実施
に使用可能な全ての回路は当業者に周知である。以下、
添付図面を参照してメモリベース集積回路への認証方法
の適用例で本発明をさらに詳細に説明するが、本発明の
範囲をなんら限定するものではない。
【００１１】
【実施例】図１は、本発明の認証方法を適用できる集積
回路の形態のメモリを示す。この実施例では、これはＥ
ＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭまたは
並列アクセス型の電気的にプログラム可能なメモリであ
る。しかし、本発明は任意の型の集積回路および任意の
型のメモリ（ＲＡＭや他のもの）に適用することができ
る。外部インターフェースは論理供給端子ＶccおよびＶ
ssと、プログラミング用高電圧端子と、制御信号を受け
る各端子とを含み、この制御信号は１つのパッケージ選
択信号ＣＳおよび１つの読取り／書込み信号Ｒ／Ｗを含
む。外部インターフェースはアドレス入力端子Ａ０−Ａ
７と、データ入力／出力端子Ｄ０−Ｄ７をさらに含む。
回路の形態のメモリを示す。この実施例では、これはＥ
ＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭまたは
並列アクセス型の電気的にプログラム可能なメモリであ
る。しかし、本発明は任意の型の集積回路および任意の
型のメモリ（ＲＡＭや他のもの）に適用することができ
る。外部インターフェースは論理供給端子ＶccおよびＶ
ssと、プログラミング用高電圧端子と、制御信号を受け
る各端子とを含み、この制御信号は１つのパッケージ選
択信号ＣＳおよび１つの読取り／書込み信号Ｒ／Ｗを含
む。外部インターフェースはアドレス入力端子Ａ０−Ａ
７と、データ入力／出力端子Ｄ０−Ｄ７をさらに含む。
【００１２】本発明の集積回路は、ビットラインおよび
ワードラインで構成されたメモリアレー１を含み、ビッ
トラインおよびワードラインにはアドレスデコーダによ
ってアクセスされる。従って、行（またはワードライ
ン）デコーダＤＥＣ−Ｘおよび列（またはビットライ
ン）デコーダＤＥＣ−Ｙが存在する。列デコーダはゲー
ト回路２を制御し、ゲート回路２は書き込みすべきデー
タ要素または読み取られたデータ要素を伝送する。ゲー
ト回路はこれらデータ要素を読取り／書込み増幅回路３
から、またはこの回路へ伝送し、この増幅回路は、デー
タ要素の入力／出力用の外部インターフェースＤ０−Ｄ
７の３状態双方向レジスタ４に接続されている。デコー
ダＤＥＣ−ＸおよびデコーダＤＥＣ−Ｙは、外部インタ
ーフェースからアドレス信号Ａ０−Ａ７を受けるアドレ
スレジスタＡＤＲによって送信されたアドレスに対応す
るビットラインおよびワードラインを選択する。このレ
ジスタＡＤＲは３状態一方向型のレジスタである。
ワードラインで構成されたメモリアレー１を含み、ビッ
トラインおよびワードラインにはアドレスデコーダによ
ってアクセスされる。従って、行（またはワードライ
ン）デコーダＤＥＣ−Ｘおよび列（またはビットライ
ン）デコーダＤＥＣ−Ｙが存在する。列デコーダはゲー
ト回路２を制御し、ゲート回路２は書き込みすべきデー
タ要素または読み取られたデータ要素を伝送する。ゲー
ト回路はこれらデータ要素を読取り／書込み増幅回路３
から、またはこの回路へ伝送し、この増幅回路は、デー
タ要素の入力／出力用の外部インターフェースＤ０−Ｄ
７の３状態双方向レジスタ４に接続されている。デコー
ダＤＥＣ−ＸおよびデコーダＤＥＣ−Ｙは、外部インタ
ーフェースからアドレス信号Ａ０−Ａ７を受けるアドレ
スレジスタＡＤＲによって送信されたアドレスに対応す
るビットラインおよびワードラインを選択する。このレ
ジスタＡＤＲは３状態一方向型のレジスタである。
【００１３】さらに、制御回路５が設けられている。こ
の制御回路は各制御信号Ｒ／Ｗ、ＣＳおよび電源Ｖcc、
ＶssおよびＶppを受けて、集積回路の各要素に順番に配
列し、メモリアレーのビットラインおよびワードライン
に印加すべき適当な電圧レベルを、受け取った制御信号
に応じて印加する。集積回路の機能的な動作に必要な電
源を除いて、他の制御信号Ｒ／ＷおよびＣＳ、アドレス
信号Ａ０−Ａ７およびデータ入力／出力信号Ｄ０−Ｄ７
は集積回路において一方向または双方向３状態レジスタ
に接続されている。従って、制御信号Ｒ／ＷおよびＣＳ
用のレジスタ６と、アドレス信号Ａ０−Ａ７用レジスタ
ＡＤＲと、データ信号Ｄ０−Ｄ７用双方向レジスタ４と
が存在する。
の制御回路は各制御信号Ｒ／Ｗ、ＣＳおよび電源Ｖcc、
ＶssおよびＶppを受けて、集積回路の各要素に順番に配
列し、メモリアレーのビットラインおよびワードライン
に印加すべき適当な電圧レベルを、受け取った制御信号
に応じて印加する。集積回路の機能的な動作に必要な電
源を除いて、他の制御信号Ｒ／ＷおよびＣＳ、アドレス
信号Ａ０−Ａ７およびデータ入力／出力信号Ｄ０−Ｄ７
は集積回路において一方向または双方向３状態レジスタ
に接続されている。従って、制御信号Ｒ／ＷおよびＣＳ
用のレジスタ６と、アドレス信号Ａ０−Ａ７用レジスタ
ＡＤＲと、データ信号Ｄ０−Ｄ７用双方向レジスタ４と
が存在する。
【００１４】集積回路の制御回路５によって新しい命令
が解釈されると、制御回路５はこれらレジスタの外部イ
ンターフェース側を高インピーダンス状態にし、現在の
命令が終了しない限り新しい命令を解釈させないように
する。この目的のために、ＢＵＳＹで表された信号を活
性化して高インピーダンス状態を設定する。現在の命令
が終了すると、制御回路５はこの信号を非活性化する。
現在の命令が読取り命令である場合は、読み取られたデ
ータ要素はデータ入力／出力レジスタ４の出力で外部イ
ンターフェースＤ０−Ｄ７に伝送される。
が解釈されると、制御回路５はこれらレジスタの外部イ
ンターフェース側を高インピーダンス状態にし、現在の
命令が終了しない限り新しい命令を解釈させないように
する。この目的のために、ＢＵＳＹで表された信号を活
性化して高インピーダンス状態を設定する。現在の命令
が終了すると、制御回路５はこの信号を非活性化する。
現在の命令が読取り命令である場合は、読み取られたデ
ータ要素はデータ入力／出力レジスタ４の出力で外部イ
ンターフェースＤ０−Ｄ７に伝送される。
【００１５】このような集積回路メモリの動作は広く知
られているので詳細には説明しない。本発明の回路識別
方法では、集積回路を使用するためのアプリケーション
プログラムを実行から得られる活性化の予め設定された
シナリオによって、上記回路の少なくとも１つの応答を
変更することが活性化される。この変更は、活性化のシ
ナリオが集積回路によって検出できるときはいつでも、
断続的に現れ、外部からは見掛け上ランダムなものとし
て認識される。したがって、集積回路は少なくとも１つ
の活性化のシナリオを検出するための手段を有する。
られているので詳細には説明しない。本発明の回路識別
方法では、集積回路を使用するためのアプリケーション
プログラムを実行から得られる活性化の予め設定された
シナリオによって、上記回路の少なくとも１つの応答を
変更することが活性化される。この変更は、活性化のシ
ナリオが集積回路によって検出できるときはいつでも、
断続的に現れ、外部からは見掛け上ランダムなものとし
て認識される。したがって、集積回路は少なくとも１つ
の活性化のシナリオを検出するための手段を有する。
【００１６】このシナリオが所定の数の読取りコマンド
または書込みコマンドで構成される場合は、図１に示す
レジスタの後に配置されたこれらの検出手段は図２の一
実施例の概念図で示すように読取り命令（ＣＳ＝１、Ｒ
／Ｗ＝０）をカウントするための数ｎの第１のカウンタ
８と、書込み命令（ＣＳ＝１、Ｒ／Ｗ＝１）をカウント
するための数ｍの第２のカウンタ９を備え、この２つの
カウンタの出力は結合回路１０で結合され、認証を活性
化させるために第１の信号ＡＵＴ１を出力する。
または書込みコマンドで構成される場合は、図１に示す
レジスタの後に配置されたこれらの検出手段は図２の一
実施例の概念図で示すように読取り命令（ＣＳ＝１、Ｒ
／Ｗ＝０）をカウントするための数ｎの第１のカウンタ
８と、書込み命令（ＣＳ＝１、Ｒ／Ｗ＝１）をカウント
するための数ｍの第２のカウンタ９を備え、この２つの
カウンタの出力は結合回路１０で結合され、認証を活性
化させるために第１の信号ＡＵＴ１を出力する。
【００１７】別の可能なシナリオは、現在の命令が対象
とするアドレスのビットの特別な組み合わせで構成する
ことができる。検出手段はアドレスレジスタＡＤＲの出
力に配置された結合手段１１を備えることができる。特
に単純な例では、活性化のシナリオは奇数パリティアド
レスの存在で構成される。活性化信号ＡＵＴ２は、この
場合図１に示すようにアドレスビットＡ０によって単純
に出力される。データレジスタ４の入力に類似の検出手
段１２を使用して、入力に印加されたデータビットの特
別な組み合わせを検出して対応する検出信号ＡＵＴ３を
出力することも当然可能である。
とするアドレスのビットの特別な組み合わせで構成する
ことができる。検出手段はアドレスレジスタＡＤＲの出
力に配置された結合手段１１を備えることができる。特
に単純な例では、活性化のシナリオは奇数パリティアド
レスの存在で構成される。活性化信号ＡＵＴ２は、この
場合図１に示すようにアドレスビットＡ０によって単純
に出力される。データレジスタ４の入力に類似の検出手
段１２を使用して、入力に印加されたデータビットの特
別な組み合わせを検出して対応する検出信号ＡＵＴ３を
出力することも当然可能である。
【００１８】他のシナリオも可能である。認証方法は１
つまたは複数のシナリオを使用することが可能で、これ
らのシナリオは組み合わされて、所望の信頼性および複
雑性に応じて単一の活性化信号を出力したり、各種活性
化信号を各種変更手段に出力する。フリップフロップ回
路は各種シナリオの生成を記憶するために使用すること
ができ、出現順序（決められていても、決められていな
くてもよい）に従って各種シナリオを互いに組み合わせ
ることができるが、フリップフロップ回路をリセットす
る手段を設ける必要がある。
つまたは複数のシナリオを使用することが可能で、これ
らのシナリオは組み合わされて、所望の信頼性および複
雑性に応じて単一の活性化信号を出力したり、各種活性
化信号を各種変更手段に出力する。フリップフロップ回
路は各種シナリオの生成を記憶するために使用すること
ができ、出現順序（決められていても、決められていな
くてもよい）に従って各種シナリオを互いに組み合わせ
ることができるが、フリップフロップ回路をリセットす
る手段を設ける必要がある。
【００１９】説明する実施例では、３つの検出手段が存
在し、それぞれ活性化信号ＡＵＴ１、ＡＵＴ２およびＡ
ＵＴ３を出力する。これら活性化信号は集積回路の少な
くとも１つの応答を変更する手段を活性化させる。本発
明の１つの観点では、これらの変更手段は集積回路の１
つまたは複数の命令の実行パス上に配置される。
在し、それぞれ活性化信号ＡＵＴ１、ＡＵＴ２およびＡ
ＵＴ３を出力する。これら活性化信号は集積回路の少な
くとも１つの応答を変更する手段を活性化させる。本発
明の１つの観点では、これらの変更手段は集積回路の１
つまたは複数の命令の実行パス上に配置される。
【００２０】図３に示す第１実施例では、ＥＥＰＲＯＭ
に適用する場合、これらの応答の変更手段はプログラミ
ング電圧ランプの立ち上がり時間を変更できる回路を含
む。プログラミング電圧ランプ発生回路は一般に、充電
電流Ｉc をキャパシタＣに出力できる基準電流発生装置
Ｉref を含み、キャパシタＣの端子は所望の電圧ランプ
を送り出す。追加の充電電流を印加することで、ランプ
立ち上がり時間を減少または増加して変更する。
に適用する場合、これらの応答の変更手段はプログラミ
ング電圧ランプの立ち上がり時間を変更できる回路を含
む。プログラミング電圧ランプ発生回路は一般に、充電
電流Ｉc をキャパシタＣに出力できる基準電流発生装置
Ｉref を含み、キャパシタＣの端子は所望の電圧ランプ
を送り出す。追加の充電電流を印加することで、ランプ
立ち上がり時間を減少または増加して変更する。
【００２１】実施例では例えば、電流発生装置Ｉref
は、負荷Ｒに電圧Ｖccが供給され、直列接続されてグラ
ウンドに接続され、そのゲートはそのドレインに接続さ
れるトランジスタＭ１を備える。キャパシタＣを充電す
る回路はプログラミング高電圧Ｖppとグラウンドとの間
に直列接続された２つのトランジスタＭ２およびＭ３を
備えた第１アームを含む。トランジスタＭ３のゲートは
トランジスタＭ１のゲートによって制御され、トランジ
スタＭ３はカレントミラー効果によってＫ×Ｉref （Ｋ
はトランジスタＭ３とトランジスタＭ１との幾何学比）
に等しい電流を流す。
は、負荷Ｒに電圧Ｖccが供給され、直列接続されてグラ
ウンドに接続され、そのゲートはそのドレインに接続さ
れるトランジスタＭ１を備える。キャパシタＣを充電す
る回路はプログラミング高電圧Ｖppとグラウンドとの間
に直列接続された２つのトランジスタＭ２およびＭ３を
備えた第１アームを含む。トランジスタＭ３のゲートは
トランジスタＭ１のゲートによって制御され、トランジ
スタＭ３はカレントミラー効果によってＫ×Ｉref （Ｋ
はトランジスタＭ３とトランジスタＭ１との幾何学比）
に等しい電流を流す。
【００２２】充電回路はキャパシタＣに直列接続された
トランジスタＭ４をプログラミング高圧Ｖppとグラウン
ドとの間に設けた第２アームを含む。トランジスタＭ４
はトランジスタＭ３のカレントミラー効果によって制御
され（トランジスタＭ２のゲートとドレインは接続され
ている）、電流Ｋ×Ｉref を（トランジスタＭ３とＭ４
との幾何学比に従って）流す。キャパシタはこの電流Ｋ
×Ｉref でＶppまで徐々に充電される。Ｖppレベルは時
間ｔ１の終わりに達成される。
トランジスタＭ４をプログラミング高圧Ｖppとグラウン
ドとの間に設けた第２アームを含む。トランジスタＭ４
はトランジスタＭ３のカレントミラー効果によって制御
され（トランジスタＭ２のゲートとドレインは接続され
ている）、電流Ｋ×Ｉref を（トランジスタＭ３とＭ４
との幾何学比に従って）流す。キャパシタはこの電流Ｋ
×Ｉref でＶppまで徐々に充電される。Ｖppレベルは時
間ｔ１の終わりに達成される。
【００２３】本発明では、第１アームのトランジスタＭ
３に並列接続された別のトランスミッタＭ３’が設けら
れ、トランジスタＭ１のカレントミラー効果によって電
流Ｋ’×Ｉref を流す。このトランジスタＭ３’は選択
トランジスタＭ５によってグラウンドに接続され活性化
され、選択トランジスタＭ５のゲートは活性化信号によ
って制御される（実施例では信号ＡＵＴ２）。トランジ
スタＭ５が活性化されたとき、トランジスタＭ３’はト
ランジスタＭ４によって導通されたキャパシタの充電電
流を増加させ、これはＫ×Ｉref ＋Ｋ’×Ｉref に等し
くなる。電圧ランプ立ち上がり時間ｔ２は短くなる（ｔ
２＜ｔ１）。プログラミングは速くなる。これはアプリ
ケーションシステムによって容易に測定することができ
る。なぜなら集積回路は新しい命令をはるかに速く考慮
できるからである（応答時間が短くなり、信号ＢＵＳＹ
は迅速に非活性化する）。例えば、ランプの立ち上がり
時間が動作モードで１．５ミリ秒で、この特性に関する
許容値の範囲が１〜２ミリ秒である場合、変更した立ち
上がり時間が約１ミリ秒になるように変更手段をキャリ
ブレーションする。
３に並列接続された別のトランスミッタＭ３’が設けら
れ、トランジスタＭ１のカレントミラー効果によって電
流Ｋ’×Ｉref を流す。このトランジスタＭ３’は選択
トランジスタＭ５によってグラウンドに接続され活性化
され、選択トランジスタＭ５のゲートは活性化信号によ
って制御される（実施例では信号ＡＵＴ２）。トランジ
スタＭ５が活性化されたとき、トランジスタＭ３’はト
ランジスタＭ４によって導通されたキャパシタの充電電
流を増加させ、これはＫ×Ｉref ＋Ｋ’×Ｉref に等し
くなる。電圧ランプ立ち上がり時間ｔ２は短くなる（ｔ
２＜ｔ１）。プログラミングは速くなる。これはアプリ
ケーションシステムによって容易に測定することができ
る。なぜなら集積回路は新しい命令をはるかに速く考慮
できるからである（応答時間が短くなり、信号ＢＵＳＹ
は迅速に非活性化する）。例えば、ランプの立ち上がり
時間が動作モードで１．５ミリ秒で、この特性に関する
許容値の範囲が１〜２ミリ秒である場合、変更した立ち
上がり時間が約１ミリ秒になるように変更手段をキャリ
ブレーションする。
【００２４】実施例では、この変更回路は奇数パリティ
アドレスの検出で信号ＡＵＴ２（Ａ０＝１）によって活
性化される。この場合、変更は現在の命令がプログラミ
ング命令の場合にのみ有効である。それ以外の場合は有
効ではない。要するに、活性化のシナリオは順番に組み
合わされた２つの検出動作を有するといえる。書込み動
作（Ｒ／Ｗ＝１）と、奇数パリティアドレス（Ａ０＝
１）との検出を組み合わせることによって変更を活性化
するようになっている。
アドレスの検出で信号ＡＵＴ２（Ａ０＝１）によって活
性化される。この場合、変更は現在の命令がプログラミ
ング命令の場合にのみ有効である。それ以外の場合は有
効ではない。要するに、活性化のシナリオは順番に組み
合わされた２つの検出動作を有するといえる。書込み動
作（Ｒ／Ｗ＝１）と、奇数パリティアドレス（Ａ０＝
１）との検出を組み合わせることによって変更を活性化
するようになっている。
【００２５】集積回路の応答を変更するための別の回路
はデータ要素を変更するための回路で構成することがで
きる。一例として、データ置換・多重化回路１５がデー
タ出力レジスタ４の前に設けられている。メモリの出力
データは置換回路１７の入力およびマルチプレクサ１８
の入力に印加される。マルチプレクサの他方の入力は置
換回路の出力を受ける。マルチプレクサの出力はデータ
出力レジスタに印加される。マルチプレクサの選択され
た入力はデフォルトではメモリの出力である。他方の入
力は活性化信号の活性化時にしか選択されず、所定のシ
ナリオの検出に対応する。実施例では、変更手段１５、
１７は信号ＡＵＴ１によって活性化される。アプリケー
ションシステムは置換を知覚し、したがって応答の変更
を「測定」することができる。図示した実施例では、変
更は現在の命令が読取り命令である場合しか行われな
い。それ以外の場合は何も起こらない。このように全て
が協働して変更をランダム変更にするため、認証方法が
ユーザーにとって明瞭になる。
はデータ要素を変更するための回路で構成することがで
きる。一例として、データ置換・多重化回路１５がデー
タ出力レジスタ４の前に設けられている。メモリの出力
データは置換回路１７の入力およびマルチプレクサ１８
の入力に印加される。マルチプレクサの他方の入力は置
換回路の出力を受ける。マルチプレクサの出力はデータ
出力レジスタに印加される。マルチプレクサの選択され
た入力はデフォルトではメモリの出力である。他方の入
力は活性化信号の活性化時にしか選択されず、所定のシ
ナリオの検出に対応する。実施例では、変更手段１５、
１７は信号ＡＵＴ１によって活性化される。アプリケー
ションシステムは置換を知覚し、したがって応答の変更
を「測定」することができる。図示した実施例では、変
更は現在の命令が読取り命令である場合しか行われな
い。それ以外の場合は何も起こらない。このように全て
が協働して変更をランダム変更にするため、認証方法が
ユーザーにとって明瞭になる。
【００２６】置換回路１７の代わりに、外部データ入力
／出力ピンにおけるデータ要素の出力を遅らせる回路を
設けることができる。この場合、変更の測定は、アプリ
ケーションシステムでは応答時間、すなわち最後にデー
タ要素が外部データ入力／出力バスで利用可能になるよ
うな時間を測定することにある。
／出力ピンにおけるデータ要素の出力を遅らせる回路を
設けることができる。この場合、変更の測定は、アプリ
ケーションシステムでは応答時間、すなわち最後にデー
タ要素が外部データ入力／出力バスで利用可能になるよ
うな時間を測定することにある。
【００２７】図１の点線で示す別の実施例では、遅延回
路ＲＣ０を、検出回路１２の出力と読取り／書込み増幅
回路の入力との間に配置することができ、これらは例え
ば活性化信号ＡＵＴ３によって活性化され、対応する活
性化のシナリオを検出するときに、外部データバスによ
って送信されたデータ要素を現在の命令が解釈するのを
遅らせる。遅延回路ＲＣ０はＲＣまたは他の型のいわゆ
る遅延回路と、遅延のない通常パスの選択または遅延の
ある変更パスの選択を可能にするマルチプレクサとを備
えていることは理解しなければならない。
路ＲＣ０を、検出回路１２の出力と読取り／書込み増幅
回路の入力との間に配置することができ、これらは例え
ば活性化信号ＡＵＴ３によって活性化され、対応する活
性化のシナリオを検出するときに、外部データバスによ
って送信されたデータ要素を現在の命令が解釈するのを
遅らせる。遅延回路ＲＣ０はＲＣまたは他の型のいわゆ
る遅延回路と、遅延のない通常パスの選択または遅延の
ある変更パスの選択を可能にするマルチプレクサとを備
えていることは理解しなければならない。
【００２８】さらに、読取り／書込み増幅回路３を活性
化するためのコマンドパスＳ１上に活性化信号ＡＵＴ３
によって活性化される遅延回路ＲＣ１を配置したり、ア
ドレスレジスタＡＤＲの出力に活性化信号ＡＵＴ１で制
御される遅延回路ＲＣ２を配置することができる。
化するためのコマンドパスＳ１上に活性化信号ＡＵＴ３
によって活性化される遅延回路ＲＣ１を配置したり、ア
ドレスレジスタＡＤＲの出力に活性化信号ＡＵＴ１で制
御される遅延回路ＲＣ２を配置することができる。
【００２９】シリアルアクセス回路の場合に使用する重
要な信号はクロック信号である。この信号は本発明の検
出シナリオまたは変更に使用できよう。図４に示す一例
では、クロック信号を用いるシナリオはｋクロックサイ
クルの検出で構成される。この検出手段は出力に検出信
号ＡＵＴ４を送り出すためのｋクロックサイクルのカウ
ンタ１３を備える。この検出手段は単独または他の要素
と組み合わせて用いることができ、本発明の変更を活性
化する。
要な信号はクロック信号である。この信号は本発明の検
出シナリオまたは変更に使用できよう。図４に示す一例
では、クロック信号を用いるシナリオはｋクロックサイ
クルの検出で構成される。この検出手段は出力に検出信
号ＡＵＴ４を送り出すためのｋクロックサイクルのカウ
ンタ１３を備える。この検出手段は単独または他の要素
と組み合わせて用いることができ、本発明の変更を活性
化する。
【００３０】本発明の変更の一つは許容値の範囲内で集
積回路のクロック周波数を変化させることにあろう。図
４に示すようにクロック周波数の分周器１９、例えば２
分周器を設けることができ、数クロックサイクルの間回
路を減速させる。この場合は、一方の周波数から他方の
周波数へ難なく移行するための適当な回路機構を設ける
必要があろう。実施例では、分周器は活性化信号ＡＵＴ
４によって活性化される。当然、他の活性化信号を用い
ることもできる。ここに挙げたものが本発明の認証方法
の実施例のすべてではないことは明らかである。
積回路のクロック周波数を変化させることにあろう。図
４に示すようにクロック周波数の分周器１９、例えば２
分周器を設けることができ、数クロックサイクルの間回
路を減速させる。この場合は、一方の周波数から他方の
周波数へ難なく移行するための適当な回路機構を設ける
必要があろう。実施例では、分周器は活性化信号ＡＵＴ
４によって活性化される。当然、他の活性化信号を用い
ることもできる。ここに挙げたものが本発明の認証方法
の実施例のすべてではないことは明らかである。
【００３１】この種の遅延回路は、単純なＲＣ回路また
は論理ゲートによって形成することができ、集積回路の
命令パスの回路の各種内部要素に加えることができ、応
答時間を測定可能な程度に変更する。大きさは変更が対
象となる応答時間の許容値の範囲内であるように与えら
れる。本発明の認証方法の実施例は全てを網羅している
ものではなく、多くの手段を提供することは理解できよ
う。これらの手段は信頼度および所望の明瞭性に依存
し、さらに本発明方法を適用する回路に依存する。
は論理ゲートによって形成することができ、集積回路の
命令パスの回路の各種内部要素に加えることができ、応
答時間を測定可能な程度に変更する。大きさは変更が対
象となる応答時間の許容値の範囲内であるように与えら
れる。本発明の認証方法の実施例は全てを網羅している
ものではなく、多くの手段を提供することは理解できよ
う。これらの手段は信頼度および所望の明瞭性に依存
し、さらに本発明方法を適用する回路に依存する。
【００３２】マイクロプロセッサを有する回路かどう
か、シリアルアクセスメモリかパラレルアクセスメモリ
かに依存し、さらに外部インターフェースの信号および
クロック信号の有無に依存して非常に多くの変形例を用
いることができる。特に、シリアルアクセスメモリの場
合のアプリケーションシステムには一般に応答時間を測
定するための受信承認信号またはビジー回路信号を使用
することができる。
か、シリアルアクセスメモリかパラレルアクセスメモリ
かに依存し、さらに外部インターフェースの信号および
クロック信号の有無に依存して非常に多くの変形例を用
いることができる。特に、シリアルアクセスメモリの場
合のアプリケーションシステムには一般に応答時間を測
定するための受信承認信号またはビジー回路信号を使用
することができる。
【００３３】各種使用回路は集積回路の応答の変更を見
掛け上ランダムにトリガしなければならない。この変更
によって回路を動作不能にしてはならず、すなわち、変
更を無視できるほうが良い。これは変更がアプリケーシ
ョンシステムに知られている方法で変更されたデータ要
素に属するものであったり、知られていない方法で変更
されたデータ要素に関するものであるためや（この場合
はアプリケーションシステムが命令を再実行できる）、
あるいは変更が特性（命令に対する応答）にこの特性の
許容値の範囲内で作用するためである。
掛け上ランダムにトリガしなければならない。この変更
によって回路を動作不能にしてはならず、すなわち、変
更を無視できるほうが良い。これは変更がアプリケーシ
ョンシステムに知られている方法で変更されたデータ要
素に属するものであったり、知られていない方法で変更
されたデータ要素に関するものであるためや（この場合
はアプリケーションシステムが命令を再実行できる）、
あるいは変更が特性（命令に対する応答）にこの特性の
許容値の範囲内で作用するためである。
【図１】本発明の認証方法を実施する手段を備えた並列
アクセスの集積回路メモリを示す。
アクセスの集積回路メモリを示す。
【図２】活性化のシナリオを検出するための回路の一例
を示す概念図である。
を示す概念図である。
【図３】図１のメモリの応答を変更するための回路の一
例を示す。
例を示す。
【図４】本発明の直列アクセス集積回路への適用例に関
して、クロック信号を利用した検出・変更装置を示す。
して、クロック信号を利用した検出・変更装置を示す。
１ メモリアレー ２ ゲート回路 ３ 読取り／書込み増幅回路 ４ ３状態両方向レジスタ ５ 制御回路 ６ 制御信号用レジスタ ７ シナリオ検出回路 ８ 第１カウンタ ９ 第２カウンタ １０ 結合回路 １２ 検出手段 １３ カウンタ １５ 置換・多重化回路 １７ 置換回路 １８ マルチプレクサ １９ 分周器
Claims (12)
- 【請求項１】 アプリケーションシステムにおける集積
回路の認証方法であって、集積回路が前記システムによ
って実施されるアプリケーションプログラムからの命令
を受ける集積回路に関する方法において活性化のシナリ
オをアプリケーションプログラムから集積回路への命令
のシーケンスで検出する段階と、 アプリケーションシステムへの少なくとも１つの集積回
路の応答を変更し、この変更がそのアプリケーション内
の集積回路を誤動作しない段階とを含む方法。 - 【請求項２】 変更段階が集積回路内の少なくとも１つ
の命令の実行パス上で応答を変更する段階を含む請求項
１に記載の方法。 - 【請求項３】 変更段階が命令に対する応答時間をこの
応答時間の許容値の範囲内で変える段階を含む請求項１
または２に記載の方法。 - 【請求項４】 電気的にプログラム可能なメモリを備え
る集積回路において、変更段階がメモリに印加されたプ
ログラミング電圧ランプの立ち上がり時間を変える段階
を含む請求項３に記載の方法。 - 【請求項５】 変更段階が集積回路内の命令の実行パス
上で遅延回路を活性化させる段階を含む請求項３に記載
の方法。 - 【請求項６】 変更段階が集積回路によって伝送された
データ要素の内容に関する応答を変更する段階を含む請
求項１または２に記載の方法。 - 【請求項７】 変更段階が伝送されたデータ要素のビッ
トを置換または逆転する段階を含む請求項６に記載の方
法。 - 【請求項８】 変更段階が集積回路のクロック周波数を
許容値の範囲内で変える段階を含む請求項１〜７のいず
れか一項に記載の方法。 - 【請求項９】 シナリオの検出段階が回路に出力された
アドレスまたはデータ要素のビットの独特な組み合わせ
を検出する段階を含む請求項１〜８のいずれか一項に記
載の方法。 - 【請求項１０】 シナリオの検出段階が所定の数の１つ
または複数の命令の実行および／または所定数のクロッ
クパルスのシーケンスを検出する段階を含む請求項１〜
９のいずれか一項に記載の方法。 - 【請求項１１】 アプリケーションシステムに関する前
記方法が、 活性化のシナリオをアプリケーションプログラムから集
積回路への命令のシーケンスで検出する段階と、 活性化のシナリオへの集積回路の応答を測定する段階
と、 その応答が正確に変更されたかどうかを検証する段階
と、 その応答が検証されたかどうか集積回路を認証する段階
とを含む請求項１に記載の回路。 - 【請求項１２】 アプリケーションシステム用の前記方
法が、認証が失敗してから一定の時間をおいた後に警報
を発する段階をさらに含む請求項11に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9707190A FR2764413B1 (fr) | 1997-06-10 | 1997-06-10 | Procede d'authentification de circuit integre |
| FR9707190 | 1997-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000250816A true JP2000250816A (ja) | 2000-09-14 |
| JP2000250816A5 JP2000250816A5 (ja) | 2009-02-19 |
Family
ID=9507819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10199426A Ceased JP2000250816A (ja) | 1997-06-10 | 1998-06-10 | 集積回路の認証方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6848049B1 (ja) |
| EP (1) | EP0884704B1 (ja) |
| JP (1) | JP2000250816A (ja) |
| DE (1) | DE69800343T2 (ja) |
| FR (1) | FR2764413B1 (ja) |
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|---|---|---|---|---|
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| DE10041669A1 (de) * | 2000-08-10 | 2002-02-21 | Deutsche Telekom Ag | Verfahren und Vorrichtung zum Prüfen der Echtheit einer Chipkarte |
| JP2002305250A (ja) * | 2001-02-02 | 2002-10-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路に関するビジネス方法 |
| US7840803B2 (en) | 2002-04-16 | 2010-11-23 | Massachusetts Institute Of Technology | Authentication of integrated circuits |
| WO2006071380A2 (en) * | 2004-11-12 | 2006-07-06 | Pufco, Inc. | Securely field configurable device |
| WO2009079050A2 (en) * | 2007-09-19 | 2009-06-25 | Verayo, Inc. | Authentication with physical unclonable functions |
| CN101520654B (zh) * | 2008-02-25 | 2012-01-25 | 中芯国际集成电路制造(上海)有限公司 | 用于设限截断生产数据的统计过程控制的方法和计算机代码 |
| TWI498827B (zh) * | 2008-11-21 | 2015-09-01 | Verayo Inc | 非連網射頻辨識裝置物理不可複製功能之鑑認技術 |
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| FR2640061B1 (fr) * | 1988-12-06 | 1992-04-10 | Schlumberger Ind Sa | Dispositif de lecture/ecriture de cartes a memoire muni d'un dispositif de detection de cartes simulees |
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-
1997
- 1997-06-10 FR FR9707190A patent/FR2764413B1/fr not_active Expired - Fee Related
-
1998
- 1998-06-09 DE DE69800343T patent/DE69800343T2/de not_active Expired - Lifetime
- 1998-06-09 EP EP98401386A patent/EP0884704B1/fr not_active Expired - Lifetime
- 1998-06-10 US US09/095,532 patent/US6848049B1/en not_active Expired - Lifetime
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Patent Citations (6)
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Also Published As
| Publication number | Publication date |
|---|---|
| US6848049B1 (en) | 2005-01-25 |
| EP0884704A1 (fr) | 1998-12-16 |
| FR2764413B1 (fr) | 1999-07-09 |
| DE69800343D1 (de) | 2000-11-16 |
| FR2764413A1 (fr) | 1998-12-11 |
| DE69800343T2 (de) | 2001-02-22 |
| EP0884704B1 (fr) | 2000-10-11 |
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|
| A602 | Written permission of extension of time |
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|
| A602 | Written permission of extension of time |
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|
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| A131 | Notification of reasons for refusal |
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|
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|
| A602 | Written permission of extension of time |
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|
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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| A602 | Written permission of extension of time |
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|
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