JP2000200222A - 模倣品防止装置 - Google Patents
模倣品防止装置Info
- Publication number
- JP2000200222A JP2000200222A JP11001704A JP170499A JP2000200222A JP 2000200222 A JP2000200222 A JP 2000200222A JP 11001704 A JP11001704 A JP 11001704A JP 170499 A JP170499 A JP 170499A JP 2000200222 A JP2000200222 A JP 2000200222A
- Authority
- JP
- Japan
- Prior art keywords
- bit string
- signal
- host microprocessor
- true
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
- G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
- G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/38—Payment protocols; Details thereof
- G06Q20/40—Authorisation, e.g. identification of payer or payee, verification of customer or shop credentials; Review and approval of payers, e.g. check credit lines or negative lists
- G06Q20/409—Device specific authentication in transaction processing
- G06Q20/4097—Device specific authentication in transaction processing using mutual authentication between devices and transaction partners
Landscapes
- Business, Economics & Management (AREA)
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Accounting & Taxation (AREA)
- General Physics & Mathematics (AREA)
- Strategic Management (AREA)
- General Business, Economics & Management (AREA)
- Theoretical Computer Science (AREA)
- Finance (AREA)
- Computer Security & Cryptography (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】
【課題】 周辺機器のタイプによらず、少量生産品であ
っても最適のコストで実現可能な周辺機器の模倣品防止
装置を提供する。 【解決手段】 真偽情報処理部１３は、装置本体６側の
ホストマイクロプロセッサ１１から真偽判定回路インタ
フェース部１２を介して送出されるビット列（質問ビッ
ト列）を受信する。受信した質問ビット列に対して、シ
フトレジスタと排他的論理和（ＸＯＲ）を含む乱数演算
処理回路で演算処理を施したビット列を生成する。生成
されたビット列は最終的な結果（応答ビット列）のみを
ホストインタフェース部２２、真偽判定回路インタフェ
ース部１２を通してホストマイクロプロセッサ１１に送
り返す。
っても最適のコストで実現可能な周辺機器の模倣品防止
装置を提供する。 【解決手段】 真偽情報処理部１３は、装置本体６側の
ホストマイクロプロセッサ１１から真偽判定回路インタ
フェース部１２を介して送出されるビット列（質問ビッ
ト列）を受信する。受信した質問ビット列に対して、シ
フトレジスタと排他的論理和（ＸＯＲ）を含む乱数演算
処理回路で演算処理を施したビット列を生成する。生成
されたビット列は最終的な結果（応答ビット列）のみを
ホストインタフェース部２２、真偽判定回路インタフェ
ース部１２を通してホストマイクロプロセッサ１１に送
り返す。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＤカード、メモ
リカード、民生機器などの模倣品と判別するための真偽
判定に用いられる模倣品防止装置に関する。
リカード、民生機器などの模倣品と判別するための真偽
判定に用いられる模倣品防止装置に関する。
【０００２】
【従来の技術】従来、メモリカードなどの真偽判定のた
めの模倣品防止装置は、一般的に立入禁止区域の管理や
入退場者の管理、電子マネーやＩＣカード式のクレジッ
トカード・プリペイドカードなどのセキュリティを重視
する環境において用いられてきた。
めの模倣品防止装置は、一般的に立入禁止区域の管理や
入退場者の管理、電子マネーやＩＣカード式のクレジッ
トカード・プリペイドカードなどのセキュリティを重視
する環境において用いられてきた。
【０００３】しかし近年、これらの分野とは別に、ソフ
トウェア技術の進展により、ハードウェアに頼らずソフ
トウェアのみで高度な技術・機能を実現することができ
るようになりつつある。この場合、装置への機能追加は
汎用のＲＯＭやＲＡＭの追加のみで実現可能となりうる
が、一方では、ＲＯＭの複製によるソフトウェア著作権
の侵害や、機器として保証していない類似の機器や部品
を追加することによるトラブルの発生が懸念される。
トウェア技術の進展により、ハードウェアに頼らずソフ
トウェアのみで高度な技術・機能を実現することができ
るようになりつつある。この場合、装置への機能追加は
汎用のＲＯＭやＲＡＭの追加のみで実現可能となりうる
が、一方では、ＲＯＭの複製によるソフトウェア著作権
の侵害や、機器として保証していない類似の機器や部品
を追加することによるトラブルの発生が懸念される。
【０００４】この要請に応えるために、例えばデータ記
憶媒体の真偽試験のため、特表平９−５０１５２９号に
公表されているように、専用のハードワイヤードロジッ
クを付加し、電源投入時のパワーアップシーケンスもし
くはリセットシーケンス内で高速の鍵情報（もしくは認
証情報）のやりとりを行う方法が提案されている。
憶媒体の真偽試験のため、特表平９−５０１５２９号に
公表されているように、専用のハードワイヤードロジッ
クを付加し、電源投入時のパワーアップシーケンスもし
くはリセットシーケンス内で高速の鍵情報（もしくは認
証情報）のやりとりを行う方法が提案されている。
【０００５】図２に示すように、この先行技術文献に公
表されたデータ記憶媒体３の試験方式では、装置本体側
のマイクロプロセッサユニット１を介して装置側の安全
モジュール２とデータ記憶媒体側の特別回路５との間で
パワーアップ／リセットシーケンス内での信号が確定し
ない期間を利用して認証情報のやりとりを行っており、
専用の信号線を有していない。
表されたデータ記憶媒体３の試験方式では、装置本体側
のマイクロプロセッサユニット１を介して装置側の安全
モジュール２とデータ記憶媒体側の特別回路５との間で
パワーアップ／リセットシーケンス内での信号が確定し
ない期間を利用して認証情報のやりとりを行っており、
専用の信号線を有していない。
【０００６】
【発明が解決しようとする課題】図２の方式ではパワー
アップ／リセットシーケンス内に信号が不確定となって
いるデータ記憶媒体３のみでの動作しかできないという
欠点を有する。
アップ／リセットシーケンス内に信号が不確定となって
いるデータ記憶媒体３のみでの動作しかできないという
欠点を有する。
【０００７】さらには、電源投入時のパワーアップシー
ケンスもしくはリセットシーケンス内での動作が前提と
なっているため、専用ハードウェアチップでの実現が必
須となっており、多品種少量生産を行うような民生用装
置のオプション機器としてはコストが大きすぎて適切で
はないという問題もある。
ケンスもしくはリセットシーケンス内での動作が前提と
なっているため、専用ハードウェアチップでの実現が必
須となっており、多品種少量生産を行うような民生用装
置のオプション機器としてはコストが大きすぎて適切で
はないという問題もある。
【０００８】また、民生用装置のオプション機器として
は、この先行技術文献で示されているほどの高度なセキ
ュリティを必要としない場合も多い。この場合、第三者
が模倣品を開発するために具体的な方式の解析を行うた
めにかかるコストが、その解析結果によって模倣品など
を製造することで得られる利益を上回るのであれば、実
質的に模倣品の製造などを防止することができる。
は、この先行技術文献で示されているほどの高度なセキ
ュリティを必要としない場合も多い。この場合、第三者
が模倣品を開発するために具体的な方式の解析を行うた
めにかかるコストが、その解析結果によって模倣品など
を製造することで得られる利益を上回るのであれば、実
質的に模倣品の製造などを防止することができる。
【０００９】本発明の主な目的は、上記の前提に基づい
て考案されたもので、周辺機器のタイプによらず、少量
生産品であっても最適のコストで実現可能な周辺機器の
模倣品防止装置を提供することにある。
て考案されたもので、周辺機器のタイプによらず、少量
生産品であっても最適のコストで実現可能な周辺機器の
模倣品防止装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明による模倣品防止
装置は、オプション機器に真偽情報の処理を行って模倣
品を防止するための真偽情報処理部を有し、その真偽情
報処理部は、装置本体側のホストマイクロプロセッサか
ら送出される質問ビット列を受信し、受信した質問ビッ
ト列に対して、乱数演算処理を施したビット列を生成す
る演算手段と、演算手段で生成されたビット列を最終的
な結果である応答ビット列として前記ホストマイクロプ
ロセッサに送り返す手段とを含む。
装置は、オプション機器に真偽情報の処理を行って模倣
品を防止するための真偽情報処理部を有し、その真偽情
報処理部は、装置本体側のホストマイクロプロセッサか
ら送出される質問ビット列を受信し、受信した質問ビッ
ト列に対して、乱数演算処理を施したビット列を生成す
る演算手段と、演算手段で生成されたビット列を最終的
な結果である応答ビット列として前記ホストマイクロプ
ロセッサに送り返す手段とを含む。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１２】本発明の実施の形態は、電子機器におい
て、周辺機器（オプション）の部分に本体（周辺機器を
取り付ける対象物）からの要求と内部に保持している鍵
情報から計算される値を応答として返す真偽情報処理部
を設け、装置本体部には真偽情報処理部との通信を行う
ためのポートを設けたことを特徴としている。
て、周辺機器（オプション）の部分に本体（周辺機器を
取り付ける対象物）からの要求と内部に保持している鍵
情報から計算される値を応答として返す真偽情報処理部
を設け、装置本体部には真偽情報処理部との通信を行う
ためのポートを設けたことを特徴としている。
【００１３】図１は本発明による実施の形態の模倣品防
止方式の概要を示すブロック図である。本発明の実施の
形態では、オプション機器９のためのインタフェース８
（このインタフェースには、電気的接続を伴うものと、
機構的接続のみのものの両方を含んでいる）と、オプシ
ョン機器上に真偽情報の処理を行う真偽情報処理部１３
と、オプション機器９と装置本体６を接続する信号線１
４〜１７（ここでは、真偽情報処理部のための電源のた
めの線は省略している）とを含んで構成される。
止方式の概要を示すブロック図である。本発明の実施の
形態では、オプション機器９のためのインタフェース８
（このインタフェースには、電気的接続を伴うものと、
機構的接続のみのものの両方を含んでいる）と、オプシ
ョン機器上に真偽情報の処理を行う真偽情報処理部１３
と、オプション機器９と装置本体６を接続する信号線１
４〜１７（ここでは、真偽情報処理部のための電源のた
めの線は省略している）とを含んで構成される。
【００１４】図３は図１における真偽情報処理部１３の
概要を示す回路図である。ホストインタフェース部２２
は、図１の装置本体６側のホストマイクロプロセッサ１
１から真偽判定回路インタフェース部１２を介して送出
されるビット列（質問ビット列）を受信する。受信した
質問ビット列に対して、初期値（鍵情報）記憶部２０を
含むシフトレジスタ２３と排他的論理和（ＸＯＲ）演算
回路６０の乱数演算処理回路で演算処理を施したビット
列を生成する。生成されたビット列は演算出力制御部１
９により、最終的な結果（応答ビット列）のみをホスト
インタフェース部２２、真偽判定回路インタフェース部
１２を通してホストマイクロプロセッサ１１に送り返
す。
概要を示す回路図である。ホストインタフェース部２２
は、図１の装置本体６側のホストマイクロプロセッサ１
１から真偽判定回路インタフェース部１２を介して送出
されるビット列（質問ビット列）を受信する。受信した
質問ビット列に対して、初期値（鍵情報）記憶部２０を
含むシフトレジスタ２３と排他的論理和（ＸＯＲ）演算
回路６０の乱数演算処理回路で演算処理を施したビット
列を生成する。生成されたビット列は演算出力制御部１
９により、最終的な結果（応答ビット列）のみをホスト
インタフェース部２２、真偽判定回路インタフェース部
１２を通してホストマイクロプロセッサ１１に送り返
す。
【００１５】この演算処理は、接続に使用している信号
線２５〜２８を観測しても、初期値記憶部２０の内容と
シフトレジスタ２３と排他的論理和演算回路６０からな
る演算処理を具体的に予測することが困難な内容として
いる。
線２５〜２８を観測しても、初期値記憶部２０の内容と
シフトレジスタ２３と排他的論理和演算回路６０からな
る演算処理を具体的に予測することが困難な内容として
いる。
【００１６】より具体的には、図３の例示ではシフトレ
ジスタ２３と排他的論理和演算６０で図示しているお
り、シフトレジスタの初期値は不揮発性メモリ等で構成
された初期値記憶部２０に記憶され、真偽情報処理部１
３を初期化するＲＳＴ信号１４、２５によりシフトレジ
スタ２３にロードされる仕組みとしている。シフトレジ
スタ２３の初期値（初期値記憶部２０に記憶された値）
と、シフトレジスタ２３から抽出するビットの組み合わ
せは外部から読み出し不可能であるので、ホストマイク
ロプロセッサ１１から十分な長さの質問ビット列を真偽
判定回路インタフェース部１２を通してＣＲＧ信号２７
としてホストインタフェース２２部に送出すれば、ホス
トインタフェース２２部からホストマイクロプロセッサ
１１に返される演算結果（ＡＮＳ信号２８の応答ビット
列）は、Ｍ系列の疑似乱数をホストマイクロプロセッサ
１１からの質問ビット列で攪乱した値となり、信号線２
５〜２８の観測による演算内容の解析は十分に困難にな
る。
ジスタ２３と排他的論理和演算６０で図示しているお
り、シフトレジスタの初期値は不揮発性メモリ等で構成
された初期値記憶部２０に記憶され、真偽情報処理部１
３を初期化するＲＳＴ信号１４、２５によりシフトレジ
スタ２３にロードされる仕組みとしている。シフトレジ
スタ２３の初期値（初期値記憶部２０に記憶された値）
と、シフトレジスタ２３から抽出するビットの組み合わ
せは外部から読み出し不可能であるので、ホストマイク
ロプロセッサ１１から十分な長さの質問ビット列を真偽
判定回路インタフェース部１２を通してＣＲＧ信号２７
としてホストインタフェース２２部に送出すれば、ホス
トインタフェース２２部からホストマイクロプロセッサ
１１に返される演算結果（ＡＮＳ信号２８の応答ビット
列）は、Ｍ系列の疑似乱数をホストマイクロプロセッサ
１１からの質問ビット列で攪乱した値となり、信号線２
５〜２８の観測による演算内容の解析は十分に困難にな
る。
【００１７】ホストマイクロプロセッサ１１では、真偽
情報処理部１３と同じ演算をソフトウェアにて実施し、
その結果が真偽情報処理部１３から受信した応答ビット
列と同一であるかを判定する。判定結果が一致しない場
合には、このオプション機器９は正規のものではない
か、不適当なものであると判断する。
情報処理部１３と同じ演算をソフトウェアにて実施し、
その結果が真偽情報処理部１３から受信した応答ビット
列と同一であるかを判定する。判定結果が一致しない場
合には、このオプション機器９は正規のものではない
か、不適当なものであると判断する。
【００１８】真偽情報処理部１３の処理内容は極めて単
純にすることが可能であるので、専用ハードウェアとせ
ずに、安価で小型の処理能力の小さいワンチップマイク
ロプロセッサ（ただし、プログラム内容を外部に読み出
すことができないもの）を使用して同等のものを容易に
構成することができる。
純にすることが可能であるので、専用ハードウェアとせ
ずに、安価で小型の処理能力の小さいワンチップマイク
ロプロセッサ（ただし、プログラム内容を外部に読み出
すことができないもの）を使用して同等のものを容易に
構成することができる。
【００１９】従って、少量生産のものであっても安価に
オプション機器の正当性を判断することができ、模倣品
を防止することができるという効果が得られる。
オプション機器の正当性を判断することができ、模倣品
を防止することができるという効果が得られる。
【００２０】図４は本発明の第２の実施の形態を示すブ
ロック図である。図４を参照すると、オプション機器３
６はマイクロプロセッサの増設メモリモジュールであ
る。図４にはこのオプション機器３６とこれを接続する
装置本体部２９が示されている。
ロック図である。図４を参照すると、オプション機器３
６はマイクロプロセッサの増設メモリモジュールであ
る。図４にはこのオプション機器３６とこれを接続する
装置本体部２９が示されている。
【００２１】本オプション機器３６（増設メモリモジュ
ール）は、増設メモリとしての機能を果たす増設メモリ
モジュール部３７と、図１の真偽情報処理部１３に対応
するＲＯＭ内蔵１チップマイクロプロセッサ３９と、そ
の付属回路（パワーオンリセット回路３８、図示しない
クロック供給回路）とを有する。
ール）は、増設メモリとしての機能を果たす増設メモリ
モジュール部３７と、図１の真偽情報処理部１３に対応
するＲＯＭ内蔵１チップマイクロプロセッサ３９と、そ
の付属回路（パワーオンリセット回路３８、図示しない
クロック供給回路）とを有する。
【００２２】ＲＯＭ内蔵１チップマイクロプロセッサ３
９は、プログラムおよび固定データを格納するＲＯＭ
と、作業領域としてのＲＡＭと適当な数の汎用Ｉ／Ｏポ
ートを内蔵している。このＲＯＭ内蔵１チップマイクロ
プロセッサ３９はそのプログラム内容を外部から読み出
し不可能なものとする必要がある。このような１チップ
マイクロプロセッサはすでに市販されているので、詳細
の説明は省略する。
９は、プログラムおよび固定データを格納するＲＯＭ
と、作業領域としてのＲＡＭと適当な数の汎用Ｉ／Ｏポ
ートを内蔵している。このＲＯＭ内蔵１チップマイクロ
プロセッサ３９はそのプログラム内容を外部から読み出
し不可能なものとする必要がある。このような１チップ
マイクロプロセッサはすでに市販されているので、詳細
の説明は省略する。
【００２３】また、装置本体部２９は、ホストマイクロ
プロセッサ３３と、ホストマイクロプロセッサ３３で実
行するプログラム及び固定データを格納するプログラム
ＲＯＭ３２と、ホストマイクロプロセッサ３３の作業領
域および可変データを格納する作業用メモリ３０と、増
設メモリモジュール部３７への読み書きを処理するメモ
リコントローラ３１と、真偽情報処理部であるＲＯＭ内
蔵１チップマイクロプロセッサ３９との通信のための汎
用Ｉ／Ｏポート３４とを有する。その他に、装置本体部
２９の仕様によって、各種Ｉ／Ｏ処理ブロックが接続さ
れるが、本発明には必ずしも必要ではないことと、当業
者には周知の内容であるので省略する。
プロセッサ３３と、ホストマイクロプロセッサ３３で実
行するプログラム及び固定データを格納するプログラム
ＲＯＭ３２と、ホストマイクロプロセッサ３３の作業領
域および可変データを格納する作業用メモリ３０と、増
設メモリモジュール部３７への読み書きを処理するメモ
リコントローラ３１と、真偽情報処理部であるＲＯＭ内
蔵１チップマイクロプロセッサ３９との通信のための汎
用Ｉ／Ｏポート３４とを有する。その他に、装置本体部
２９の仕様によって、各種Ｉ／Ｏ処理ブロックが接続さ
れるが、本発明には必ずしも必要ではないことと、当業
者には周知の内容であるので省略する。
【００２４】両者に内蔵される汎用Ｉ／Ｏポート３４
は、ＨレベルまたはＬレベルをソフトウェアで設定でき
るごく一般的な出力ポートと、端子の状態がＨレベルな
のかＬレベルなのかをソフトウェアで検出できるごく一
般的な入力ポートからなる。汎用Ｉ／Ｏポート３４の機
能・構造の詳細については、当業者にはよく知られてい
るのでここでは説明しない。
は、ＨレベルまたはＬレベルをソフトウェアで設定でき
るごく一般的な出力ポートと、端子の状態がＨレベルな
のかＬレベルなのかをソフトウェアで検出できるごく一
般的な入力ポートからなる。汎用Ｉ／Ｏポート３４の機
能・構造の詳細については、当業者にはよく知られてい
るのでここでは説明しない。
【００２５】メモリコントローラ３１と増設メモリモジ
ュール３７との間は、一般的な増設メモリインタフェー
ス３５で接続される。例えば、増設メモリモジュール３
７にスタティック方式のＲＡＭを使用した場合には、ア
ドレスバス・データバス・ＲＤ／ＷＲ信号などで構成さ
れ、増設メモリモジュール３７にダイナミック方式のＲ
ＡＭを使用した場合には、多重化されたアドレスバス・
データバス・ロウアドレスストローブ（ＲＡＳ）信号・
カラムアドレスストローブ（ＣＡＳ）信号・出力イネー
ブル（ＯＥ）信号・書き込み許可（ＷＥ）信号などで構
成される。本発明の実施の形態の場合、この部分のイン
タフェース３５はいかなるものでも差し支えなない。
ュール３７との間は、一般的な増設メモリインタフェー
ス３５で接続される。例えば、増設メモリモジュール３
７にスタティック方式のＲＡＭを使用した場合には、ア
ドレスバス・データバス・ＲＤ／ＷＲ信号などで構成さ
れ、増設メモリモジュール３７にダイナミック方式のＲ
ＡＭを使用した場合には、多重化されたアドレスバス・
データバス・ロウアドレスストローブ（ＲＡＳ）信号・
カラムアドレスストローブ（ＣＡＳ）信号・出力イネー
ブル（ＯＥ）信号・書き込み許可（ＷＥ）信号などで構
成される。本発明の実施の形態の場合、この部分のイン
タフェース３５はいかなるものでも差し支えなない。
【００２６】以下、図４の第２の実施の形態の動作につ
き説明する。最初、真偽情報処理部であるＲＯＭ内蔵１
チップマイクロプロセッサ３９の動作について、図５の
フローチャートを用いて説明する。また、同時に、ホス
トマイクロプロセッサ３３の動作について図６のフロー
チャートを用いて説明する。さらに、両者の動作のタイ
ミングがわかるよう、この時のタイミングチャートを図
８に示す。ここでは、ホストマイクロプロセッサ３３か
ら送出されるビット列（質問ビット列Ｖ１１）の長さを
ｘビット、ＲＯＭ内蔵１チップマイクロプロセッサ３９
から返されるビット列（応答ビット列Ｖ１２）の長さを
ｙビットとする。
き説明する。最初、真偽情報処理部であるＲＯＭ内蔵１
チップマイクロプロセッサ３９の動作について、図５の
フローチャートを用いて説明する。また、同時に、ホス
トマイクロプロセッサ３３の動作について図６のフロー
チャートを用いて説明する。さらに、両者の動作のタイ
ミングがわかるよう、この時のタイミングチャートを図
８に示す。ここでは、ホストマイクロプロセッサ３３か
ら送出されるビット列（質問ビット列Ｖ１１）の長さを
ｘビット、ＲＯＭ内蔵１チップマイクロプロセッサ３９
から返されるビット列（応答ビット列Ｖ１２）の長さを
ｙビットとする。
【００２７】まず、ＲＯＭ内蔵１チップマイクロプロセ
ッサ３９は、電源投入によるパワーオンリセット回路３
８によって初期化（Ｓ１）され、待機状態（Ｓ２）とな
る。待機状態（Ｓ２）において、ＲＯＭ内蔵１チップマ
イクロプロセッサ３９は汎用Ｉ／Ｏポート３４からのＣ
ＲＧ信号４１の変化を待つ状態となる。
ッサ３９は、電源投入によるパワーオンリセット回路３
８によって初期化（Ｓ１）され、待機状態（Ｓ２）とな
る。待機状態（Ｓ２）において、ＲＯＭ内蔵１チップマ
イクロプロセッサ３９は汎用Ｉ／Ｏポート３４からのＣ
ＲＧ信号４１の変化を待つ状態となる。
【００２８】ホストマイクロプロセッサ３３は、オプシ
ョン機器部３６の真偽を判定したい任意の時刻にＣＲＧ
信号４１を変化させる（Ｓ１２、Ｓ１３）。これによ
り、これから質問ビット列Ｖ１１を送信しオプション機
器部３６の真偽の確認をすることをＲＯＭ内蔵１チップ
マイクロプロセッサ３９に通知する。
ョン機器部３６の真偽を判定したい任意の時刻にＣＲＧ
信号４１を変化させる（Ｓ１２、Ｓ１３）。これによ
り、これから質問ビット列Ｖ１１を送信しオプション機
器部３６の真偽の確認をすることをＲＯＭ内蔵１チップ
マイクロプロセッサ３９に通知する。
【００２９】待機状態のＲＯＭ内蔵１チップマイクロプ
ロセッサ３９は、ＣＲＧ信号４１の変化を検出すると、
シフト演算処理（図３のシフトレジスタ２３に相当）に
使用する変数Ｓを初期化する（Ｓ３）。初期化する値と
しては、ＲＯＭ内に保持している値（図３の初期値記憶
部２０に相当）を使用する。この動作は、図１では、Ｒ
ＳＴ信号による動作に対応する。
ロセッサ３９は、ＣＲＧ信号４１の変化を検出すると、
シフト演算処理（図３のシフトレジスタ２３に相当）に
使用する変数Ｓを初期化する（Ｓ３）。初期化する値と
しては、ＲＯＭ内に保持している値（図３の初期値記憶
部２０に相当）を使用する。この動作は、図１では、Ｒ
ＳＴ信号による動作に対応する。
【００３０】ホストマイクロプロセッサ３３は、ＲＯＭ
内蔵１チップマイクロプロセッサ３９に送るデータ（質
問ビット列Ｖ１１）の１ビット目（ｂｉｔ０）を汎用Ｉ
／Ｏポート３４のＣＲＧ信号４１に設定する（Ｓ１
４）。
内蔵１チップマイクロプロセッサ３９に送るデータ（質
問ビット列Ｖ１１）の１ビット目（ｂｉｔ０）を汎用Ｉ
／Ｏポート３４のＣＲＧ信号４１に設定する（Ｓ１
４）。
【００３１】その後、ホストマイクロプロセッサ３３
は、汎用Ｉ／Ｏポート３４のＣＬＫ信号４０をＨにする
（Ｓ１５）。
は、汎用Ｉ／Ｏポート３４のＣＬＫ信号４０をＨにする
（Ｓ１５）。
【００３２】ＲＯＭ内蔵１チップマイクロプロセッサ３
９は、ＣＬＫ信号４０がＨになったことを検出（Ｓ４）
したら、ＣＲＧ信号４１（質問ビット列Ｖ１１）を読み
取る。その読み取りにより、ＲＯＭ内蔵１チップマイク
ロプロセッサ３９は、図７に示すように、このＣＲＧ信
号の値（図７のＶ２）と、シフト演算処理に使用する変
数Ｓのあらかじめ決められたビットＳａ、ビットＳｂ・
・・（図３の初期値記憶部２０の出力に相当）との排他
的論理和をとり、その演算結果をＴとする。その後、変
数Ｓを左１ビットシフト（図７のＶ３）し、ビット０に
Ｔを代入する（Ｓ６）。
９は、ＣＬＫ信号４０がＨになったことを検出（Ｓ４）
したら、ＣＲＧ信号４１（質問ビット列Ｖ１１）を読み
取る。その読み取りにより、ＲＯＭ内蔵１チップマイク
ロプロセッサ３９は、図７に示すように、このＣＲＧ信
号の値（図７のＶ２）と、シフト演算処理に使用する変
数Ｓのあらかじめ決められたビットＳａ、ビットＳｂ・
・・（図３の初期値記憶部２０の出力に相当）との排他
的論理和をとり、その演算結果をＴとする。その後、変
数Ｓを左１ビットシフト（図７のＶ３）し、ビット０に
Ｔを代入する（Ｓ６）。
【００３３】ホストマイクロプロセッサ３３は、上記の
処理が終わるだけの十分な時間を待って、汎用Ｉ／Ｏポ
ート３４のＣＬＫ信号４０をＬにする（Ｓ１６）。な
お、以降、ホストマイクロプロセッサ３３が汎用Ｉ／Ｏ
ポート３４のＣＬＫ信号４０を操作する際には、ＲＯＭ
内蔵１チップマイクロプロセッサ３９がＣＬＫ信号４０
の変化による処理が完了するのに必要な時間だけ待って
から次の動作を行うものとする。
処理が終わるだけの十分な時間を待って、汎用Ｉ／Ｏポ
ート３４のＣＬＫ信号４０をＬにする（Ｓ１６）。な
お、以降、ホストマイクロプロセッサ３３が汎用Ｉ／Ｏ
ポート３４のＣＬＫ信号４０を操作する際には、ＲＯＭ
内蔵１チップマイクロプロセッサ３９がＣＬＫ信号４０
の変化による処理が完了するのに必要な時間だけ待って
から次の動作を行うものとする。
【００３４】ＲＯＭ内蔵１チップマイクロプロセッサ３
９は、ＣＬＫ信号４０がＬになったことを検出したら、
これが何回目かを確認し、ｘ（ｘ＝質問ビット列Ｖ１１
の長さ）回目以降であれば、ＡＮＳ信号４２として変数
Ｓの最上位ビットの値（応答ビット列Ｖ１２）を出力す
る（Ｓ８、Ｓ９）。さらに、（ｘ＋ｙ）回目以降であれ
ば、処理を終了して、待機状態へと戻る（Ｓ１０）。そ
うでない場合には、次にＣＬＫ信号がＨになるのを待つ
（Ｓ４）。
９は、ＣＬＫ信号４０がＬになったことを検出したら、
これが何回目かを確認し、ｘ（ｘ＝質問ビット列Ｖ１１
の長さ）回目以降であれば、ＡＮＳ信号４２として変数
Ｓの最上位ビットの値（応答ビット列Ｖ１２）を出力す
る（Ｓ８、Ｓ９）。さらに、（ｘ＋ｙ）回目以降であれ
ば、処理を終了して、待機状態へと戻る（Ｓ１０）。そ
うでない場合には、次にＣＬＫ信号がＨになるのを待つ
（Ｓ４）。
【００３５】ホストマイクロプロセッサ３３は、ｘ回目
のＣＬＫ出力までＳ１４〜Ｓ１７を繰り返し、ｘ回目以
降のＣＬＫ出力であれば、汎用Ｉ／Ｏポート３４を介し
てＡＮＳ信号４２（応答ビット列Ｖ１２）を読み出して
から（Ｓ１８）、ＣＬＫ信号４０をＨにし（Ｓ１９）、
さらにＣＬＫ信号４０をＬとする（Ｓ２０）。（ｘ＋
ｙ）回目のＣＬＫ出力までＳ１８〜Ｓ２１を繰り返し、
ホストマイクロプロセッサ１１内で読み出したＡＮＳ信
号４２を順次シフト処理を行って、ｘ回目時点での変数
Ｓ（応答ビット列Ｖ１２）の状態を読み出す。
のＣＬＫ出力までＳ１４〜Ｓ１７を繰り返し、ｘ回目以
降のＣＬＫ出力であれば、汎用Ｉ／Ｏポート３４を介し
てＡＮＳ信号４２（応答ビット列Ｖ１２）を読み出して
から（Ｓ１８）、ＣＬＫ信号４０をＨにし（Ｓ１９）、
さらにＣＬＫ信号４０をＬとする（Ｓ２０）。（ｘ＋
ｙ）回目のＣＬＫ出力までＳ１８〜Ｓ２１を繰り返し、
ホストマイクロプロセッサ１１内で読み出したＡＮＳ信
号４２を順次シフト処理を行って、ｘ回目時点での変数
Ｓ（応答ビット列Ｖ１２）の状態を読み出す。
【００３６】ホストマイクロプロセッサ３３は応答ビッ
ト列Ｖ１２の読み出しが完了したら、ＲＯＭ内蔵１チッ
プマイクロプロセッサ３９の処理と同じ内容を計算し、
読み出した応答ビット列Ｖ１２と値と一致するかを確認
し、一致しなければ偽物もしくは適切でないオプション
品であると判断する（Ｓ２２）。
ト列Ｖ１２の読み出しが完了したら、ＲＯＭ内蔵１チッ
プマイクロプロセッサ３９の処理と同じ内容を計算し、
読み出した応答ビット列Ｖ１２と値と一致するかを確認
し、一致しなければ偽物もしくは適切でないオプション
品であると判断する（Ｓ２２）。
【００３７】本実施の形態中のｘおよびｙの値、初期値
（鍵情報）は任意に選ぶことができる。ｘおよびｙの値
は任意に選ぶことができ、大きくするほど解析が困難と
なり、模倣品を作りにくくなる。実際には、真偽の確認
にかけることのできる時間とＲＯＭ内蔵１チップマイク
ロプロセッサ３９の能力と必要とされる解析の困難さで
決定することとなる。
（鍵情報）は任意に選ぶことができる。ｘおよびｙの値
は任意に選ぶことができ、大きくするほど解析が困難と
なり、模倣品を作りにくくなる。実際には、真偽の確認
にかけることのできる時間とＲＯＭ内蔵１チップマイク
ロプロセッサ３９の能力と必要とされる解析の困難さで
決定することとなる。
【００３８】図７に示す排他的論理和処理−シフト演算
処理は、排他的論理和処理にＣＲＧ信号Ｖ２（質問ビッ
ト列Ｖ１１）が入っていなければ、Ｍ系列の乱数生成ア
ルゴリズムであるので、本方式の排他的論理和処理は十
分なランダムさが期待できる。さらに、初期化後にホス
トマイクロプロセッサ３３が汎用Ｉ／Ｏポート３４を介
して送信したＣＲＧ信号４１（質問ビット列Ｖ１１）す
べてがシフトレジスタ（図３のシフトレジスタ２３に相
当する）での演算結果である変数Ｓに影響するので、そ
の結果、必ずＲＯＭ内蔵１ワンチップマイクロプロセッ
サ３９からホストマイクロプロセッサ３３に伝送される
応答ビット列Ｖ１２に影響を与える。よって、真偽情報
処理部の模造品を作るために、信号の観測による具体的
な演算内容の解析を行うことがより困難となるという効
果がある。
処理は、排他的論理和処理にＣＲＧ信号Ｖ２（質問ビッ
ト列Ｖ１１）が入っていなければ、Ｍ系列の乱数生成ア
ルゴリズムであるので、本方式の排他的論理和処理は十
分なランダムさが期待できる。さらに、初期化後にホス
トマイクロプロセッサ３３が汎用Ｉ／Ｏポート３４を介
して送信したＣＲＧ信号４１（質問ビット列Ｖ１１）す
べてがシフトレジスタ（図３のシフトレジスタ２３に相
当する）での演算結果である変数Ｓに影響するので、そ
の結果、必ずＲＯＭ内蔵１ワンチップマイクロプロセッ
サ３９からホストマイクロプロセッサ３３に伝送される
応答ビット列Ｖ１２に影響を与える。よって、真偽情報
処理部の模造品を作るために、信号の観測による具体的
な演算内容の解析を行うことがより困難となるという効
果がある。
【００３９】さらに、第２の実施の形態では増設メモリ
モジュールで説明したが、ホストマイクロプロセッサ３
３と真偽情報処理部であるＲＯＭ内蔵１チッププロセッ
サ３９の間のインタフェースは、オプション機器の主要
機能に一切依存しないため、どのようなオプション機器
（例えば、プリンタのインクカートリッジなどのように
本来のオプション機器の機能として電気的接続を有しな
いもの）であっても応用することが可能である。この効
果は、図３に示す真偽情報処理部１３を使用した場合で
も同様である。
モジュールで説明したが、ホストマイクロプロセッサ３
３と真偽情報処理部であるＲＯＭ内蔵１チッププロセッ
サ３９の間のインタフェースは、オプション機器の主要
機能に一切依存しないため、どのようなオプション機器
（例えば、プリンタのインクカートリッジなどのように
本来のオプション機器の機能として電気的接続を有しな
いもの）であっても応用することが可能である。この効
果は、図３に示す真偽情報処理部１３を使用した場合で
も同様である。
【００４０】さらに、第１および第２の実施の形態で
は、ＣＲＧ信号２７、４１により真偽確認の開始を行う
ため、いつでも任意のタイミングで真偽・誤実装の確認
を行うことができる。活線挿抜の仕組みが備わっていれ
ば、装置本体の電源再投入やシステムリセットを行うこ
となく真偽・誤実装の確認を行うことができる。なお、
具体的な活線挿抜の方式については、当業者には周知で
あるので、説明を省略する。
は、ＣＲＧ信号２７、４１により真偽確認の開始を行う
ため、いつでも任意のタイミングで真偽・誤実装の確認
を行うことができる。活線挿抜の仕組みが備わっていれ
ば、装置本体の電源再投入やシステムリセットを行うこ
となく真偽・誤実装の確認を行うことができる。なお、
具体的な活線挿抜の方式については、当業者には周知で
あるので、説明を省略する。
【００４１】また、第２の実施の形態では、真偽情報処
理部をチップの外部からのプログラム読み出しが不可能
なＲＯＭ内蔵のワンチップマイクロプロセッサ３９で構
成しているため、少量生産の場合でも安価に構成するこ
とができる。
理部をチップの外部からのプログラム読み出しが不可能
なＲＯＭ内蔵のワンチップマイクロプロセッサ３９で構
成しているため、少量生産の場合でも安価に構成するこ
とができる。
【００４２】なお、第２の実施の形態では、真偽情報処
理部１３をチップの外部からのプログラム読み出しが不
可能なＲＯＭ内蔵のワンチップマイクロプロセッサ３９
で構成しているが、大量に生産を行う場合には図３の処
理を直接行うハードワイヤードロジックによる回路を内
蔵した半導体チップで構成することもできる。
理部１３をチップの外部からのプログラム読み出しが不
可能なＲＯＭ内蔵のワンチップマイクロプロセッサ３９
で構成しているが、大量に生産を行う場合には図３の処
理を直接行うハードワイヤードロジックによる回路を内
蔵した半導体チップで構成することもできる。
【００４３】また、第２の実施の形態では、オプション
機器の機能部として増設メモリ（ＲＡＭ）モジュール３
７を想定しているが、この増設メモリ（ＲＡＭ）モジュ
ール３７の代わりとして、機能追加を実現するプログラ
ムＲＯＭもしくはデータＲＯＭを搭載する場合、プログ
ラムＲＯＭもしくはデータＲＯＭおよびそれらのインタ
フェースに汎用のものを使用しても、これらのＲＯＭを
不正に複製して模倣されることによる著作権の侵害を防
止することができる。
機器の機能部として増設メモリ（ＲＡＭ）モジュール３
７を想定しているが、この増設メモリ（ＲＡＭ）モジュ
ール３７の代わりとして、機能追加を実現するプログラ
ムＲＯＭもしくはデータＲＯＭを搭載する場合、プログ
ラムＲＯＭもしくはデータＲＯＭおよびそれらのインタ
フェースに汎用のものを使用しても、これらのＲＯＭを
不正に複製して模倣されることによる著作権の侵害を防
止することができる。
【００４４】図９は本発明の第３の実施の形態を示すブ
ロック図、図１０はその動作を示すタイミングチャート
である。本実施の形態の基本的構成は図４の第２の実施
の形態に類似するが、オプション機器の判別方法につい
てさらに工夫している。
ロック図、図１０はその動作を示すタイミングチャート
である。本実施の形態の基本的構成は図４の第２の実施
の形態に類似するが、オプション機器の判別方法につい
てさらに工夫している。
【００４５】図９において、真偽情報処理部に対応する
内蔵１チップマイクロプロセッサ５３に対し、オプショ
ン機器の種別を示す属性情報５４を供給する。この信号
は図９ではわかりやすくするため外部からの信号のイメ
ージで描いているが、ＲＯＭ内蔵１チップマイクロプロ
セッサ５３の内部ＲＯＭにあらかじめ記録しておいても
よい。この属性情報はＡＮＳ信号５７によって応答ビッ
ト列（ｂｉｔ ｙ−１〜ｂｉｔ ０、図１０のＶ１２）
に引き続いて、ＩＤ１〜ＩＤ０ビット（Ｖ１３）として
送信させることができる。図１０はこのときのタイミン
グチャートを示している。
内蔵１チップマイクロプロセッサ５３に対し、オプショ
ン機器の種別を示す属性情報５４を供給する。この信号
は図９ではわかりやすくするため外部からの信号のイメ
ージで描いているが、ＲＯＭ内蔵１チップマイクロプロ
セッサ５３の内部ＲＯＭにあらかじめ記録しておいても
よい。この属性情報はＡＮＳ信号５７によって応答ビッ
ト列（ｂｉｔ ｙ−１〜ｂｉｔ ０、図１０のＶ１２）
に引き続いて、ＩＤ１〜ＩＤ０ビット（Ｖ１３）として
送信させることができる。図１０はこのときのタイミン
グチャートを示している。
【００４６】従って、本実施の形態では、このＩＤ１〜
ＩＤ０ビット（Ｖ１３）を用いてホストマイクロプロセ
ッサ４７はオプション機器５０の属性を知ることがで
き、例えば、増設メモリモジュールの場合には装置本体
部のプログラムＲＯＭの中からどの部分を実行許可する
か、すなわちどの機能を活性化させるかを指定すること
ができるという効果が得られる。
ＩＤ０ビット（Ｖ１３）を用いてホストマイクロプロセ
ッサ４７はオプション機器５０の属性を知ることがで
き、例えば、増設メモリモジュールの場合には装置本体
部のプログラムＲＯＭの中からどの部分を実行許可する
か、すなわちどの機能を活性化させるかを指定すること
ができるという効果が得られる。
【００４７】本構成において、属性情報５４として図示
している部分はさらにビット数を増やすなどしたうえ
で、オプション機器１台毎に変えて製造することができ
る。これにより、オプション機器の１台１台を個別に識
別できる。
している部分はさらにビット数を増やすなどしたうえ
で、オプション機器１台毎に変えて製造することができ
る。これにより、オプション機器の１台１台を個別に識
別できる。
【００４８】従って、ホストマイクロプロセッサ側でこ
の属性情報の確認を頻繁に行うことにより、オプション
機器が入れ替えられたことを検出することができるとい
う効果が得られる。
の属性情報の確認を頻繁に行うことにより、オプション
機器が入れ替えられたことを検出することができるとい
う効果が得られる。
【００４９】
【発明の効果】以上説明したように、本発明の真偽情報
処理部は、オプション機器の主要機能に一切依存しない
ため、どのようなオプション機器（例えば、プリンタの
インクカートリッジなどのように本来のオプション機器
の機能として電気的接続を有しないもの）であっても応
用することが可能である。
処理部は、オプション機器の主要機能に一切依存しない
ため、どのようなオプション機器（例えば、プリンタの
インクカートリッジなどのように本来のオプション機器
の機能として電気的接続を有しないもの）であっても応
用することが可能である。
【００５０】さらに、本発明では、ＣＲＧ信号により真
偽確認の開始を行う構成であるため、いつでも任意のタ
イミングで真偽・誤実装の確認を行うことができる。活
線挿抜の仕組みが備わっていれば、装置本体の電源再投
入やシステムリセットを行うことなく真偽・誤実装の確
認を行うことができる。なお、具体的な活線挿抜の方式
については、当業者には周知であるので、説明を省略す
る。
偽確認の開始を行う構成であるため、いつでも任意のタ
イミングで真偽・誤実装の確認を行うことができる。活
線挿抜の仕組みが備わっていれば、装置本体の電源再投
入やシステムリセットを行うことなく真偽・誤実装の確
認を行うことができる。なお、具体的な活線挿抜の方式
については、当業者には周知であるので、説明を省略す
る。
【００５１】また、真偽情報処理部をチップの外部から
のプログラム読み出しが不可能なＲＯＭ内蔵のワンチッ
プマイクロプロセッサで構成した場合、少量生産の場合
でも安価に構成することができる。
のプログラム読み出しが不可能なＲＯＭ内蔵のワンチッ
プマイクロプロセッサで構成した場合、少量生産の場合
でも安価に構成することができる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】従来模倣品防止装置を示すブロック図である。
【図３】図１における真偽情報処理部の詳細を示す回路
図である。
図である。
【図４】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図５】図４におけるＲＯＭ内蔵１チップマイクロプロ
セッサの動作を示すフローチャートである
セッサの動作を示すフローチャートである
【図６】図４におけるホストマイクロプロセッサの動作
を示すフローチャートである
を示すフローチャートである
【図７】図４におけるＲＯＭ内蔵１チップマイクロプロ
セッサによる演算処理動作を説明する為の図である。
セッサによる演算処理動作を説明する為の図である。
【図８】図４におけるホストマイクロプロセッサとＲＯ
Ｍ内蔵１チップマイクロプロセッサ間の動作を示すタイ
ミングチャートである。
Ｍ内蔵１チップマイクロプロセッサ間の動作を示すタイ
ミングチャートである。
【図９】本発明の第３の実施の形態を示すブロック図で
ある。
ある。
【図１０】図９におけるホストマイクロプロセッサとＲ
ＯＭ内蔵１チップマイクロプロセッサ間の動作を示すタ
イミングチャートである。
ＯＭ内蔵１チップマイクロプロセッサ間の動作を示すタ
イミングチャートである。
６ 装置本体 ７ オプション機器インタフェース部 ８ インタフェース ９ オプション機器 １０ オプション機器機能部 １１ ホストマイクロプロセッサ １２ 真偽判定回路インタフェース部 １３ 真偽情報処理部 １４ ＲＳＴ信号 １５ ＣＬＫ信号 １６ ＣＲＧ信号 １７ ＡＮＳ信号
Claims (6)
- 【請求項１】 オプション機器に真偽情報の処理を行っ
て模倣品を防止するための真偽情報処理部を備え、 前記真偽情報処理部は、装置本体側のホストマイクロプ
ロセッサから送出される質問ビット列を受信し、受信し
た質問ビット列に対して、乱数演算処理を施したビット
列を生成する演算手段と、前記演算手段で生成されたビ
ット列を最終的な結果である応答ビット列として前記ホ
ストマイクロプロセッサに送り返す手段とを含む模倣品
防止装置。 - 【請求項２】 前記質問ビット列は、前記ホストマイク
ロプロセッサからのＣＲＧ信号により受信されることを
特徴とする請求項１記載の模倣品防止装置。 - 【請求項３】 前記演算手段は、前記乱数演算のための
変数として初期値が設定されるシフトレジスタと前記質
問ビット列が供給される排他的論理和回路とを有する請
求項１記載の模倣品防止装置。 - 【請求項４】 前記初期値は、前記ホストマイクロプロ
セッサからのＲＳＴ信号に応答して前記シフトレジスタ
に設定されることを特徴とする請求項３記載の模倣品防
止装置。 - 【請求項５】 前記演算手段は、前記乱数演算処理のた
めの変数としての初期値を前記ＣＲＧ信号の変化によっ
て設定し、前記初期値と前記ＣＲＧ信号から読み取られ
る前記質問ビット列によって前記乱数演算処理を実行す
ることを特徴とする請求項２記載の模倣品防止装置。 - 【請求項６】 前記送り返す手段は、前記応答ビット列
と前記オプション機器の種別を示す属性情報を送り返す
ことを特徴とする請求項１記載の模造品防止装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001704A JP2000200222A (ja) | 1999-01-07 | 1999-01-07 | 模倣品防止装置 |
| EP99126228A EP1018713A1 (en) | 1999-01-07 | 1999-12-30 | Imitation judging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001704A JP2000200222A (ja) | 1999-01-07 | 1999-01-07 | 模倣品防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200222A true JP2000200222A (ja) | 2000-07-18 |
Family
ID=11508950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001704A Pending JP2000200222A (ja) | 1999-01-07 | 1999-01-07 | 模倣品防止装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1018713A1 (ja) |
| JP (1) | JP2000200222A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100687144B1 (ko) | 2003-09-29 | 2007-02-27 | 산요덴키가부시키가이샤 | 모조품 방지 시스템, 모조품 방지용 태그 및 모조품 방지 시스템을 이용하여 모조품을 방지하는 방법 |
| WO2007132908A1 (ja) * | 2006-05-15 | 2007-11-22 | Sony Corporation | 通信システムおよび認証方法、情報処理装置および情報処理方法、並びにバッテリ |
| US7486045B2 (en) | 2003-09-12 | 2009-02-03 | Sanyo Electric Co., Ltd. | Battery pack, electrical device connectable to battery pack, and method of identifying battery pack type |
| JP2011250861A (ja) * | 2010-05-31 | 2011-12-15 | Kyoraku Sangyo Kk | 遊技機、主制御基板、周辺基板、遊技機の認証方法及び認証プログラム |
| JP2011250864A (ja) * | 2010-05-31 | 2011-12-15 | Kyoraku Sangyo Kk | 遊技機、主制御基板、周辺基板、遊技機の認証方法及び認証プログラム |
| JP2012070845A (ja) * | 2010-09-28 | 2012-04-12 | Kyoraku Sangyo Kk | 遊技機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111510465B (zh) * | 2020-06-30 | 2020-10-13 | 之江实验室 | 一种基于混合数据类型工业协议的拟态裁决方法及裁决器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2471003B1 (fr) * | 1979-11-30 | 1986-01-24 | Dassault Electronique | Systeme a objet portatif presentant une information confidentielle et lecteur de cette information, notamment pour des transactions financieres et/ou commerciales |
| FR2650097B1 (fr) * | 1989-07-19 | 1992-12-31 | Pailles Jean Claude | Carte a microcircuit cable et procede de transaction entre une carte a microcircuit cable correspondante et un terminal |
| DE4419805A1 (de) * | 1994-06-06 | 1995-12-07 | Giesecke & Devrient Gmbh | Verfahren zur Echtheitsprüfung eines Datenträgers |
| CH690530A5 (de) * | 1995-12-11 | 2000-09-29 | Ip Tpg Holdco Sarl | Verfahren zur Echtheitskontrolle eines bei einer Transaktion verwendeten vorausbezahlten Zahlungsmittels. |
-
1999
- 1999-01-07 JP JP11001704A patent/JP2000200222A/ja active Pending
- 1999-12-30 EP EP99126228A patent/EP1018713A1/en not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486045B2 (en) | 2003-09-12 | 2009-02-03 | Sanyo Electric Co., Ltd. | Battery pack, electrical device connectable to battery pack, and method of identifying battery pack type |
| KR100687144B1 (ko) | 2003-09-29 | 2007-02-27 | 산요덴키가부시키가이샤 | 모조품 방지 시스템, 모조품 방지용 태그 및 모조품 방지 시스템을 이용하여 모조품을 방지하는 방법 |
| US7202787B2 (en) | 2003-09-29 | 2007-04-10 | Sanyo Electric Co., Ltd. | Non-authentic article discrimination system, and method for discriminating non-authentic article |
| WO2007132908A1 (ja) * | 2006-05-15 | 2007-11-22 | Sony Corporation | 通信システムおよび認証方法、情報処理装置および情報処理方法、並びにバッテリ |
| JP2007305074A (ja) * | 2006-05-15 | 2007-11-22 | Sony Corp | 通信システムおよび認証方法、情報処理装置および情報処理方法、並びにバッテリ |
| TWI385506B (zh) * | 2006-05-15 | 2013-02-11 | Sony Corp | A communication system and an authentication method, an information processing apparatus and an information processing method, and a battery |
| US8387113B2 (en) | 2006-05-15 | 2013-02-26 | Sony Corporation | Communication system, authentication method, information processing device, information processing method, and battery |
| KR101306570B1 (ko) * | 2006-05-15 | 2013-10-24 | 르네사스 일렉트로닉스 가부시키가이샤 | 통신 시스템 및 인증 방법, 정보 처리 장치 및 정보 처리 방법과, 배터리 |
| JP2011250861A (ja) * | 2010-05-31 | 2011-12-15 | Kyoraku Sangyo Kk | 遊技機、主制御基板、周辺基板、遊技機の認証方法及び認証プログラム |
| JP2011250864A (ja) * | 2010-05-31 | 2011-12-15 | Kyoraku Sangyo Kk | 遊技機、主制御基板、周辺基板、遊技機の認証方法及び認証プログラム |
| JP2012070845A (ja) * | 2010-09-28 | 2012-04-12 | Kyoraku Sangyo Kk | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1018713A1 (en) | 2000-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8675868B1 (en) | Encrypting an address-dependent value along with code to prevent execution or use of moved code | |
| US5148534A (en) | Hardware cartridge representing verifiable, use-once authorization | |
| US7080258B2 (en) | IC, IC-mounted electronic device, debugging method and IC debugger | |
| JPH0378815B2 (ja) | ||
| JPH0642216B2 (ja) | ライト・ワンス・リード・ワンス型トークン並びにこれを用いたセキユリテイ・システム及びデバイス | |
| US6965977B2 (en) | Tamper-resistant method and data processing system using the same | |
| JP2000200222A (ja) | 模倣品防止装置 | |
| JP4106084B2 (ja) | データ記憶媒体の真偽の試験方法 | |
| JP2000250816A5 (ja) | ||
| JP2000250816A (ja) | 集積回路の認証方法 | |
| WO2008024336A2 (en) | Write data mask method and system | |
| CN108228486A (zh) | 操作存储器系统的方法 | |
| US6665782B2 (en) | Method and apparatus for preventing unauthorized access of memory devices | |
| CN114756905B (zh) | 主板防伪及bios防护实现方法、装置和控制主板 | |
| US20050173540A1 (en) | System and method of authentifying | |
| JP3625879B2 (ja) | メモリチェック機能をもった情報記録媒体 | |
| KR20010032564A (ko) | 미분 전류 소모 분석을 방지하는 데이터 처리 장치 및작동 방법 | |
| JP2002341956A (ja) | 情報処理半導体装置、デバッグ許可鍵装置および情報処理半導体システム | |
| JP2000076402A (ja) | レスポンスタイムを可変化したｉｃカード | |
| KR200171853Y1 (ko) | 전자오락기용 카드인식장치 | |
| EP0268140B1 (en) | Hardware cartridge representing verifiable, use-once authorization | |
| JP2003150457A (ja) | 著作権保護機能内蔵媒体を用いた不正利用防止電子データ配布方式対応機器 | |
| JP2001101358A (ja) | カードの不正変造防止方法、不正カード識別装置及びカード | |
| RU2006924C1 (ru) | Устройство для ввода-вывода информации | |
| JPH10283266A (ja) | 半導体集積回路及びこの半導体集積回路のテスト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030902 |