JPH0642216B2 - ライト・ワンス・リード・ワンス型トークン並びにこれを用いたセキユリテイ・システム及びデバイス - Google Patents
ライト・ワンス・リード・ワンス型トークン並びにこれを用いたセキユリテイ・システム及びデバイスInfo
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Description
【発明の詳細な説明】
Ａ．産業上の利用分野
本発明は、一般にはトークンまたはキーカードの形をと
る物理的に安全な偽造に対して強い(forgery-resistan
t)型認可(authorization)デバイスに関する。トークン
またはキーカードは、情報や現実の場所へのアクセスな
ど、何らかのアクションあるいはトランザクションの認
可を表す。本発明は、特に、ハードウェア・ベースのセ
キュリティ（機密保護）システムに適したライト・ワン
ス・リード・ワンス型バッテリレス（無バッテリ）認証
(authentication)トークンに関する。 Ｂ．従来技術 セキュリティ・システムの説明は、Steve R.WhiteとLia
m Comerfordの「ＡＢＹＳＳ−−信頼性の高いソフトウ
ェア保護アーキテクチャ（ＡＢＹＳＳ：A Trusted Arch
itecture for Software Protection)」、セキュリティ
とプライバシに関するＩＥＥＥコンピュータ協会会議
（１９８７年４月２７−２９日）の記録（Proceedings
of the IEEE Computer Society conference on Securit
y and Privacy)、ｐｐ．３８−５１、にみられる。この
システムでは、一回しか使用されない認証機構（トーク
ンと呼ばれる）により、ユーザがソフトウェアのソース
との間に両方向通信を確立する必要なく、あるコンピュ
ータで保護対象となっているソフトウェアの実行を認可
するという問題が解決されている。このシステムは多く
のセキュリティ・アプリケーションを備えるが、特に強
調されているのは、ソフトウェアの販売条件をどのよう
に適用するかである。 トークンは、小さなハードウェア・デバイスであり、劇
場のチケットに似ている。トークンの有効性は、エレク
トロニック・トランザクションにおいて検査され、それ
と同時にトークンが無効にされる。無効にするのは検査
プロセスに固有のものであることから、トークンは、リ
ード・ワンス・デバイスとなっている。トークンの有効
性を検査する方法は直接的である。トークンには２つの
形式のデータが含まれる。第１の形式は、読み取られ
て、トークンに想定されている内容と比較される。符合
すれば、そのトークンは有効になる。第２の形式は、第
１の形式を暗号化したものである。検査を行うハードウ
ェアは、第２の形式のデータをデコードする暗号キーを
持ち、これにより第１の形式のデータとの比較が行われ
る。 トークンが独特な性質を持ち、認証を代行するデバイス
として実用的であるのは、そのアーキテクチャが偽造防
止に都合がよいからである。すなわち、トークンにデー
タを要求する照会及びトークンの応答が記録されたとし
ても、この情報は、第２の照会に正しく応えようとする
際には役に立たない。 トークンの検査プロセスは、トークンに対する１ビット
の照会のランダムに並べたものとトークンからの応答で
あり、その間にトークンのデータの一部が要求され提示
される。提示されたデータの各ビットについて、１ビッ
トのデータが破壊される。このプロセスの終わりには、
トークンに含まれたデータの半数が提示され、残りの半
数が破壊されることになり、後の処理には使えなくな
る。この処理をシュミレートする。すなわちトークンを
偽造するためには、照会のシーケンスがどのようなもの
でも、それに正しく応答できなければならない。つま
り、トークンの内容をすべて把握していなければならな
い。一般に、どのようなトークンでも、そのほぼ半分が
検査される。トークンが有効かどうかを判定するのに
は、この程度の量で充分であるが、最初の検査とは異な
るシーケンスの照会を受けながら有効なトークンをシミ
ュレートするのに必要な情報を与えるのには充分ではな
い。 第１図は、トークン１２と検査（validating）プロセッ
サ１０の論理／物理接続を示す。検査プロセッサは、有
効なトークンを調べるために、ランダムなビット・シー
ケンス（照会）を生成する。最初のビットをトークンの
照会ライン１４に送り出し、トークンのクロック・ライ
ン１６にパルスを送る。トークンは、選択されたレジス
タの内容をその出力ライン１８に送り出す。プロセッサ
１０は、この値を読み取って格納する。このプロセス
は、照会の次のビットについて繰り返される。照会と応
答のシーケンスが終了すると、プロセッサは、応答のシ
ーケンスを、所定の照会に対して想定された応答シーケ
ンスと比較する。この想定応答シーケンスを見つけるた
めに、他のチャネル（代表的なものは暗号チャネル）に
よって検査プロセッサに供給されるデータにより、トー
クンの照会がシミュレートされる。符合すれば、トーク
ンは有効とみなされる。 第２Ａ図と第２Ｂ図は、トークン・アーキテクチャの略
図とトークン検査シーケンスの一部の両方を示す。トー
クンのデータはｎビットのシフト・レジスタ２０、２２
に格納される。シフト・レジスタはマルチプレクサ２３
につながり、マルチプレクサ２３は、照会ライン２４に
応じて、選択されたレジスタから応答ライン２８へデー
タを送る。レジスタのシフトが起こるたびに、各レジス
タが１ビットのデータをシフトアウトし、ゼロをシフト
インする。これにより、トークンは、ｎ回の照会の後で
消去され、トークンが使えなくなる。図のシーケンス例
では、プロセスは「ＵＰレジスタの内容は？」から始ま
り、これの応答は「ゼロ」となる。ＤＯＷＮレジスタ２
２のデータもシフトアウトされるが（第２Ｂ図）、この
データは、当該デバイスの外部端子には供給されない。
このプロセスは、。ｎ回繰り返され、ランダムに選択さ
れたｎ個の照会を伴う。その間、ｎビットのデータが提
示され、ｎビットが棄却される。 現在のＡＢＹＳＳシステムでは、システムのアクセスを
許可するトークンは、バッテリによって動作するので、
これがトークンの寿命を制限し、生産コストを大きくし
ている。 Ｃ．発明が解決しようとする課題 本発明の目的は、安価に生産でき、在庫有効期間に制限
のないトークンを提供することにある。 本発明の目的には、現在のバッテリ駆動方式のトークン
・インタフェース・アーキテクチャに準拠し、偶発的な
クロックの影響を受けにくくすることによって信頼性を
高めたバッテリレス・トークンを提供することも含まれ
る。 Ｄ．課題を解決するための手段 本発明によるライト・ワンス・リード・ワンス型のバッ
テリレス・トークンは、プログラマブル・ヒューズ・リ
ンク・デバイスに見られるものと同様のヒューズを用い
て必要なアクセス・データを格納する。このヒューズ
は、２つのメモリ・アレイのいずれかの特定のビットの
ステータスを示す。本発明の実施例に採用された方式で
は、溶断していないヒューズによって、ビットが論理０
であることが示され、溶断したヒューズによって、ビッ
トが論理１であることが示される。ただし当業者には明
らかなように、ヒューズ・リンクの論理的な意味を逆に
してトークンを構成することも、本発明の主旨から逸脱
することなく可能である。このようなトークンの設計
は、第２Ａ図と第２Ｂ図に示したものなど、従来のトー
クンとは異なり、記憶域に電力を継続的に供給する必要
がない。 従来のトークンをメモリ・アレイにおいて実現すること
は可能であるが、本発明の場合、いずれかのアレイの特
定のビットを読み取るプロセスでは、データが消去され
るとともに、読み取るデバイスに対してデータが有効に
なる前に、メモリセルが破壊される。メモリ・ビットの
セルに格納されたデータは、リード・サイクルでビット
のヒューズを溶断することによって破壊される。 Ｅ．実施例 以下、本発明によるライト・ワンス・リード・ワンス型
バッテリレス認証トークンについて、ヒューズ・リンク
技術に照らして説明する。ただし、ヒューズ・リンクの
メモリ・セルは、新しい技術の登場により、電気的に消
去可能なメモリ・セルに取って代わると考えられる。ま
た、以下の説明では、デバイスを１個の集積回路として
実現することを想定している。この実現方法では、回路
を電子的に調べ尽くすことがきわめて困難になるという
意味で、デバイスの物理的な機密性が保たれる。 ヒューズの製造技術は、ほとんどがヒューズ・リンク・
デバイスで構成されるＰＡＬ（プログラマブル・アレイ
・ロジック）デバイスに用いられている一般的なもので
ある。形成されたヒューズは、一定時間に一定量の電流
しか受容せず、その後は、非常に抵抗率の高いリンクに
なる。この回路では、このリンクによって論理レべルの
違いが検出される。この性質を利用することで、トーク
ン内のプログラムされたデータが破壊される。 以下、各図、特に第３図を参照する。第３図は、ヒュー
ズ・リンク技術を用いた本発明によるライト・ワンス・
リード・ワンス型トークンを示す。トークンは、ｎ個の
アレイ３０とｍ個のアレイ４０から成り、この実施例で
はそれぞれ１２８ビットであるが、ビット数はアプリケ
ーションやプロトコルに応じて増減される。アレイ３
０、４０の各段は、ＮＰＮバイポーラ・トランジスタ３
２、４２などから構成され、各トランジスタは、コレク
タ・フォロワとして、各エミッタ回路内のヒューズ３
４、４４などに接続される。データは、各トランジスタ
に共通のコレクタから、出力端子３６、４６において取
り込まれる。 トランジスタのベース回路は、デマルチプレクサ３８、
４８によってアドレス指定される。デマルチプレクサは
それぞれ、１２８本の選択出力ライン（０ないし１２
７）を持つ。デマルチプレクサ３８、４８に入るシリア
ル・データはＮＡＮＤゲート５０、５２から供給され
る。ＮＡＮＤゲート５０、５２はフリップフロップ５
４、５６からデータを受ける。フリップフロップ５４、
５６には、入力端子５８のトークン・クロックがかか
る。ｎ個のアレイ３０とｍ個のアレイ４０がトークン・
データを受けるのは、ライト・サイクルのときだけであ
る。ライト・サイクルは、トークン・クロックが１２８
サイクルである。ライト・サイクルの後、デバイスの読
み取りは１２８クロック・サイクルの間に可能である
が、正しい読み取りはできない。ライト・サイクルで溶
断しなかったヒューズはすべて、このリード・サイクル
で溶断される。そのため、リード・サイクルの後、デバ
イスを読み取ろうとした場合、結果は、デバイスの前の
内容とは無関係に“１”の並びだけとなる。 トークン・クロックは、２５６カウント・カウンタ６０
にも入力される。カウンタ６０は、バイナリ・カウント
・データの７本のラインをデマルチプレクサ３８、４８
に与える。このカウンタは、電源投入時に０にセットさ
れるカウンタである。このデータは、ｎ個のアレイ３
０、ｍ個のアレイ４０のそれぞれの各トランジスタをア
ドレス指定するのに用いられる。ライト・サイクルのと
きにデータが各アレイに書き込まれると、論理１にプロ
グラムされるヒューズは、対応するトランジスタによっ
て流れる電流で溶断され、論理０にプログラムされるヒ
ューズは、溶断されずに残る。 トークンが書き込まれた時点では、カウンタ６０のカウ
ントは１０進数の１２７である。トークンが再び書き込
まれないようにするために、カウンタ６０には、もう一
度クロックがかけられ、７個のＬＳＢ（最下位ビット）
がすべて０にリセットされ、ＭＳＢ（最上位ビット）は
論理１にセットされる。この動作が起こると、リード動
作がスタートするが、導通時のこの動作の時間は非常に
短い。ＭＳＢ位置（６０）は、ダーリントン（Darlingt
on）回路を変形した一対のトランジスタ６１につなが
る。第２トランジスタＱ２のエミッタはヒューズ化さ
れ、ＭＳＢが１になると、トランジスタＱ１によって大
きい電流がトランジスタＱ２のベースに流れる。これに
よりトランジスタＱ２のエミッタ・ヒューズに大きい電
流が流れ、エミッタ・ヒューズが直ちに溶断される。こ
のヒューズが溶断したとき、電力を直ちに遮断しなけれ
ば、リード・サイクルがスタートする。ヒューズの溶断
により、ＮＡＮＤゲート５０、５２の入力に論理１レべ
ルが与えられるので、デマルチプレクサ３８、４８には
クロック入力が入らなくなる。その結果、トークンの再
書き込みができなくなる。次に電源は入るとリード動作
がスタートする。 リード動作のとき、ｎ個のデータとｍ個のデータがライ
ン３６、４６に送られる。このデータは、インバータ６
６、６８を介してラッチ７０、７２のクロック入力に供
給される。。このデータ入力は、論理０に相当するグラ
ンドに接地される。インバータ６６、６８は、１０ない
し２０ナノ秒（ｎｓ）の遅れを与える。トークン・クロ
ックはＮＡＮＤゲート７４、７６の反転入力にも供給さ
れる。このほか、ＮＡＮＤゲートへの入力は、ライン３
６、４６からのｎ個のデータ・ビットとｍ個のデータ・
ビットである。ＮＡＮＤゲート７４、７６も１０ないし
２０ｎｓの遅れを与え、その出力は、それぞれラッチ７
０、７２の入力をプリセットするように接続される。 第１のＡＮＤゲート７８と第２のＡＮＤゲート８０はそ
れぞれ、入力としてｎ個のデータ・ビットとｍ個のデー
タ・ビットを入力ライン３６、４６から、トークン・ク
ロックを入力端子５８から受ける。これらＡＮＤゲート
の出力は、フリップフロップ８２、８４のクロック入力
につながる。フリップフロップ８２、８４のデータ入力
は、ラッチ７０、７２によって供給される。ラッチされ
た（フリップフロップ８２、８４からの）データｎ、ｍ
は、マルチプレクサ８６に入力に供給される。マルチプ
レクサ８６は、トランジスタＱ２のコレクタに接続され
るので、Ｑ２のエミッタ回路のヒューズが溶断したと
き、マルチプレクサは出力が可能な状態になる。これに
より、リード・サイクルでのみトークン応答が可能にな
る。マルチプレクサ８６からのトークン応答は、ラッチ
された（フリップフロップ８２からの）データｎか、ま
たはラッチされた（フリップフロップ８４からの）デー
タｍであり、いずれが選択されるかは、クロックがかか
った（フリップフロップ９０からの）トークン照会によ
る。照会自体は、入力端子８８からフリップフロップ９
０のデータ入力へ供給される。フリップフロップ９０に
は、インバータ９２を介してトークン・クロックがかけ
られる。 第４図のタイミングは、ヒューズ・リンク（ｎｉまたは
ｍｉ）により、リード・サイクルのｉ番目のトークン・
クロックがかかる間、データは既知の時間だけ有効にな
る様子を示す。ｉ番目のトークン・クロックの立ち下が
りエッジにおいて、内部カウンタがｉに増分される。こ
れにより、各アレイからのビットｎｉとｍｉが選択され
る。選択の後、ｎ１とｍ１のメモリ・セルのそれぞれ
に、そのヒューズのステータスとは無関係にＨＩＧＨレ
べル（論理１）が与えられる。溶断していないヒューズ
の場合、ヒューズが溶断するまでの間、ｎデータ・ライ
ン３６またはｍデータ・ライン４２がＬＯＷ（論理０）
になり、溶断後に再びＨＩＧＨになる。これによってヒ
ューズの寿命が定まる。これは、デューティ・サイクル
が５０％で、クロック期間の半分を超えないようにする
必要がある。 ヒューズが溶断すると、データは読み取り側のデバイス
に解放される。第３図のラッチ回路は、ビットが選択さ
れたときに動作を開始する。ラッチ回路ｎを考えると、
第１のラッチ７０は。デフォルトとしてプリセット状態
に入り、データ・ビットが１であることを示す。このビ
ットは、有効な場合とそうでない場合がある。ヒューズ
が溶断すると、第１のラッチは１を保持し、ｎビットと
ｍビットが両方とも論理１であれば、トークン・クロッ
クの立ち上がりエッジでマルチプレクサ８６に１のクロ
ックがかけられる。ヒューズが溶断していなければ、ビ
ット・セルはヒューズ寿命の間はＬＯＷレべル（論理
０）になる。ビットが１から０に遷移すると、ラッチ回
路の第１のラッチ７０にクロックがかかり、ラッチ７０
は、出力フリップフロップ８２が受け取れるまで０をラ
ッチする。出力ラッチ（フリップフロップ）８２は、ｎ
ビットのヒューズとｍビットのヒューズが両方とも溶断
していない場合は、チェックのために、データをクロッ
クで出力しない。ここで重要なのは、ＡＮＤゲート７８
の転送遅れが、ＮＡＮＤゲート７４の転送遅れに比べて
短いので、ラッチ（フリップフロップ）８２によってク
ロックのかかったデータが有効になるということであ
る。ヒューズが両方とも溶断すると、データは、トーク
ン・クロックの立ち上がりエッジで出力マルチプレクサ
８６へラッチアウトされる。このときトークン・クロッ
クは、第４図に示したヒューズの最大寿命より長い間Ｌ
ＯＷでなければならない。 このラッチ回路の動作は、ラッチ７２と出力フリップフ
ロップ８４について同一である。トークン応答は、トー
クン・クロックの立ち上がりエッジで有効になり、いず
れかのバンクからのデータは、トークン・クロックの立
ち下がりエッジでラッチされるトークン照会ラインの状
態によって選択される。そこでトークン応答は、トーク
ン・クロックがＨＩＧＨの間は有効になる。トークン・
クロックが再びＬＯＷになると、次のリード・サイクル
がスタートし、新たなトークン照会を受けて、アレイの
別のビットが選択される。 このトークンは、ライト・ワンス・リード・ワンス・デ
バイスであり、入力回路がこのデバイスの読み書きを制
御する。トークンは、設計上、最初がライト・サイクル
で、次がリード・サイクルである。デバイスの書き込み
時には、オンボード・カウンタが０ないし２５６を計数
し、そのＭＳＢ（最上位ビット）によって、プログラム
され読み戻されるメモリ・ビットのデマルチプレクシン
グ（複数出力）が制御される。ライト・サイクルが終了
すると、ＭＳＢは、カウンタ上で１にセットされ、よっ
て、独立したヒューズが溶断する。これは内部的に、デ
バイスがプログラムされたことを示す。ライト動作の
間、データが０の入力端子とデータが１の入力端子上の
情報は、メモリ・セルに送られるので、ヒューズが溶断
され、トークンがプログラムされる。ライト動作が終了
すると、ＭＳＢがトランジスタＱ１、Ｑ２に出力され、
これによって各トランジスタがヒューズを溶断し、入力
データはメモリ・セルをアクセスできなくなる。アクセ
スされたときは、メモリ・セルにＨＩＧＨ信号が供給さ
れるので、リード・アクセスによってヒューズ・セルが
溶断する。また、ライト動作のときには、トークンの出
力が禁止される。これが起こるのは、書き込みが終了し
たときである。 このトークンの設計上の意図は、基本的には、在庫有効
期間に制限をなくし、コストを下げ、偶発的なクロック
の影響を受けにくいバッテリレス・トークンを提供する
ことにある。これを実現するために、ヒューズ溶断のタ
イミングを制御し、出力データのラッチ動作を保護する
ことで、選択されていないデータが破壊され、データの
漏洩が防止される。本発明は、集積回路の形で容易に実
現できる。 Ｆ．発明の効果 本発明のトークン及びセキュリティ・システムによれ
ば、従来のバッテリに起因した障害が取り除かれる。
る物理的に安全な偽造に対して強い(forgery-resistan
t)型認可(authorization)デバイスに関する。トークン
またはキーカードは、情報や現実の場所へのアクセスな
ど、何らかのアクションあるいはトランザクションの認
可を表す。本発明は、特に、ハードウェア・ベースのセ
キュリティ（機密保護）システムに適したライト・ワン
ス・リード・ワンス型バッテリレス（無バッテリ）認証
(authentication)トークンに関する。 Ｂ．従来技術 セキュリティ・システムの説明は、Steve R.WhiteとLia
m Comerfordの「ＡＢＹＳＳ−−信頼性の高いソフトウ
ェア保護アーキテクチャ（ＡＢＹＳＳ：A Trusted Arch
itecture for Software Protection)」、セキュリティ
とプライバシに関するＩＥＥＥコンピュータ協会会議
（１９８７年４月２７−２９日）の記録（Proceedings
of the IEEE Computer Society conference on Securit
y and Privacy)、ｐｐ．３８−５１、にみられる。この
システムでは、一回しか使用されない認証機構（トーク
ンと呼ばれる）により、ユーザがソフトウェアのソース
との間に両方向通信を確立する必要なく、あるコンピュ
ータで保護対象となっているソフトウェアの実行を認可
するという問題が解決されている。このシステムは多く
のセキュリティ・アプリケーションを備えるが、特に強
調されているのは、ソフトウェアの販売条件をどのよう
に適用するかである。 トークンは、小さなハードウェア・デバイスであり、劇
場のチケットに似ている。トークンの有効性は、エレク
トロニック・トランザクションにおいて検査され、それ
と同時にトークンが無効にされる。無効にするのは検査
プロセスに固有のものであることから、トークンは、リ
ード・ワンス・デバイスとなっている。トークンの有効
性を検査する方法は直接的である。トークンには２つの
形式のデータが含まれる。第１の形式は、読み取られ
て、トークンに想定されている内容と比較される。符合
すれば、そのトークンは有効になる。第２の形式は、第
１の形式を暗号化したものである。検査を行うハードウ
ェアは、第２の形式のデータをデコードする暗号キーを
持ち、これにより第１の形式のデータとの比較が行われ
る。 トークンが独特な性質を持ち、認証を代行するデバイス
として実用的であるのは、そのアーキテクチャが偽造防
止に都合がよいからである。すなわち、トークンにデー
タを要求する照会及びトークンの応答が記録されたとし
ても、この情報は、第２の照会に正しく応えようとする
際には役に立たない。 トークンの検査プロセスは、トークンに対する１ビット
の照会のランダムに並べたものとトークンからの応答で
あり、その間にトークンのデータの一部が要求され提示
される。提示されたデータの各ビットについて、１ビッ
トのデータが破壊される。このプロセスの終わりには、
トークンに含まれたデータの半数が提示され、残りの半
数が破壊されることになり、後の処理には使えなくな
る。この処理をシュミレートする。すなわちトークンを
偽造するためには、照会のシーケンスがどのようなもの
でも、それに正しく応答できなければならない。つま
り、トークンの内容をすべて把握していなければならな
い。一般に、どのようなトークンでも、そのほぼ半分が
検査される。トークンが有効かどうかを判定するのに
は、この程度の量で充分であるが、最初の検査とは異な
るシーケンスの照会を受けながら有効なトークンをシミ
ュレートするのに必要な情報を与えるのには充分ではな
い。 第１図は、トークン１２と検査（validating）プロセッ
サ１０の論理／物理接続を示す。検査プロセッサは、有
効なトークンを調べるために、ランダムなビット・シー
ケンス（照会）を生成する。最初のビットをトークンの
照会ライン１４に送り出し、トークンのクロック・ライ
ン１６にパルスを送る。トークンは、選択されたレジス
タの内容をその出力ライン１８に送り出す。プロセッサ
１０は、この値を読み取って格納する。このプロセス
は、照会の次のビットについて繰り返される。照会と応
答のシーケンスが終了すると、プロセッサは、応答のシ
ーケンスを、所定の照会に対して想定された応答シーケ
ンスと比較する。この想定応答シーケンスを見つけるた
めに、他のチャネル（代表的なものは暗号チャネル）に
よって検査プロセッサに供給されるデータにより、トー
クンの照会がシミュレートされる。符合すれば、トーク
ンは有効とみなされる。 第２Ａ図と第２Ｂ図は、トークン・アーキテクチャの略
図とトークン検査シーケンスの一部の両方を示す。トー
クンのデータはｎビットのシフト・レジスタ２０、２２
に格納される。シフト・レジスタはマルチプレクサ２３
につながり、マルチプレクサ２３は、照会ライン２４に
応じて、選択されたレジスタから応答ライン２８へデー
タを送る。レジスタのシフトが起こるたびに、各レジス
タが１ビットのデータをシフトアウトし、ゼロをシフト
インする。これにより、トークンは、ｎ回の照会の後で
消去され、トークンが使えなくなる。図のシーケンス例
では、プロセスは「ＵＰレジスタの内容は？」から始ま
り、これの応答は「ゼロ」となる。ＤＯＷＮレジスタ２
２のデータもシフトアウトされるが（第２Ｂ図）、この
データは、当該デバイスの外部端子には供給されない。
このプロセスは、。ｎ回繰り返され、ランダムに選択さ
れたｎ個の照会を伴う。その間、ｎビットのデータが提
示され、ｎビットが棄却される。 現在のＡＢＹＳＳシステムでは、システムのアクセスを
許可するトークンは、バッテリによって動作するので、
これがトークンの寿命を制限し、生産コストを大きくし
ている。 Ｃ．発明が解決しようとする課題 本発明の目的は、安価に生産でき、在庫有効期間に制限
のないトークンを提供することにある。 本発明の目的には、現在のバッテリ駆動方式のトークン
・インタフェース・アーキテクチャに準拠し、偶発的な
クロックの影響を受けにくくすることによって信頼性を
高めたバッテリレス・トークンを提供することも含まれ
る。 Ｄ．課題を解決するための手段 本発明によるライト・ワンス・リード・ワンス型のバッ
テリレス・トークンは、プログラマブル・ヒューズ・リ
ンク・デバイスに見られるものと同様のヒューズを用い
て必要なアクセス・データを格納する。このヒューズ
は、２つのメモリ・アレイのいずれかの特定のビットの
ステータスを示す。本発明の実施例に採用された方式で
は、溶断していないヒューズによって、ビットが論理０
であることが示され、溶断したヒューズによって、ビッ
トが論理１であることが示される。ただし当業者には明
らかなように、ヒューズ・リンクの論理的な意味を逆に
してトークンを構成することも、本発明の主旨から逸脱
することなく可能である。このようなトークンの設計
は、第２Ａ図と第２Ｂ図に示したものなど、従来のトー
クンとは異なり、記憶域に電力を継続的に供給する必要
がない。 従来のトークンをメモリ・アレイにおいて実現すること
は可能であるが、本発明の場合、いずれかのアレイの特
定のビットを読み取るプロセスでは、データが消去され
るとともに、読み取るデバイスに対してデータが有効に
なる前に、メモリセルが破壊される。メモリ・ビットの
セルに格納されたデータは、リード・サイクルでビット
のヒューズを溶断することによって破壊される。 Ｅ．実施例 以下、本発明によるライト・ワンス・リード・ワンス型
バッテリレス認証トークンについて、ヒューズ・リンク
技術に照らして説明する。ただし、ヒューズ・リンクの
メモリ・セルは、新しい技術の登場により、電気的に消
去可能なメモリ・セルに取って代わると考えられる。ま
た、以下の説明では、デバイスを１個の集積回路として
実現することを想定している。この実現方法では、回路
を電子的に調べ尽くすことがきわめて困難になるという
意味で、デバイスの物理的な機密性が保たれる。 ヒューズの製造技術は、ほとんどがヒューズ・リンク・
デバイスで構成されるＰＡＬ（プログラマブル・アレイ
・ロジック）デバイスに用いられている一般的なもので
ある。形成されたヒューズは、一定時間に一定量の電流
しか受容せず、その後は、非常に抵抗率の高いリンクに
なる。この回路では、このリンクによって論理レべルの
違いが検出される。この性質を利用することで、トーク
ン内のプログラムされたデータが破壊される。 以下、各図、特に第３図を参照する。第３図は、ヒュー
ズ・リンク技術を用いた本発明によるライト・ワンス・
リード・ワンス型トークンを示す。トークンは、ｎ個の
アレイ３０とｍ個のアレイ４０から成り、この実施例で
はそれぞれ１２８ビットであるが、ビット数はアプリケ
ーションやプロトコルに応じて増減される。アレイ３
０、４０の各段は、ＮＰＮバイポーラ・トランジスタ３
２、４２などから構成され、各トランジスタは、コレク
タ・フォロワとして、各エミッタ回路内のヒューズ３
４、４４などに接続される。データは、各トランジスタ
に共通のコレクタから、出力端子３６、４６において取
り込まれる。 トランジスタのベース回路は、デマルチプレクサ３８、
４８によってアドレス指定される。デマルチプレクサは
それぞれ、１２８本の選択出力ライン（０ないし１２
７）を持つ。デマルチプレクサ３８、４８に入るシリア
ル・データはＮＡＮＤゲート５０、５２から供給され
る。ＮＡＮＤゲート５０、５２はフリップフロップ５
４、５６からデータを受ける。フリップフロップ５４、
５６には、入力端子５８のトークン・クロックがかか
る。ｎ個のアレイ３０とｍ個のアレイ４０がトークン・
データを受けるのは、ライト・サイクルのときだけであ
る。ライト・サイクルは、トークン・クロックが１２８
サイクルである。ライト・サイクルの後、デバイスの読
み取りは１２８クロック・サイクルの間に可能である
が、正しい読み取りはできない。ライト・サイクルで溶
断しなかったヒューズはすべて、このリード・サイクル
で溶断される。そのため、リード・サイクルの後、デバ
イスを読み取ろうとした場合、結果は、デバイスの前の
内容とは無関係に“１”の並びだけとなる。 トークン・クロックは、２５６カウント・カウンタ６０
にも入力される。カウンタ６０は、バイナリ・カウント
・データの７本のラインをデマルチプレクサ３８、４８
に与える。このカウンタは、電源投入時に０にセットさ
れるカウンタである。このデータは、ｎ個のアレイ３
０、ｍ個のアレイ４０のそれぞれの各トランジスタをア
ドレス指定するのに用いられる。ライト・サイクルのと
きにデータが各アレイに書き込まれると、論理１にプロ
グラムされるヒューズは、対応するトランジスタによっ
て流れる電流で溶断され、論理０にプログラムされるヒ
ューズは、溶断されずに残る。 トークンが書き込まれた時点では、カウンタ６０のカウ
ントは１０進数の１２７である。トークンが再び書き込
まれないようにするために、カウンタ６０には、もう一
度クロックがかけられ、７個のＬＳＢ（最下位ビット）
がすべて０にリセットされ、ＭＳＢ（最上位ビット）は
論理１にセットされる。この動作が起こると、リード動
作がスタートするが、導通時のこの動作の時間は非常に
短い。ＭＳＢ位置（６０）は、ダーリントン（Darlingt
on）回路を変形した一対のトランジスタ６１につなが
る。第２トランジスタＱ２のエミッタはヒューズ化さ
れ、ＭＳＢが１になると、トランジスタＱ１によって大
きい電流がトランジスタＱ２のベースに流れる。これに
よりトランジスタＱ２のエミッタ・ヒューズに大きい電
流が流れ、エミッタ・ヒューズが直ちに溶断される。こ
のヒューズが溶断したとき、電力を直ちに遮断しなけれ
ば、リード・サイクルがスタートする。ヒューズの溶断
により、ＮＡＮＤゲート５０、５２の入力に論理１レべ
ルが与えられるので、デマルチプレクサ３８、４８には
クロック入力が入らなくなる。その結果、トークンの再
書き込みができなくなる。次に電源は入るとリード動作
がスタートする。 リード動作のとき、ｎ個のデータとｍ個のデータがライ
ン３６、４６に送られる。このデータは、インバータ６
６、６８を介してラッチ７０、７２のクロック入力に供
給される。。このデータ入力は、論理０に相当するグラ
ンドに接地される。インバータ６６、６８は、１０ない
し２０ナノ秒（ｎｓ）の遅れを与える。トークン・クロ
ックはＮＡＮＤゲート７４、７６の反転入力にも供給さ
れる。このほか、ＮＡＮＤゲートへの入力は、ライン３
６、４６からのｎ個のデータ・ビットとｍ個のデータ・
ビットである。ＮＡＮＤゲート７４、７６も１０ないし
２０ｎｓの遅れを与え、その出力は、それぞれラッチ７
０、７２の入力をプリセットするように接続される。 第１のＡＮＤゲート７８と第２のＡＮＤゲート８０はそ
れぞれ、入力としてｎ個のデータ・ビットとｍ個のデー
タ・ビットを入力ライン３６、４６から、トークン・ク
ロックを入力端子５８から受ける。これらＡＮＤゲート
の出力は、フリップフロップ８２、８４のクロック入力
につながる。フリップフロップ８２、８４のデータ入力
は、ラッチ７０、７２によって供給される。ラッチされ
た（フリップフロップ８２、８４からの）データｎ、ｍ
は、マルチプレクサ８６に入力に供給される。マルチプ
レクサ８６は、トランジスタＱ２のコレクタに接続され
るので、Ｑ２のエミッタ回路のヒューズが溶断したと
き、マルチプレクサは出力が可能な状態になる。これに
より、リード・サイクルでのみトークン応答が可能にな
る。マルチプレクサ８６からのトークン応答は、ラッチ
された（フリップフロップ８２からの）データｎか、ま
たはラッチされた（フリップフロップ８４からの）デー
タｍであり、いずれが選択されるかは、クロックがかか
った（フリップフロップ９０からの）トークン照会によ
る。照会自体は、入力端子８８からフリップフロップ９
０のデータ入力へ供給される。フリップフロップ９０に
は、インバータ９２を介してトークン・クロックがかけ
られる。 第４図のタイミングは、ヒューズ・リンク（ｎｉまたは
ｍｉ）により、リード・サイクルのｉ番目のトークン・
クロックがかかる間、データは既知の時間だけ有効にな
る様子を示す。ｉ番目のトークン・クロックの立ち下が
りエッジにおいて、内部カウンタがｉに増分される。こ
れにより、各アレイからのビットｎｉとｍｉが選択され
る。選択の後、ｎ１とｍ１のメモリ・セルのそれぞれ
に、そのヒューズのステータスとは無関係にＨＩＧＨレ
べル（論理１）が与えられる。溶断していないヒューズ
の場合、ヒューズが溶断するまでの間、ｎデータ・ライ
ン３６またはｍデータ・ライン４２がＬＯＷ（論理０）
になり、溶断後に再びＨＩＧＨになる。これによってヒ
ューズの寿命が定まる。これは、デューティ・サイクル
が５０％で、クロック期間の半分を超えないようにする
必要がある。 ヒューズが溶断すると、データは読み取り側のデバイス
に解放される。第３図のラッチ回路は、ビットが選択さ
れたときに動作を開始する。ラッチ回路ｎを考えると、
第１のラッチ７０は。デフォルトとしてプリセット状態
に入り、データ・ビットが１であることを示す。このビ
ットは、有効な場合とそうでない場合がある。ヒューズ
が溶断すると、第１のラッチは１を保持し、ｎビットと
ｍビットが両方とも論理１であれば、トークン・クロッ
クの立ち上がりエッジでマルチプレクサ８６に１のクロ
ックがかけられる。ヒューズが溶断していなければ、ビ
ット・セルはヒューズ寿命の間はＬＯＷレべル（論理
０）になる。ビットが１から０に遷移すると、ラッチ回
路の第１のラッチ７０にクロックがかかり、ラッチ７０
は、出力フリップフロップ８２が受け取れるまで０をラ
ッチする。出力ラッチ（フリップフロップ）８２は、ｎ
ビットのヒューズとｍビットのヒューズが両方とも溶断
していない場合は、チェックのために、データをクロッ
クで出力しない。ここで重要なのは、ＡＮＤゲート７８
の転送遅れが、ＮＡＮＤゲート７４の転送遅れに比べて
短いので、ラッチ（フリップフロップ）８２によってク
ロックのかかったデータが有効になるということであ
る。ヒューズが両方とも溶断すると、データは、トーク
ン・クロックの立ち上がりエッジで出力マルチプレクサ
８６へラッチアウトされる。このときトークン・クロッ
クは、第４図に示したヒューズの最大寿命より長い間Ｌ
ＯＷでなければならない。 このラッチ回路の動作は、ラッチ７２と出力フリップフ
ロップ８４について同一である。トークン応答は、トー
クン・クロックの立ち上がりエッジで有効になり、いず
れかのバンクからのデータは、トークン・クロックの立
ち下がりエッジでラッチされるトークン照会ラインの状
態によって選択される。そこでトークン応答は、トーク
ン・クロックがＨＩＧＨの間は有効になる。トークン・
クロックが再びＬＯＷになると、次のリード・サイクル
がスタートし、新たなトークン照会を受けて、アレイの
別のビットが選択される。 このトークンは、ライト・ワンス・リード・ワンス・デ
バイスであり、入力回路がこのデバイスの読み書きを制
御する。トークンは、設計上、最初がライト・サイクル
で、次がリード・サイクルである。デバイスの書き込み
時には、オンボード・カウンタが０ないし２５６を計数
し、そのＭＳＢ（最上位ビット）によって、プログラム
され読み戻されるメモリ・ビットのデマルチプレクシン
グ（複数出力）が制御される。ライト・サイクルが終了
すると、ＭＳＢは、カウンタ上で１にセットされ、よっ
て、独立したヒューズが溶断する。これは内部的に、デ
バイスがプログラムされたことを示す。ライト動作の
間、データが０の入力端子とデータが１の入力端子上の
情報は、メモリ・セルに送られるので、ヒューズが溶断
され、トークンがプログラムされる。ライト動作が終了
すると、ＭＳＢがトランジスタＱ１、Ｑ２に出力され、
これによって各トランジスタがヒューズを溶断し、入力
データはメモリ・セルをアクセスできなくなる。アクセ
スされたときは、メモリ・セルにＨＩＧＨ信号が供給さ
れるので、リード・アクセスによってヒューズ・セルが
溶断する。また、ライト動作のときには、トークンの出
力が禁止される。これが起こるのは、書き込みが終了し
たときである。 このトークンの設計上の意図は、基本的には、在庫有効
期間に制限をなくし、コストを下げ、偶発的なクロック
の影響を受けにくいバッテリレス・トークンを提供する
ことにある。これを実現するために、ヒューズ溶断のタ
イミングを制御し、出力データのラッチ動作を保護する
ことで、選択されていないデータが破壊され、データの
漏洩が防止される。本発明は、集積回路の形で容易に実
現できる。 Ｆ．発明の効果 本発明のトークン及びセキュリティ・システムによれ
ば、従来のバッテリに起因した障害が取り除かれる。
【図面の簡単な説明】
第１図は、トークンと検査プロセッサを示す上位ブロッ
ク図である 第２Ａ図と第２Ｂ図は、シフト・レジスタに基づくバッ
テリ駆動トークンのアーキテクチャと動作の両方を示す
ブロック図である。 第３図は、第３Ａ図と第３Ｂ図の位置関係を示す構成図
である。 第３Ａ図と第３Ｂ図は、本発明によるライト・ワンス・
リード・ワンス型バッテリレス・トークンの論理／回路
図である。 第４図は、第３図の実施例の動作を表すタイミング図で
ある。
ク図である 第２Ａ図と第２Ｂ図は、シフト・レジスタに基づくバッ
テリ駆動トークンのアーキテクチャと動作の両方を示す
ブロック図である。 第３図は、第３Ａ図と第３Ｂ図の位置関係を示す構成図
である。 第３Ａ図と第３Ｂ図は、本発明によるライト・ワンス・
リード・ワンス型バッテリレス・トークンの論理／回路
図である。 第４図は、第３図の実施例の動作を表すタイミング図で
ある。
Claims (1)
- 【特許請求の範囲】 【請求項１】セキュリティ・システムへのアクセスを制
限するライト・ワンス・リード・ワンス型トークン・セ
キュリティ・システムであって、 ヒューズ・リンクのアレイを含むトークンと、 上記ヒューズ・リンクのうち選択されたリンクを溶断す
ることによって上記アレイにデータを書き込む手段と、 上記アレイからデータを読み出す手段とを含み、 上記データ読み出し手段はさらに、上記データ書き込み
手段によって溶断されなかった上記アレイのヒューズ・
リンクを溶断する、セキュリティ・システム。 【請求項２】請求項１に記載のトークン・セキュリティ
・システムであって、上記ヒューズ・リンクのアレイ
が、ヒューズ・リンクの第１及び第２のアレイから構成
され、上記トークンが、該第１及び第２のアレイに接続
され、且つ上記データ読み出し手段に応答して、該第１
及び第２のアレイのいずれかからデータを選択的に読み
出すマルチプレクサ手段を含んでなるシステム。 【請求項３】請求項１に記載のトークン・セキュリティ
・システムであって、上記書き込み手段が、 上記アレイに読み込まれるデータを一時的に格納するデ
ータ・ラッチ手段と、 上記アレイの個々のヒューズ・リンクをアドレス指定す
るデマルチプレクサ手段と、 上記デマルチプレクサ手段に接続されて、上記ヒューズ
・リンクのそれぞれのアドレスをサイクル・スルーする
カウンタ手段とを含み、上記デマルチプレクサ手段が、
上記データ・ラッチ手段を、アドレス指定されたヒュー
ズ・リンクに接続するシステム。 【請求項４】請求項３に記載のトークン・セキュリティ
・システムであって、ｎを上記アレイのヒューズ・リン
クの個数としたとき、上記カウンタ手段が、２ｎ個のア
ドレスを計数し、上記カウンタ手段のｎ番目のアドレス
出力に応答し、上記データ・ラッチ手段とアドレス指定
されたヒューズ・リンクとの接続を禁止する手段を含
み、上記読み出し手段が、上記カウンタにクロックをか
けて、上記アレイからデータを読み出すシステム。 【請求項５】請求項１に記載のトークン・セキュリティ
・システムであって、上記ヒューズ・リンクのアレイ
が、ヒューズ・リンクの第１及び第２のアレイから構成
され、上記トークンが、該第１及び第２のアレイに接続
され、且つ上記データ読み出し手段に応答して、該第１
及び第２のアレイのいずれかからデータを選択的に読み
出すマルチプレクサ手段を含み、 上記書き込み手段が、 それぞれ上記第１アレイ及び第２アレイに読み込まれる
データを一時的に格納する第１及び第２のデータ・ラッ
チ手段と、 上記第１及び第２のアレイの個々のヒューズ・リンクを
それぞれアドレス指定する第１及び第２のデマルチプレ
クサ手段と、 上記第１及び第２のデマルチプレクサ手段に接続され
て、上記ヒューズ・リンクのそれぞれのアドレスをサイ
クル・スルーするカウンタ手段とを含み、 上記第１及び第２のデマルチプレクサ手段が、それぞ
れ、上記第１及び第２のデータ・ラッチ手段を上記第１
及び第２のアレイのアドレス指定されたヒューズ・リン
クに接続するシステム。 【請求項６】請求項５に記載のトークン・セキュリティ
・システムであって、ｎを上記第１及び第２のアレイの
それぞれのヒューズ・リンクの個数としたとき、上記カ
ウンタ手段が、２ｎ個のアドレスを計数し、上記カウン
タ手段のｎ番目のアドレス出力に応答して、上記第１及
び第２のデータ・ラッチ手段とアドレス指定されたヒュ
ーズ・リンクとの接続を禁止する手段を含み、上記読み
出し手段が、上記カウンタ手段にクロックをかけて、上
記第１及び第２のアレイからデータを読み出すシステ
ム。 【請求項７】請求項６に記載のトークン・セキュリティ
・システムであって、第３及び第４のラッチ手段を含
み、該ラッチ手段がそれぞれ上記第１及び第２のアレイ
と上記マルチプレクサ手段との間に接続されて、上記第
１及び第２のアレイから読み出されたデータを一時的に
格納するシステム。 【請求項８】セキュリティ・システムへのアクセスを認
可するライト・ワンス・リード・ワンス型トークンであ
って、 ヒューズ・リンクの第１及び第２のアレイと、 上記第１及び第２のアレイに接続されて、上記第１及び
第２のアレイのいずれかからデータを選択的に読み出す
マルチプレクサ手段と、 上記第１及び第２のアレイに読み込まれるデータを一時
的に格納する第１及び第２のデータ・ラッチ手段と、 上記第１及び第２のアレイの個々のヒューズ・リンクを
アドレス指定する第１及び第２のデマルチプレクサ手段
と、 上記第１及び第２のデマルチプレクサ手段に接続され
て、上記ヒューズ・リンクのそれぞれのアドレスをサイ
クル・スルーするカウンタ手段とを含み、 上記第１及び第２のデマルチプレクサ手段が、それぞ
れ、上記第１及び第２のデータ・ラッチ手段を上記第１
及び第２のアレイのアドレス指定されたヒューズ・リン
クに接続するトークン。 【請求項９】請求項８に記載のトークンであって、ｎを
上記第１及び第２のアレイのそれぞれのヒューズ・リン
クの個数としたとき、上記カウンタ手段が、２ｎ個のア
ドレスを計数し、上記カウンタ手段のｎ番目のアドレス
出力に応答して、上記第１及び第２のデータ・ラッチ手
段とアドレス指定されたヒューズ・リンクとの接続を禁
止する手段を含み、上記カウンタ手段にクロックがかけ
られて、上記第１及び第２のアレイからデータが読み出
されるトークン。 【請求項１０】請求項９に記載のトークンであって、上
記第１及び第２のアレイと上記マルチプレクサ手段との
間に接続されて、上記第１及び第２のアレイから読み出
されたデータを一時的に格納する第３及び第４のラッチ
手段を含むトークン。 【請求項１１】物理的に安全な偽造に対して強い認可シ
ステムであって、 出力デバイスと、 情報を電子的に格納し、格納された情報のうち選択され
た部分を表す信号を上記出力デバイスに接続するための
少なくとも第１及び第２の個別の記憶エレメントを含
み、且つ未使用時に保持電力を必要としない記憶手段を
含むトークンと、 照会入力端子、トークン・クロック入力端子、及び出力
応答端子を含み、上記トークンを上記出力デバイスに接
続するコネクタと、 上記照会入力端子を上記トークンに接続する手段とを含
み、 上記トークンがさらに、上記照会入力端子の信号に応答
して、上記第１及び第２の個別記憶エレメントのいずれ
かから信号を選択して該信号を上記コネクタに接続する
選択手段と、上記の接続と同時に、選択されていない情
報を破壊し、選択された情報が出力された後に、上記第
１及び第２の個別記憶エレメントのいずれも上記選択さ
れていない格納情報を保持しない手段とを含む、システ
ム。 【請求項１２】請求項１１に記載の物理的に安全な認可
システムであって、上記第１及び第２の個別記憶エレメ
ントが、第１及び第２のメモリ・アレイと、上記照会端
子及び上記クロック端子を上記メモリ・アレイに接続
し、上記メモリ・アレイのエレメントを選択する手段と
を含み、個数が、上記第１及び第２のメモリ・アレイの
容量の２倍に等しいクロック・パルスが受信された後
に、上記第１及び第２のメモリ・アレイの両方が上記格
納情報を保持しなくなるシステム。 【請求項１３】請求項１２に記載の物理的に安全な認可
システムであって、上記選択手段が、上記クロック端子
のクロック・パルスに応答して、上記第１及び第２のメ
モリ・アレイの両方をアドレス指定する手段を含むシス
テム。 【請求項１４】請求項１３に記載の物理的に安全な認可
システムであって、上記選択手段が、上記照会入力端子
の照会信号に応答し、上記第１及び第２のメモリ・アレ
イのいずれかから、アドレス指定された出力を選択する
マルチプレクサ手段を含み、選択された出力が上記出力
応答端子に供給されるシステム。 【請求項１５】請求項１２に記載の物理的に安全な認可
システムであって、上記選択手段が、 上記クロック端子のクロック・パルスに応答してアドレ
スを生成するカウンタ手段と、 上記アドレスに応答して、上記第１及び第２のメモリ・
アレイからデータ・ビットを読み出す第１及び第２のデ
マルチプレクサ手段と、 上記照会入力端子の照会信号に応答して、上記第１及び
第２のメモリ・アレイのいずれかから、アドレス指定さ
れた出力を選択するマルチプレクサ手段とを含み、選択
された出力が上記出力応答端子に供給される、システ
ム。 【請求項１６】請求項１１に記載の物理的に安全な認可
システムであって、上記記憶手段と上記出力デバイスが
集積回路として実現されたシステム。 【請求項１７】請求項１１に記載の物理的に安全な認可
システムであって、上記記憶手段と上記出力デバイスが
改造防止用パッケージに密封されたシステム。 【請求項１８】請求項１１に記載の物理的に安全な認可
システムであって、上記記憶手段がメモリ・アレイで構
成され、上記第１及び第２の個別記憶エレメントのアド
レス可能な記憶位置が異なり、上記選択手段がカウンタ
手段を含み、該カウンタの入力が上記コネクタの上記ト
ークン・クロック入力に接続されて、上記メモリ・アレ
イがアドレス指定されるシステム。 【請求項１９】請求項１８に記載の物理的に安全な認可
システムであって、上記コネクタが上記個別記憶エレメ
ントの少なくとも１個の入力に接続された少なくとも１
個のデータ入力端子を含む、システム。 【請求項２０】請求項１８に記載の物理的に安全な認可
システムであって、上記メモリ・アレイが、電子部品の
物理状態においてビットを格納するシステム。 【請求項２１】請求項２０に記載の物理的に安全な認可
システムであって、上記電子部品が溶断可能なリンク・
デバイスであるシステム。 【請求項２３】物理的に安全な偽造防止型認可デバイス
であって、 格納された情報を保持する記憶手段と、 出力端子と照会入力を持つコネクタと、 上記照会入力によって表される照会情報に応答して、選
択された永続的格納情報とこれと同量の選択されていな
い格納情報の両方を破壊した後にのみ、上記格納情報の
うちの選択された部分を表す信号を選択して該信号を上
記出力端子に接続する第１の手段とを含み、よって上記
選択された情報が上記コネクタを介して出力される前
に、上記同量の選択されていない格納情報が保持されな
くなる、デバイス。 【請求項２４】請求項２３に記載の物理的に安全な認可
デバイスであって、上記第１手段が、上記選択された格
納情報を破壊する手段を含み、上記選択された格納情報
が上記出力端子から出力される前に、上記選択された格
納情報または上記選択されていない格納情報を永続的に
は保持しなくなるデバイス。 【請求項２５】請求項２３に記載の物理的に安全な認可
デバイスであって、上記コネクタがクロック端子を含
み、上記記憶手段がメモリ・アレイで構成され、上記第
１手段が、 上記クロック端子に接続されて、上記メモリ・アレイに
格納されたデータのアドレスを生成する手段と、 上記メモリ・アレイのアドレス指定されたデータを選択
して、該データを上記出力端子に接続するセレクタ手段
とを含む、デバイス。 【請求項２６】請求項２５に記載の物理的に安全な認可
デバイスであって、上記セレクタ手段が、上記アドレス
指定されて選択されたデータを一時的に格納するラッチ
手段を含むデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US391912 | 1989-08-10 | ||
| US07/391,912 US5032708A (en) | 1989-08-10 | 1989-08-10 | Write-once-read-once batteryless authentication token |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0378054A JPH0378054A (ja) | 1991-04-03 |
| JPH0642216B2 true JPH0642216B2 (ja) | 1994-06-01 |
Family
ID=23548491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2205330A Expired - Lifetime JPH0642216B2 (ja) | 1989-08-10 | 1990-08-03 | ライト・ワンス・リード・ワンス型トークン並びにこれを用いたセキユリテイ・システム及びデバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5032708A (ja) |
| EP (1) | EP0412251A3 (ja) |
| JP (1) | JPH0642216B2 (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247164A (en) * | 1989-01-26 | 1993-09-21 | Hitachi Maxell, Ltd. | IC card and portable terminal |
| US5210846B1 (en) * | 1989-05-15 | 1999-06-29 | Dallas Semiconductor | One-wire bus architecture |
| US5517015A (en) * | 1990-11-19 | 1996-05-14 | Dallas Semiconductor Corporation | Communication module |
| US5638418A (en) * | 1993-02-05 | 1997-06-10 | Dallas Semiconductor Corporation | Temperature detector systems and methods |
| US5552999A (en) * | 1991-07-09 | 1996-09-03 | Dallas Semiconductor Corp | Digital histogram generator systems and methods |
| US5389738A (en) * | 1992-05-04 | 1995-02-14 | Motorola, Inc. | Tamperproof arrangement for an integrated circuit device |
| GB9307252D0 (en) * | 1993-04-07 | 1993-06-02 | Plessey Telecomm | Method and apparatus for verifying the integrity of a smart card |
| US5848541A (en) | 1994-03-30 | 1998-12-15 | Dallas Semiconductor Corporation | Electrical/mechanical access control systems |
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